CN101743636A - 半导体存储装置以及用于制造该半导体存储装置的方法 - Google Patents
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Abstract
本发明系提供一种用于制造存储装置的方法，包括：提供半导体基板(505)，该半导体基板包含：具有第一导电类型的第一阱区(532)、具有第一导电类型的第二阱区(534)、覆于该第一阱区(532)上的第一栅极结构(562、566)以及覆于该第二阱区(534)上的第二栅极结构(568、574)；共形地沉积绝缘材料层(569)覆于该半导体基板(505)的暴露部分上；在覆于该第二阱区(534)的一部分的该绝缘材料层(569)的一部分上方提供感光材料(575)；该感光材料(575)暴露出部分的该绝缘材料层(569)；该绝缘材料层(569)的该暴露部分系被非等向性蚀刻以提供邻接该第二栅极结构(568、574)的第一侧壁的侧壁间隔物(sidewall spacer)(572)，以及覆于该第二栅极结构(568、574)的一部分上且邻接该第二栅极结构(568、574)的第二侧壁所形成的绝缘间隔物区块(570)；漏极区域(542)及源极/基极区域(550)系形成在该半导体基板(505)中邻接该第一栅极结构(562、566)，以及阴极区域(558)系形成在该半导体基板(505)中邻接该第二栅极结构(568、574)；该漏极区域(542)、该源极/基极区域(550)以及阴极区域(558)具有第二导电类型；第一导电类型的阳极区域(552)系形成于该源极/基极区域(550)中邻接该第二栅极结构(568、574)。
Description
技术领域
本发明的实施例大致上系关于半导体存储装置。具体而言，本发明的实施例是关于制造用于半导体存储装置中以栅极侧式晶闸管为基础的随机存取存储器(gated lateral thyristor-based random accessmemory；以下简称GLTRAM)装置，以及实作此种GLTRAM的存储器单元结构及存储装置。
背景技术
集成电路存储器系包含静态随机存取存储器(SRAM)。许多SRAM单元结构系利用6晶体管(6-transistor)及4晶体管(4-transistor)存储器单元来实现。这些被利用在许多SRAM单元的实现上的与此种6晶体管及4晶体管存储器单元(用于SRAM单元的许多实作中)相关联的大的布局区域(layout area)限制了高密度SRAM的设计。
考虑到这些缺陷，一直有在试图去建立以晶闸管为基础的存储器单元来减小与传统存储器单元相关联的布局区域，以及提供具有简单布局的以晶闸管为基础的存储器单元。晶闸管系为一种双稳态(bi-stable)的三端子装置，其系由四层结构所构成，该四层结构系包含由P型阳极区域、N型基极、P型基极、以及N型阴极区域所配置的PNPN组构。PN接面系分别形成于P型阳极区域与N型基极之间、N型基极与P型基极之间、以及P型基极与N型阴极区域之间。接触件(contact)制造于该P型阳极区域、该N型阴极区域以及耦接于栅极电极的该P型基极。
图1为电路图100，用以揭示包含TRAM单元110的传统TRAM单元阵列。
如图1所示，TRAM单元由字符线120，130、位线150、与NMOS存取晶体管170串接的薄电容耦合型晶闸管(Thin Capacitively-CoupledThyristor；以下简称TCCT)装置160。该TCCT装置提供主动储存组件，该主动储存组件包括晶闸管以及耦接于该晶闸管的栅极的电容器。该NMOS存取晶体管系耦接于TCCT装置160的阴极节点146与该位线150之间。TCCT装置160的阳极节点148则被固接在正极偏压。该TCCT装置160呈现出双稳态电流-对-电压(I-V)特性。该双稳态电流-对-电压(I-V)特性会因on/off两种状态之间的电流比超过1×105而致使逻辑1(1)与逻辑0(0)的数据状态之间产生过宽的读取边限(readmargin)。该双稳态电流-对-电压(I-V)特性会因位于逻辑1(1)资料状态而产生较佳的读取电流，使TCCT装置160处在顺向二极管模式中而产生较高的电流。因为该T-RAM单元110的保存能力容易因难以控制的NMOS存取晶体管170的漏电流而受到损害，故该TRAM单元110可能难以维持良好的保存能力并且会干扰特性。
图2图为电路图200，用以揭示包含DRAM单元210，270的传统TCCT-DRAM单元阵列。相较于通常包含MOSFET装置与电容器的传统DRAM单元，该TCCT-DRAM单元210系由单一的TCCT装置260以及包含写入致能线230、字符线240、位线250的三条控制线所组成。该TCCT装置260系由晶闸管(图2未标示)所组成，该晶闸管包含连接于该位线250的阳极节点248、连接于该字符线240的阴极节点246及在该晶闸管的P型基极区域之上直接连接于栅极线(gate line)的栅极电容器，该栅极线作用为该致能线230。TCCT-DRAM单元系使用基本的读取/写入操作来操作，该读取/写入操作包含备用模式(standby mode)、写入逻辑1(1)操作、写入逻辑0(0)操作以及读取操作。
在备用模式中，位线250及字符线240两者皆位于Vdd以及藉由该晶闸管的P型基极区域的充电状态来保持已储存的单元资料。该字符线240作用为在TCCT-DRAM单元内的字符线，并致动(activate)沿着该写入致能线230连接的该TCCT单元。在写入逻辑1(1)操作期间，当该字符线240保持在接地位准时会使该写入致能线产生脉冲，进而触发该TCCT装置260进行锁存(latch)。除了对该位线250所施加的电压被保持在低位准之外，该写入逻辑0(0)操作的偏压方案(biasscheme)如同逻辑1(1)写入操作，使得该写入致能线230的脉冲将TCCT装置260切换成其阻挡状态(blocking state)。在读取操作期间，该字符线240系保持于低位准，而该电压中的改变或该位线250的电流系被读入感测放大器(sense amplifier)中。
虽然该TCCT-DRAM单元210不需要存取晶体管，但该TCCT-DRAM单元210的操作仍会遇到诸如在写入0操作期间的电荷漏失(charge loss)的干扰问题。举例而言，当选择一个TCCT-DRAM单元210用于写入0操作时，在该位线250上的偏压位准必须减少接地，以避免未选择的TCCT-TRAM单元270轮流透过该位线250产生电荷漏失。
因此，需要能解决上述问题的存储装置与存储器单元结构，以及用以制造这些存储装置与存储器单元结构的方法。
发明内容
根据一个实施例，本发明系提供一种用于制造半导体存储装置的方法。提供半导体基板，包含：具有第一导电类型的第一阱区、具有该第一导电类型的第二阱区、覆于该第一阱区之上的第一栅极结构以及覆于该第二阱区之上的第二栅极结构。绝缘材料层系共形地(conformally)沉积而覆于该半导体基板的暴露部分上。感光材料(photosensitive material)系设置在该绝缘材料层的一部分上方，该绝缘材料层的该一部分覆于该第二阱区的一部分上。该感光材料暴露出部分的该绝缘材料层。该绝缘材料层的该暴露部分系被非等向性蚀刻以提供邻接该第二栅极结构的第一侧壁的侧壁间隔物(sidewallspacer)，以及覆于该第二栅极结构的一部分上且邻接该第二栅极结构的第二侧壁的所形成的绝缘间隔物区块。漏极区域及源极/基极区域系形成在该半导体基板中邻接该第一栅极结构，以及阴极区域系形成在该半导体基板中邻接该第二栅极结构。该漏极区域、该源极/基极区域以及阴极区域具有第二导电类型。该第一导电类型的阳极区域系邻接在该源极/基极区域的一部分中的第二栅极结构而形成。
附图说明
本发明可藉由参考实施方式及申请专利范围并一并考量以下的图式而取得更完整的理解，其中：
图1为揭示传统以晶闸管为基础的随机存取存储器(Thyristor-based Random Access Memory；TRAM)单元阵列的电路图；
图2为揭示传统薄电容耦合型晶闸管(Thin Capacitively-CoupledThyristor；TCCT)DRAM单元阵列的电路图；
图3为能用于本发明的实施例的存储器系统的方块图；
图4为揭示依据本发明的实施例的存储器单元阵列的电路图；
图5至图11为揭示依据本发明的不同实施例所用以制造存储器单元的方法步骤的剖面图；
图5、图6、图12至图14、图11为揭示依据本发明的替换实施例所用以制造存储器单元的方法步骤的剖面图；
图15为揭示依据本发明的实施例于存储器单元操作期间而施加于字符线的电压的时序图。
具体实施方式
下列的实施方式在本质上仅作为例示之用，而并不是为了限制本发明或本发明的应用及用途。该术语“例示(exemplary)”在这里意指“作为为范例、实例或图例”。在此描述作为“例示”的任何实施例并非必然被视为相对于其它实施例的较佳或有利者。以下描述的所有实作(implementation)为例示实作以提供熟悉该项技术领域者能够据以制造或使用该发明，并且不意欲限制由本发明的申请专利范围所定义的本发明的范畴。此外，并不打算受先前的技术领域、先前技术、发明内容或接下来的实施方式中所呈现的任何明确的或隐含的理论所限制。
为了简洁起见，与晶体管设计及制造、存储装置的控制、存储器单元程序化、存储器单元抹除、及该装置及系统(及该装置及系统的个别操作组件)的其它功能性态样相关的传统技术，在此将不会详细的描述。再者，此处所包含的不同图式中所揭示的连接线是为了代表不同组件之间的例示功能性关系及/或实体耦接。应注意的是，本发明的实施例中可呈现许多替换或额外的功能性关系或实体连接。
接下来的描述系与“被连接(connected)”或“被耦接(coupled)”在一起的组件或节点或特征(feature)有关。如此处所使用者，除非明确表明，否则，“被连接”意指一个组件、节点或特征被直接地接合(joint)于(或直接地连通(communicate with))另一个组件、节点或特征。同样地，除非明确指明，否则，“被耦接”意指一个组件、节点或特征被直接地或间接地接合于(或直接地或间接地连通)另一个组件、节点或特征。
在说明书与申请专利范围中，诸如“第一”、“第二”、“第三”、“第四”(若有的话)的数字序号可被用来区别相似的组件，但非必要为用来描述特定连续的或依时间前后排列的顺序。可理解的是，该些序号的术语系可相互替换使用。在适当的情况下，除了图式或其它的描述外，于此处所描述的本发明的实施例系能连续制造或操作。
此外，术语“包括(comprise)”、“包含(include)”、“具有(have)”及其任何变化系意欲涵盖非专有包含(non-exclusive inclusions)的含意，使得包含组件清单的程序、方法、对象或装置并非必要受限于这些组件，但可包含其它未明确列出或此种程序、方法、对象或装置固有的其它组件。
图3为能用于本发明的实施例的存储器系统340的方块图。该存储器系统340系例示实施例的简化表示，而实际的系统340也可包含未揭示于图3中的传统组件、逻辑、组件、及功能性。该存储器系统340能执行包含关于存储器阵列342的写入1(1)、读取1(1)、写入0(0)、及读取0(0)的操作。
该存储器系统340包含：该存储器阵列342，包括字符线及位线通常配置成列(row)与行(column)的存储器单元；列及行译码器344，348；以及感测放大器电路346。该存储器阵列342包含复数个存储器单元300。每一个存储器单元系以列地址与行地址标出。就特定存储器单元而言，特定的字符线藉由允许或避免于特定位线上载送的讯号(以逻辑”0”或逻辑”1”表示)被写入储存组件或从储存组件读取，而控制对其特定储存组件的存取。因此，每一个存储器单元100能够将一个资料位储存为逻辑”0”或逻辑”1”。
该存储器阵列342的位线能被连接至该感测放大器电路346，同时其字符线能被连接至列译码器344。透过地址/控制线361将地址及控制讯号系输入至该存储器系统340。该地址/控制线361被连接至该行译码器348、感测放大器电路346、及列译码器344。除此之外，该地址/控制线361被用来获得对存储器阵列342的读取或写入存取。
该行译码器348经由在行选择线362上的控制及行选择讯号而被连接至该感测放大器电路346。该感测放大器电路346接收预定用于该存储器阵列342的输入资料以及透过输入/输出(I/O)资料线363输出从存储器阵列342所读取的资料。藉由致动字符线(经由列译码器344)而从该存储器阵列342的单元读取资料，该字符线将相对于该字符线的所有存储器单元耦接至定义该阵列的行的个别的位线360。也致动一条或多条位线。当特定的字符线与位线被致动时，因而选择一个位或多个位，被连接至位线的该感测放大器电路346藉由量测介于该已致动的位线及参考线之间的电位差以侦测及放大为被选择的位的资料。
图4为揭示依据本发明的实施例的存储器单元阵列的电路图。在一个实施例中，该阵列存储器400能实作为如图3所示的存储器系统340的存储器阵列342的一部分。在图4中，该阵列400系揭示为包含是相同构造且以两列及两行组构的4个存储器单元的区块。虽然在图4中所揭示的阵列仅具有4个存储器单元，但熟悉该项技术领域者将会了解到在许多的实际实作上(诸如：TRAM、SRAM、DRAM集成电路或NAND或NOR型的闪存)，存储器阵列400能够包含数以千计或更多的此种存储器单元。接下来的描述中，将描述其中一个存储器单元(即存储器单元410)，即使图4中尚有3个其它存储器单元，但它们每一个皆包括与该存储器单元410相同的结构。
该存储器单元410包括GLT装置460以及MOSFET存取晶体管470。复数条控制线系用来操作包含有第一字符线420、第二字符线430、第三字符线440、及位线450的存储器单元410。
该MOSFET存取晶体管470能够包括NMOS存取晶体管或PMOS存取晶体管，视实作而定。此外，虽然术语“MOSFET”意指具有金属栅极电极及氧化物栅极绝缘体的装置较为适当，但全文中该术语将意指包含依序位于半导体基板(硅或其它半导体材料)上方的栅极绝缘体、位于该栅极绝缘体(氧化或其它绝缘体)上方的导电栅极电极(金属或其它导电材料)的任何半导体装置。
在图4中，GLT装置系以组件符号460来表示。虽然未显示，但应了解到，该GLT装置460包括晶闸管(未图标)以及被连接至该晶闸管的金属氧化硅(Metal Oxide Silicon；MOS)电容器(未图标)，如图11所示。一般而言，该晶闸管为双稳态的三端子装置，其包括栅极电极465、阳极区域462、阴极区域464、及设置于该阳极区域462与该阴极区域464之间的一对基极区域(未图标)。接触件(contact)的制造方式包括：于该阳极区域462建立阳极端子、于该阴极区域464建立阴极端子、以及于该栅极电极465建立栅极端子。PN或NP接面系分别形成于该阳极区域462与其中一个基极区域之间、该一对基极区域之间、及另一个基极区域与阴极区域464之间。在图4中的组件符号460所表示的GLT装置460中，该MOS电容器(未图标)被连接至该晶闸管(未图标)的其中一个基极区域。
在该存储器单元410的一个例示实施例中(以下将以图5至图11来描述)，该MOSFET存取晶体管470包括NMOS存取晶体管，而该GLT装置460包括耦接至MOS电容器(图4中未标记)的PNPN晶闸管(图4中未标记)。该PNPN晶闸管包含栅极电极465、P型阳极区域462、N型基极区域(未图标)、P型基极区域(未图标)、及N型阴极区域464所配置的PNPN组构，其中该N型基极区域与该P型基极区域系侧向地设置于P型阳极区域462与N型阴极区域464之间。如上述，该接触件制造于该阳极区域462、该阴极区域464、以及该栅极电极465。一PN接面系形成在P型阳极区域462与N型基极区域之间、另一PN接面系形成在该N型基极区域与该P型基极区域之间、及又一PN接面系形成在该P型基极区域与该N型阴极区域464之间。在这些实施例中，该P型阳极区域/N型基极区域与该P型基极区域/N型阴极区域作用为双极性装置(bipolar device)。该GLT装置460的MOS电容器包含栅极电极465、该P型基极区域、及设置于该栅极电极465与该P型基极区域之间的栅极绝缘体层。该栅绝缘体层作为电容器介电质(capacitor dielectric)。该N型基极区域与该P型基极区域系彼此邻接。该MOS电容器系连接至该晶闸管的该P基区域。在其它替代的例示实施例中，该MOSFET存取晶体管470包括PMOS存取晶体管，而该GLT装置460包括被耦接至MOS电容器的晶闸管。在这个替代的实施例中，该晶闸管包括以NPNP组构配置的双极性装置，且该MOS电容器系连接至该双极性装置的N基区域。
该MOSFET存取晶体管470包括：在节点448处被耦接至位于该GLT装置460的阳极端子462的源极区域474、在节点444处被耦接至位于该位线450的漏极区域472、及在节点441处被耦接至位于该第一字符线420的栅极电极475。
图5至图11为揭示依据本发明的不同实施例所用以制造存储器单元的方法步骤的剖面图。熟悉该项技术领域者应了解到的是，存储器单元500极可能是被互连在集成电路中的海量存储器单元中的其中一者。在一个实施例中，该存储器单元500能实作为如图4中所揭示的存储器阵列400内的其中一个存储器单元。在以下所描述的图标实施例中，该例示存储器单元500包括N信道MOS(NMOS)存取晶体管510以及包括被耦接至MOS电容器的PNPN晶闸管的GLT装置520。然而，如同以下将说明者，类似的方法步骤可被用来制造另一存储器单元，其包括P信道MOS(PMOS)存取晶体管以及包括被耦接至MOS电容器的NPNP晶闸管的GLT装置。
在制造存储器单元的各种步骤中，MOS晶体管与门流体系为习知技术，故为了简洁起见，许多传统的步骤在此将只会简要提及或完全省略，而将不会提供该习知技术详细的流程。如以上所述，在此处使用的术语“MOS晶体管”系以非限制的方式来解释，且意指包含依序位于半导体基板上方的栅极绝缘体、位于该栅极绝缘体上方的导电栅极电极的任何半导体装置。
在图5中所揭示该结构的步骤中，由于在制造存储器单元500中的初始步骤为传统的，因此将不会揭示以及详细描述该些初始步骤。该制造首先提供半导体结构或基板505，在该半导体结构或基板505中及上制造存储器单元500。该半导体基板505能够为块状(bulk)半导体或绝缘体上覆半导体(semiconductor-on-insulator；以下简称SOI)基板。依据本发明揭示于图5中的实施例中，该半导体基板505系揭示为(SOI)结构505，其包括至少一个半导体材料薄层540被设置于埋设氧化物绝缘层530上或上方，依序被运送晶圆(carrier wafer)或基板525所支撑，使得该埋设氧化物绝缘层530被设置于该运送晶圆525与该半导体层540之间。那些熟悉半导体技术领域者应了解到，该半导体层540可为硅层、锗层、砷化镓(gallium arsenide)层、或其它半导体材料。在一个实施例中，该半导体层540包括在该埋设氧化绝缘层530上的薄单晶硅层。薄单晶硅层可为具有(100)表面晶向(crystalorientation)的硅基板。该薄硅层较佳的电阻值至少约每平方1至35欧姆(Ohms)。如此处所使用的术语“硅层”将用来涵盖极纯的硅材料或典型地用在该半导体工业中的轻杂质浓度掺杂(lightly impurity-doped)的单晶硅材料，其可为硅混合少量的其它元素，诸如：锗、碳，或其它类似的掺杂元素，诸如：硼、磷、砷，以形成大致上单晶化的半导体材料。在一个实施例中，该埋设氧化物绝缘层530可例如为二氧化硅层，其较佳厚度可大约为50至200nm。
视需要的保护氧化物层560可被沉积在半导体层540上方，以使该半导体层540免于受到损害以及有助于在接下来的注入(implantation)步骤期间控制注入深度(implantation depth)。在一个实施例中，该保护氧化物层560可例如为二氧化硅层，其较佳厚度可大约为10至20nm。
如图6所示，该半导体层540的至少一部分的表面可根据MOS晶体管510的导电类型来杂质掺杂N型导电率决定杂质(conductivitydetermining impurities)或P型导电率决定杂质。在图6中所示的晶体管的NMOS实施例中，该半导体层540系掺入P型导电率决定杂质，以在该半导体层540中建立P阱区域532，534。杂质掺杂可以例如藉由该注入及接下来的热退火(thermal annealing)掺杂离子(诸如：硼)来进行。在PMOS的实施例中(图6未揭示)，该半导体层可被掺入N型导电率决定杂质，以在该半导体层540中建立N阱区域(未图标)。杂质掺杂可以例如藉由该注入及接下来的热退火掺杂离子(诸如：磷及砷)来进行。
一旦形成该P型阱区532，534，部分的该保护氧化物层560将可选择性地被移除，及沟槽(trench)能够被蚀刻至该半导体层540用于在相邻存储器单元之间形成介电隔离(dielectric isolating)区域。举例而言，该存储器单元500藉由介电隔离区域(未图标)可与其它的存储器单元(未图标)电性地隔离，该介电隔离区域较佳可为浅沟槽隔离(shallow trench isolation；以下简称STI)区域。在习知的技术中，有许多制程可用来形成STI区域，因此无须详细描述该制程。通常，STI包含被蚀刻至该半导体层540的浅沟槽，接着在该浅沟槽内填充绝缘材料。于该沟槽填充绝缘材料(诸如：氧化物)之后，其表面通常需要平坦化(planarized)，例如藉由化学机械研磨法(chemical mechanicalplanarization；CMP)。
栅极绝缘材料562的层系形成在杂质掺杂(imputity-doped)区域的表面以与门极电极566，574系分别覆于该栅极绝缘材料562及杂质掺杂的P阱区域532，534上而形成。该栅极绝缘材料562的层可为热成长(thermally grown)二氧化硅或沉积的绝缘体(诸如：氧化硅、氮化硅)、或具有相较于高介电系数(κ)的二氧化硅的高介电系数(κ)绝缘体材料。“高-κ介电系数”材料的例子可包含：铪(hafnium；Hf)、硅酸锆(zirconium silicates；Zr Si)、及其氧化物，包含但不限于：二氧化铪(HfO2)、硅酸铪氧化合物(HfSiO)、或类似氧化物。所沉积的绝缘体可藉由例如：化学气相沉积(CVD)、低压化学气相沉积(LPCVD)、电浆增强型化学气相沉积(PECVD)、原子层沉积(ALD)等方式来沉积。该已沉积的栅极绝缘体层562较佳地具有厚度大约为1至10nm，然而实际的厚度可基于电路的实作来决定。
栅极电极566，574较佳地系藉由沉积、图案化(patterning)、及蚀刻金属层或多晶硅(polycrystalline silicon)层(较佳为未掺杂的多晶硅层)所形成。该栅极电极566，574系形成在该半导体层540中的该P阱区域532，534上方，且一般具有约100至300nm的厚度。该多晶硅可以例如藉由在化学气相沉积(CVD)的反应(诸如：低压化学气相沉积(LPCVD))中硅烷(SiH4)的减少而被沉积。
在该栅极电极566，574已形成之后，掩模层(未图标)可视需要地(optionally)形成在该栅极电极574上方，以及该P阱区域532的至少一个表面部分可用N型导电率决定杂质来杂质掺杂，以在邻接该栅极绝缘层562的该半导体层540中建立轻浓度掺杂延伸区域544，548。杂质掺杂可以例如藉由该注入及接下来的热退火(thermal annealing)掺杂离子(诸如：二氟化硼(BF2))来进行。
根据一个实施例，该方法依照图7至图11继续。根据该方法的另一实施例则依照图12至图14及图11继续。
如图7所示，绝缘材料569的覆盖(blanket)层(诸如：氧化硅及/或氮化硅的介电层)系共形地沉积而覆于该栅极电极566，574及包含轻浓度掺杂延伸区域544，548的该半导体层540的暴露部分上。然后，感光材料层(诸如：光阻剂(photoresist))被提供于该绝缘材料569的覆盖层上方，且被图案化以留下剩余部分575并暴露出该覆盖绝缘层569的被选择部分。然后，例如：藉由反应式离子蚀刻(reactive ionetching；RIE)将该覆盖绝缘层569的暴露部分非等向性蚀刻(蚀刻剂以箭头595表示)。氧化硅及氮化硅可在例如：三氟甲烷(CHF3)、四氟化碳(CF4)、或六氟化硫(SF6)等化学作用中被蚀刻。
如图8所示，绝缘材料569的覆盖层被非等向性蚀刻，以在栅极电极566的侧璧上形成侧壁间隔物564，以及在栅极电极574的侧璧上形成侧壁间隔物572及绝缘间隔物区块570。该绝缘间隔物区块570覆于该半导体层540的一部分、栅极电极574的一部分和栅极电极574的侧壁上。然后，在注入之后，移除该感光材料的剩余部分575。
如图9所示，掩模材料层586，588(诸如：光阻层)系接着被提供于该栅极电极566，574上方。该掩模材料层接着被图案化以提供暴露出半导体层540的区域的离子注入掩模，该等区域系对应于漏极区域542、源极/基极区域550、及阴极区域558的最终位置。该漏极区域542、该源极/基极区域550、及该阴极区域558的注入以箭头596表示。在此例示实施例中，将注入N型导电率决定离子(诸如：磷或砷)。在替代的实施例中，P型导电率决定离子(诸如：硼)将被注入该半导体层的暴露区域。然后，移除该掩模材料层586，588。
如图10所示，在图9所示的注入步骤之后，离子注入掩模584，585系设置在该装置500上方，暴露出该源极/基极区域550的窄的部分，并且覆盖该装置500的剩余部分，该剩余部分包含NMOS晶体管结构510与该晶闸管装置520的一部分。离子注入掩模584，585可包括光阻图案层，该光阻图案层包含开口，该开口系对应于该源极/基极区域550的窄的部分。在图10中，P型导电率决定离子系以箭头597表示，且使用高能量离子束注入该源极/基极区域550的窄的部分，以形成该GLT装置520的P型阳极区域552。该P型阳极区域552的形成系将该源极/基极区域550分割成二个部分：该存取晶体管510的N型源极接面550，以及该GLT装置520的N型基极区域554。该P型阳极区域552系设置于该存取晶体管510的N型源极接面550与该GLT装置520的N型基极区域554之间。
如图11所示，藉由将该存储器单元500曝露在高温控制期间而执行快速热退火(rapid thermal anneal；以下简称RTA)步骤。该RTA步骤电性地活化了在该轻浓度掺杂延伸区域544，548、该N型漏极区域542、该N型源极区域550、该P型阳极区域552、该N型基极区域554、以及该N型阴极区域558中的离子，以使注入该些区域的掺杂离子朝侧向扩散。硅化物区域559接着可被形成在该N型漏极区域542、该栅极电极566，574、该N型阴极区域558、该N型源极区域550、及该P型阳极区域552的暴露区域的表面上。该硅化物区域559系提供用来电性耦接接触件于该些区域的机构，该些接触件包含单一接触件以接触该存取晶体管510的N型源极区域550与该GLT装置520的P型阳极区域552。
图5，6和图12至图14为揭示依据本发明的替代实施例存储器单元500和其制造的替代方法步骤的剖面图。在图12至图14所揭示的例示实施例中，在注入图6所示的该轻浓度掺杂延伸区域544，548之后及形成侧壁间隔物564，572与绝缘间隔物区块570之前，能将该N型漏极区域542、该N型源极/基极区域550、以及该N型阴极区域558注入。
如图12所示，然后，将该掩模材料层586，588(可例如为光阻剂)提供于该栅极电极566，574上方。该掩模材料层系被图案化以形成离子注入掩模586，588，暴露出该半导体层540的区域，该等区域系对应于该漏极区域542、该源极/基极区域550、及该阴极区域558的最终位置。该漏极区域542、该源极/基极区域550、及该阴极区域558的注入以箭头602表示。在此例示实施例中，将注入N型导电率决定离子(诸如：磷或砷)。在替代的实施例中，P型导电率决定离子(诸如：硼)将被注入该半导体层的暴露区域。然后，移除该掩模材料层586，588。
如图13所示，绝缘材料569的覆盖层(诸如：氧化硅及/或氮化硅的介电层)系共形地沉积而覆于该栅极电极566，574及包含在该半导体层540中的轻浓度掺杂延伸区域544，548、该N型源极/基极区域550、该N型漏极区域542、以及该N型阴极区域558的该半导体层540的暴露部分上。然后，感光材料层(诸如：光阻剂(photoresist))系被提供于该覆盖绝缘层569上方，且被图案化以留下剩余部分575并暴露出该覆盖绝缘层569的被选择部分。然后，例如：藉由反应式离子蚀刻(reactive ion etching；RIE)，将该覆盖绝缘层569的暴露部分非等向性蚀刻(蚀刻剂以图13中的箭头604所表示)。氧化硅及氮化硅可在例如：三氟甲烷(CHF3)、四氟化碳(CF4)、或六氟化硫(SF6)等化学作用中被蚀刻。
如图14所示，绝缘材料569的覆盖层系被非等向性蚀刻，以在栅极电极566的侧璧上形成侧壁间隔物564，以及在栅极电极574的侧璧上形成侧壁间隔物572及绝缘间隔物区块570。该绝缘间隔物区块570覆于该源极/基极区域550的一部分、栅极电极574的部分、以及该栅极电极574的侧壁上。然后，移除该感光材料的剩余部分575。
离子注入掩模584，585系设置于该装置500上方，暴露出该源极/基极区域550的窄的部分，以及覆盖该装置500的剩余部分，该剩余部分包含NMOS晶体管结构510与该晶闸管装置520的一部分。在图14中，P型导电率决定离子系以箭头597表示，且使用高能量离子束注入该源极/基极区域550的窄的部分，以形成该GLT装置520的P型阳极区域552。该P型阳极区域552的形成系将该源极/基极区域550分割成二个部分：该存取晶体管510的N型源极接面550，以及该GLT装置520的N型基极区域554。该P型阳极区域552系设置于该存取晶体管510的N型源极区域550与该GLT装置520的N型基极区域554之间。然后如上参考图11所述而执行进一步处理。
图11中所示的存储器单元500可由习知的步骤(未揭示)所完成，诸如：沉积介电材料层、蚀刻穿透该介电材料层的开口、以及形成延伸穿透该开口以电性接触该N型漏极区域542、该N型阴极区域558、该N型源极区域550、及该P型阳极区域550与该P型阳极区域552、及/或该栅极结构的金属喷敷(metallization)。举例而言，能形成互连(interconnect)金属喷敷层，用以连接字符线至该N型阴极区域558、用以接触被耦接至字符线的该栅极电极566，574以及用以连接位线至该N型漏极区域542。更多的层间介电材料层、额外的互连金属喷敷层等等也可被提供及图案化以实现所实作的集成电路的适当电路功能。
因此，如图11所示，该存储器单元500包括：该NMOS存取晶体管510以及邻接半导体层540上的该NMOS存取晶体管510而制造的该GLT装置520。该GLT装置520包括被耦接至MOS电容534，568，574的侧面式PNPN晶闸管。该侧面式PNPN晶闸管包括：交替的P型与N型材料，包含P型阳极区域552、N型基极区域554、P型基极区域534和N型阴极区域558，其中，该基极区域534，554系侧向地设置于该P型阳极区域552与该N型阴极区域558之间。该NMOS存取晶体管510的该N型源极区域550系被耦接至该GLT装置520的P型阳极区域552。耦接该N型源极区域550与P型阳极区域552可避免该GLT装置520，例如，在备用模式期间经由漏电流损耗电荷。该NMOS存取晶体管510的该N型源极区域550阻挡电荷自该GLT装置520的P型阳极区域552泄漏，因为该存取晶体管系处于截止状态(off state)。一PN接面(J1)系形成于该P型阳极区域552与该N型基极区域554之间，另一PN接面(J2)系形成于该N型基极区域554与该P型基极区域534之间，又一PN接面(J3)系形成于该P型基极区域534与该N型阴极区域558之间。在这些实施例中，该P型阳极区域/N型基极区域552，554与该P型基极区域/N型阴极区域534，558作用为双极性装置。该GLT装置520的该MOS电容器534568，574包含栅极电极574、该P型基极区域534、和被设置于该栅电极574与该P型基极区域534之间的栅极绝缘体层568。该栅极绝缘体层568作为电容器介电质。该N型基极区域554与该P型基极区域534系相互邻接。当该P型阳极区域552系相对于该N型阴极区域558而处于正电位(+VA)时(该栅极电极574处没有施加电压)，则接面J1与J3为顺向偏压，同时接面J2为逆向偏压。由于该接面J2为逆向偏压，故无传导产生(截止状态)。若施加于该P型阳极区域552的正电位(+VA)增加超过该晶闸管的崩溃电压(breakdown voltage)(VBK)时，会发生接面J2的累增崩溃(avalanche breakdown)，使该晶闸管开始传导(导通状态)。若相对于该N型阴极区域558在该栅电极574处施加正电位(VG)时，该接面J2的崩溃会在较低数值的正电位(+VA)发生。藉由选择适当的VG值，能立刻将该晶闸管切换成导通状态。
MOS电容器534，568，574系电容耦合至该晶闸管的P基区域534，并保持电荷来控制该晶闸管的P基区域534的电位。该P基区域534的电压位准决定是否触发该N型基极区域554、该P型基极区域534、及该N型阴极区域558的NPN双极性作用。在替代的例示实施例中，该MOSFET存取晶体管510包括PMOS存取晶体管，以及该GLT装置520包括与MOS电容配置成NPNP结构的晶闸管且有MOS电容器被连接至该晶闸管的N基。
如图4和图11所示，该MOSFET存取晶体管510包括：被耦接至该GLT装置520的阳极区域的源极区域548/550、被耦接至位线450的漏极区域542/544、以及被耦接至第一字符线420的栅极电极566。如以下将参照图15并继续参照图4和图11而叙述者，存储器单元500系使用复数条控制线来操作，该等控制线包含：该第一字符线420、被耦接至该GLT装置520的该栅极电极574的第二字符线430、被连接至该GLT装置520的该阴极558的第三字符线、以及该位线450。除了别的功能，此存储器单元500的配置防止已储存的电荷在写入操作期间被放电，如以下将参照图15而描述者。
图15为揭示依据本发明的实施例于存储器单元400操作期间施加于存储器单元400的字符线420，430，440的电压波形1510，1520，1530的时序图。图15将配合参考图4和图11来描述。
图4和图11所揭示的该存储器单元400可操作在任一不同的模式，包含：备用模式1580、写入1(1)模式1590、读取1(1)模式1592、写入0(0)模式1594和读取0(0)模式1596。当该第一字符线420被活化时，施加至该第一字符线420的电压波形1510从低位准(例如：接地或0.0伏特)转换成高位准(例如：等于1.2伏特的Vdd)。当该第二字符线430在写入1(1)模式1590期间所发生的写入1(1)操作期间内被活化或当该第二字符线430在写入0(0)模式1594期间所发生的写入0(0)操作期间内被活化时，被施加至该第二字符线430的电压波形1520从低位准(例如：-1.5伏特)转换成高位准(例如：0.0伏特)。当该第三字符线440被活化时，被施加至该第三字符线440的电压波形1530从高位准(例如：等于1.2伏特的Vdd)转换成低位准(例如：接地或0.0伏特)。施加至该位线450的电压波形1540会根据该操作模式而在高位准(例如：等于1.2伏特的Vdd)与低位准(例如：接地或0.0伏特)的间进行转换。
在备用模式1580中，该第三字符线440被保持在高电位(Vdd)，而负偏压被施加在该第二字符线430及该位线450，且该第一字符线420被保持在低电压。在一个例示实施例中，该高电压值(Vdd)可介于0.5伏特至3.0伏特之间，而该负偏压值可介于-1伏特至-3伏特之间。
在任一写入操作期间，系藉由施加高电压(Vdd)至该第一字符线420及施加低电压至该第三字符线440而活化该存储器单元400，以“导通”该存储器单元400的该NMOS存取晶体管510。当第三字符线440相较于该GLT装置520的该阳极区域552系处于低电压时，该GLT装置520中将无电流流动直到电压脉冲1522(例如：0.0伏特)被施加至该第二字符线430为止。因此，当电压脉冲1522被施加至该第二字符线430且第三字符线440相较于该GLT装置520的该阳极区域552系处于低电压时，电流在该GLT装置520里流动。就写入1(1)模式1590期间所发生的该写入1(1)操作而言，高电位(Vdd)被施加至该位线450。就写入0(0)模式1594期间所发生的该写入0(0)操作而言，低电压(例如：介于0伏特至0.5伏特之间)被施加至该位线450。
该存储器单元400可藉由以下方式被选择：藉由施加高电压(Vdd)至该第一字符线420与施加低电压至该第三字符线440(或将该第三字符线440接地)，以“导通”该存储器单元400的NMOS存取晶体管510。为了在读取1(1)模式1592中读取该存储器单元400，该位线450被预先充电(pre-charged)至接地位准(0.0伏特)。若被预先充电的该位线450的位准被充电(charged up)，则该感测放大器电路识别数据“1”正被读取。为了在读取0(0)模式1596中读取该存储器单元400，该位线450被预先充电(pre-charged)至接地位准(0.0伏特)。若被预先充电的该位线450的位准尚未改变，则该感测放大器电路识别数据“0”正被读取。
虽然在先前的描述中已呈现至少一个范例实施例，然而应体会到的是，尚存在不计其数的变化。应体会到的是，此处所描述的例示实施例或实施例等并不是为了在任何程度上限制本发明的范畴、利用性、组构。反而，先前的详细描述将提供方便的指南(road map)给本领域中的熟习技艺者，以用于该描述的实施例或实施例等。应了解到的是，可在不超出本发明的范畴的情况下，对组件的功能及配置作出各式各样的变化，其中，本发明的范畴系由申请专利范围所界定，该范畴包含已知的等效物及在此专利申请案申请时可预见的等效物。
Claims (20)
1.一种用于制造存储装置的方法，该方法包括以下步骤：
提供半导体基板(505)，该半导体基板包括：第一阱区(532)、第二阱区(534)以及覆于该第二阱区(534)上的至少一个栅极结构(568、574)；
共形地沉积绝缘材料层(569)覆于该半导体基板(505)的暴露部分上；
在覆于该第二阱区(534)的一部分的该绝缘材料层(569)的一部分上方提供感光材料(575)，其中，该感光材料(575)暴露出部分的该绝缘材料层(569)；
非等向性地蚀刻该绝缘材料层(569)的暴露部分，以提供：
邻接该至少一个栅极结构(568、574)的第一侧壁的侧壁间隔物(572)，以及
覆于该至少一个栅极电极结构(568、574)的一部分上且邻接该至少一个栅极电极结构(568、574)的第二侧壁所形成的绝缘间隔物区块(570)。
2.如权利要求1所述的方法，其中，该第一阱区(532)具有第一导电类型，其中，该第二阱区(534)具有该第一导电类型，其中，该至少一个栅极结构(568、574)包括第二栅极结构(568、574)，且其中，提供该半导体基板(505)的步骤包括：
提供半导体基板(505)，该半导体基板包括该第一导电类型的第一阱区(532)与第二阱区(534)、覆于该第一阱区(532)上的第一栅极结构(562、566)以及覆于该第二阱区(534)上的该第二栅极结构(568、574)。
3.如权利要求2所述的方法，还包括以下步骤：
形成漏极区域(542)、在该半导体基板(505)中邻接该第一栅极结构(562、566)以及邻接该第二栅极结构(568、574)的源极/基极区域(550)、以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的阴极区域(558)，其中，该漏极区域(542)、该源极/基极区域(550)和该阴极区域(558)具有第二导电类型。
4.如权利要求3所述的方法，还包括以下步骤：
在该源极/基极区域(550)的一部分中邻接该第二栅极结构(568、574)形成该第一导电类型的阳极区域(552)。
5.如权利要求3所述的方法，其中，形成漏极区域(542)、在该半导体基板(505)中邻接该第一栅极结构(562、566)以及邻接该第二栅极结构(568、574)的源极/基极区域(550)、以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的阴极区域(558)，其中，该漏极区域(542)、该源极/基极区域(550)和该阴极区域(558)具有第二导电类型的步骤包括：
提供离子注入掩模(586、588)覆于该第一栅极结构(562、564)与该第二栅极结构(556、574)上，该离子注入掩模暴露出部分的该第一阱区(532)与该第二阱区(534)；以及
将具有该第二导电类型的掺杂离子注入该第一阱区(532)与该第二阱区(534)的该暴露部分中以形成：在该半导体基板(505)中邻接该第一栅极结构(562、566)的该漏极区域(542)与该源极/基极区域(550)，以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的该基极区域(554)与该阴极区域(558)。
6.如权利要求5所述的方法，还包括以下步骤：
提供另一个离子注入掩模(584、585)暴露出该源极/基极区域(550)的一部分(552)；以及
将具有该第一导电类型的掺杂离子注入该源极/基极区域(550)的该暴露部分中以形成阳极区域(552)，该阳极区域邻接该源极/基极区域(550)的该暴露部分中的该第二栅极结构(568、574)。
7.如权利要求3所述的方法，其中，形成漏极区域(542)、在该半导体基板(505)中邻接该第一栅极结构(562、566)以及邻接该第二栅极结构(568、574)的源极/基极区域(550)、以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的阴极区域(558)，其中，该漏极区域(542)、该源极/基极区域(550)和该阴极区域(558)具有第二导电类型的步骤包括：
提供离子注入掩模(586、588)覆于该第一栅极结构(562、566)、该第一侧壁间隔物(564)、该第二栅极结构(568、574)、该第二侧壁间隔物(572)以及该绝缘间隔物区块(570)，其中，该离子注入掩模(586、588)暴露出邻接该第一侧壁间隔物(564)的部分的该第一阱区(532)，以及暴露出邻接该绝缘间隔物区块(570)与该第二侧壁间隔物(572)的部分的该第二阱区(534)；以及
将具有该第二导电类型的掺杂离子注入该第一阱区(532)与该第二阱区(534)的该暴露部分以形成：在该第一阱区(532)的该暴露部分中邻接该第一侧壁间隔物(564)的该漏极区域(542)与该源极/基极区域(550)，以及在该半导体基板(505)中邻接该第二侧壁间隔物(572)的该阴极区域(558)。
8.如权利要求7所述的方法，还包括以下步骤：
提供另一个离子注入掩模(584、585)暴露出该第二导电类型的源极/基极区域(550)的一部分(552)；以及
将具有该第一导电类型的掺杂离子(597)注入该第二导电类型的源极/基极区域(550)的该暴露部分中用以：
在该第二导电类型的源极/基极区域(550)的该暴露部分中形成第一导电类型的阳极区域(552)；以及
藉由将该第二导电类型的源极/基极区域(550)分为第二导电类型的源极区域(550)和第二导电类型的基极区域(554)而定义第二导电类型的源极区域(550)和第二导电类型的基极区域(554)，其中，该第一导电类型的阳极区域(552)邻接该第二导电类型的源极区域(550)和该第二导电类型的基极区域(554)。
9.如权利要求8所述的方法，还包括以下步骤：
加热该已注入的漏极区域(542)、该已注入的源极区域(550)、该已注入的基极区域(554)、该已注入的阴极区域(558)以及该已注入的阳极区域(552)，以使被注入于该漏极区域(542)、该源极区域(550)、该基极区域(554)、该阴极区域(558)以及该阳极区域(552)中的掺杂离子向外侧向扩散。
10.如权利要求9所述的方法，还包括以下步骤：
在该源极区域(550)以及该阳极区域(552)中形成硅化物区域(559)，该硅化物区域耦接该源极区域(550)以及该阳极区域(552)。
11.一种用于制造存储装置的方法，该方法包括以下步骤：
提供半导体基板(505)，该半导体基板包括：在该半导体基板(505)中的第一阱区(532)和在该半导体基板(505)中的第二阱区(534)，其中，该第一阱区(532)与该第二阱区(534)具有第一导电类型；
形成覆于该第一阱区(532)上的第一栅极结构(562、566)以及覆于该第二阱区(534)上的第二栅极结构(568、574)；
共形地沉积绝缘材料层(569)覆于该半导体基板(505)的暴露部分上；
提供感光材料层覆于该绝缘材料层(569)上方；
将该感光材料层(575)图案化以覆盖该绝缘材料层(569)的一部分并暴露出该绝缘材料层(569)的其它暴露部分，该绝缘材料层的该一部分覆于该第二阱区(534)的一部分以及该第二栅极结构(568、574)的一部分；
以反应式离子蚀刻该绝缘材料层(569)的该暴露部分，以提供：邻接该第一栅极结构(562、566)的第一侧壁间隔物(564)、邻接该第二栅极结构(568、574)的第二侧壁间隔物(572)以及覆于栅极电极结构(568、574)的一部分且邻接该栅极电极结构(568、574)的侧壁的绝缘间隔物区块(570)；
在以反应式离子蚀刻的步骤之后，形成邻接其中一个该第一侧壁间隔物(564)的第二导电类型的漏极区域(542)、在该半导体基板(505)中邻接另一个该第一侧壁间隔物(564)和该绝缘间隔物区块(570)的第二导电类型的源极/基极区域(550)以及在该半导体基板(505)中邻接该第二侧壁间隔物(572)的第二导电类型的阴极区域(558)；以及
在该第二导电类型的源极/基极区域(550)的暴露部分中形成第一导电类型的阳极区域(552)。
12.如权利要求11所述的方法，其中，形成第二导电类型的漏极区域(542)的步骤包括以下步骤：
在以反应式离子蚀刻的步骤之后，提供离子注入掩模(586、588)覆于该第一栅极结构(562、566)、该第一侧壁间隔物(564)、该第二栅极结构(568、574)、该第二侧壁间隔物(572)以及该绝缘间隔物区块(570)，其中，该离子注入掩模(586、588)暴露出邻接该第一侧壁间隔物(564)的部分的该第一阱区(532)以及暴露出邻接该绝缘间隔物区块(570)与该第二侧壁间隔物(572)的部分的该第二阱区(534)；以及
将具有该第二导电类型的掺杂离子注入该第一阱区(532)与该第二阱区(534)的该暴露部分中，以形成该第二导电类型的区域，其中，该第二导电类型的区域包括：邻接其中一个该第一侧壁间隔物(564)的漏极区域(542)、邻接另一个该第一侧壁间隔物(564)和该绝缘间隔物区块(570)的源极/基极区域(550)、以及在该半导体基板(505)中邻接该第二侧壁间隔物(572)的阴极区域(558)。
13.如权利要求12所述的方法，其中，形成第一导电类型的阳极区域(552)的步骤包括以下步骤：
将具有该第二导电类型的掺杂离子注入该第一阱区(532)与该第二阱区(534)的该暴露部分中以形成该第二导电类型的区域的步骤之后，提供另一个离子注入掩模(584、585)暴露出该第二导电类型的源极/基极区域(550)的一部分(552)；以及
将该第一导电类型的掺杂离子(597)注入该第二导电类型的源极/基极区域(550)的该暴露部分中用以：
在该第二导电类型的源极/基极区域(550)的该暴露部分中形成第一导电类型的阳极区域(552)；以及
藉由将该第二导电类型的源极/基极区域(550)分为第二导电类型的源极区域(550)以及第二导电类型的基极区域(554)而定义该第二导电类型的源极区域(550)和该第二导电类型的基极区域(554)，其中，该第一导电类型的阳极区域(552)邻接该第二导电类型的源极区域(550)以及该第二导电类型的基极区域(554)。
14.如权利要求13所述的方法，还包括以下步骤：
加热该已注入的第二导电类型的漏极区域(542)、该已注入的第二导电类型的源极区域(550)、该已注入的第二导电类型的基极区域(554)、该已注入的第二导电类型的阴极区域(558)以及该已注入的第一导电类型的阳极区域(552)，以使被注入于该第二导电类型的漏极区域(542)、该第二导电类型的源极区域(550)、该第二导电类型的基极区域(554)、该第二导电类型的阴极区域(558)以及该第一导电类型的阳极区域(552)的掺杂离子向外侧向扩散。
15.如权利要求14所述的方法，还包括以下步骤：
形成耦接该源极区域(550)以及该阳极区域(552)的硅化物区域(559)。
16.如权利要求11所述的方法，其中，该第一阱区(532)、该第二阱区(534)以及该阳极区域(552)包括P型半导体材料，以及
其中，该漏极区域(542)、该源极区域(550)、该基极区域(554)以及该阴极区域(558)包括N型半导体材料。
17.如权利要求11所述的方法，其中，该第一阱区(532)、该第二阱区(534)及该阳极区域(552)包括N型半导体材料，且
其中，该漏极区域(542)、该源极区域(550)、该基极区域(554)以及该阴极区域(558)包括P型半导体材料。
18.一种用于制造存储装置的方法，该方法包括以下步骤：
提供半导体基板(505)，该半导体基板包括：在该半导体基板(505)中的第一阱区(532)、在该半导体基板(505)中的第二阱区(534)，其中，该第一阱区(532)与该第二阱区(534)具有第一导电类型；
形成覆于该第一阱区(532)上的第一栅极结构(562、566)以及覆于该第二阱区(534)上的第二栅极结构(568、574)；
在形成第一栅极结构(562、566)的步骤之后，形成第二导电类型的漏极区域(542)、在该半导体基板(505)中邻接该第一栅极结构(562、566)且邻接该第二栅极结构(568、574)的第二导电类型的源极/基极区域(550)以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的第二导电类型的阴极区域(558)；
在形成该第二导电类型的漏极区域(542)的步骤之后，共形地沉积绝缘材料层(569)覆于该半导体基板(505)的暴露部分上；
提供感光材料(575)层覆于该绝缘材料层(569)上方；
将该感光材料(575)层图案化以覆盖该绝缘材料层(569)的一部分并暴露出该绝缘材料层(569)的其它暴露部分，该绝缘材料层的该一部分覆于该第二导电类型的源极/基极区域(550)的一部分以及该第二栅极结构(568、574)的一部分；
以反应式离子蚀刻该绝缘材料层(569)的该暴露部分以提供：邻接该第一栅极结构(562、566)的第一侧壁间隔物(564)、邻接该第二栅极结构(568、574)的第二侧壁间隔物(572)、以及邻接该栅极电极结构(568、574)的侧壁的绝缘间隔物区块(570)，其中，该绝缘间隔物区块(570)覆于栅极电极结构(568、574)的一部分，以及覆于对应于第二导电类型的基极区域(554)的该第二导电类型的源极/基极区域(550)的一部分；以及
在以反应式离子蚀刻的步骤之后，在该第二导电类型的源极/基极区域(550)的暴露部分中形成第一导电类型的阳极区域(552)。
19.如权利要求18所述的方法，其中，形成第二导电类型的漏极区域(542)的步骤包括以下步骤：
在形成第一栅极结构(562、566)的步骤之后，提供离子注入掩模(586、588)覆于该第一栅极结构(562、566)与该第二栅极结构(568、574)之上，其中，该离子注入掩模(586、588)暴露出部分的该第一阱区(532)与部分的该第二阱区(534)；以及
将具有该第二导电类型的掺杂离子注入该第一阱区(532)与该第二阱区(534)的该暴露部分中，以形成该第二导电类型的区域，其中，该第二导电类型的区域包括：漏极区域(542)、在该半导体基板(505)中邻接该第一栅极结构(562、566)和该第二栅极结构(568、574)的源极/基极区域(550)以及在该半导体基板(505)中邻接该第二栅极结构(568、574)的阴极区域(558)。
20.如权利要求19所述的方法，其中，形成第一导电类型的阳极区域(552)的步骤包括以下步骤：
在以反应式离子蚀刻的步骤之后，提供另一个离子注入掩模(584、585)暴露出该第二导电类型的源极/基极区域(550)的一部分(552)；以及
将该第一导电类型的掺杂离子注入该第二导电类型的源极/基极区域(550)的该暴露部分中用以：
在该第二导电类型的源极/基极区域(550)的该暴露部分中形成第一导电类型的阳极区域(552)邻接该绝缘间隔物区块(570)；以及
藉由将该第二导电类型的源极/基极区域(550)分为该第二导电类型的源极区域(550)和该第二导电类型的基极区域(554)而定义第二导电类型的源极区域(550)和第二导电类型的基极区域(554)，其中，该第一导电类型的阳极区域(552)邻接该第二导电类型的源极区域(550)和该第二导电类型的基极区域(554)。
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