KR102226206B1 - 이중 pn 접합을 포함하는 메모리 소자 및 그 구동방법 - Google Patents

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Abstract

적어도 1개의 이중 PN 접합을 포함하는 반도체 층; 및 상기 반도체 층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합을 포함하는 메모리 소자 및 그 구동방법이 제공된다.

Description

이중 PN 접합을 포함하는 메모리 소자 및 그 구동방법 {Memory device including double PN junctions and driving method thereof}
본 발명은 쇼트키 접합을 포함하는 메모리 소자 및 그 구동방법에 관한 것으로, 보다 상세하게는 기존의 DRAM에서 전자를 물리적으로 저장하기 위한 고종횡비의 커패시터가 요구되지 않으며, 매우 간단한 구조를 갖는 이중 PN 접합을 포함하는 메모리 소자 및 그 구동방법에 관한 것이다.
동적 랜덤 액세스 메모리(Dynamic Random Access Memory; DRAM)는 서버용 메모리, 모바일 전자기기 및 가전제품에 적용되는 핵심 메모리이다. 종래의 DRAM은 하나의 트랜지스터와 이에 연결된 커패시터로 구성된 1T-1C 구조를 가진다. 제조공정이 발전함에 따라 DRAM에 대한 지속적인 소자 축소화가 진행되고 있다.
그러나, 소자의 축소화는 트랜지스터의 단 채널 효과(short channel effect)에 따른 채널 누설 전류 (gate-induced drain leakage) 및 소스-기판 접합에 따른 누설 전류(junction leakage)의 원인이 된다. 특히, 다양한 누설 전류는 커패시터로부터의 전하 누설을 유발하며, 이로 인해 데이터 보존 시간(retention time)이 감소되는 문제점이 발생하고 있다. 또한, 소자 축소화에 따라 커패시터의 종횡비(aspect ratio)가 크게 증가하여 커패시터의 안정성이 문제가 되었고, 이를 위한 지지대와 1T-1C 구조가 복잡해짐에 따라 공정 시간 및 비용이 매우 상승하고 있다.
종래의 1T-1C 구조 기반의 DRAM의 신뢰성 문제 및 공정 복잡성을 해결하기 위하여, 커패시터없이 소자 내에 전하를 저장할 수 있는 다양한 유형의 1-트랜지스터(1T) 구조 기반의 차세대 DRAM이 제안되어 왔다.
그 중 P+ 반도체층-N 반도체층-P 반도체층-N+ 반도체층 구조로 이루어져 있는 2단자 사이리스터 기반의 랜덤 엑세스 메모리(Thyristor Random Access Memory; TRAM)가 소개된다.
상기 메모리는 큰 전류 점멸비(on/off ratio)로 인한 우수한 전류 마진을 가질 뿐만 아니라, 소자 단순화에 따른 공정 복잡성을 줄일 수 있기 때문에 차세대 메모리 셀 중 하나로 많은 주목을 받고 있다. 하지만, 2개의 상태 전류를 구현하기 위하여, N 반도체층 및 P 반도체층의 길이가 충분히 확보되어야 한다. 접합에 의한 공핍 영역의 길이는 소자 축소화에 많은 장애 요인으로 작용하고 있으며, TRAM을 구성하는 P-N접합, P+-N접합, P-N+접합영역 각각에서 급격한 도핑 프로파일(abrupt doping profile)이 요구되기 때문에 공정 난이도가 매우 높으며, 도핑 프로파일이 선형적으로 변화됨에 따라 메모리 동작성능 및 신뢰성이 저하되는 문제점이 있다.
또한, PN 다이오드의 양단에 쇼트키 접합 및 오믹 접합을 포함하는 스위칭 가능한 메모리 다이오드가 소개된다.
상기 메모리는 활성층 및 패시브 층을 포함하는 다이오드와 이의 양단에 쇼트키 접합 및 오믹 접합으로 구성되어 있는 단순한 구조를 가지고 있기 때문에, 공정 복잡성을 효과적으로 줄일 수 있으며, 소자의 크기와 전력소모를 현저히 줄일 수 있다. 하지만, 쇼트키 장벽 높이에 따라, 메모리 소자의 성능이 크게 좌우되기 때문에, 금속 전극 물질 선택이 크게 제한되는 단점을 보유하고 있다. 또한, 최적의 일함수를 보유한 금속 물질을 활용할지라도, 금속-반도체 계면에 형성되는 다수의 결함들은 메모리 소자 동작을 하지 못하거나, 동작 성능을 크게 저하시킬 수 있다.
따라서, DRAM의 공정비용을 절감하면서도, 메모리 소자의 축소화, 우수한 동작성능 및 신뢰성 확보에 유리한 메모리 구조 및 이의 동작 방법은 여전히 요구되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 접합에 의한 높은 전계와 쇼트키 접합 시 특정 일함수가 요구되는 금속 전극 물질의 의존성을 탈피함으로서, 실제적으로 고성능·고집적 메모리 소자 제작 및 구동 방법을 제공하는 것이다.
상기 과제를 해결하기 위하여, 본 발명은 적어도 1개의 이중 PN 접합을 갖는 반도체 층; 및 상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합을 포함하는 메모리 소자를 제공한다.
본 발명의 일 실시예에서, 상기 반도체 층은 NPN 또는 PNP형 반도체 형이다.
본 발명의 일 실시예에서, 상기 메모리 층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도 나머지 하나는 고농도이다.
본 발명의 일 실시예에서, 상기 저농도 N형 메모리층은 상기 애노드와 접하며, 상기 고농도 N형 메모리층은 상기 캐소드와 접하며, 상기 애노드와 상기 저농도 N형 메모리층 사이의 접합은 쇼트키 접합이며, 상기 고농도 N형 메모리층과 상기 캐소드 사이의 접합은 오믹 접합이다.
본 발명은 또한 상술한 메모리 소자를 단위 소자로 포함하는 메모리 소자 어레이를 제공한다.
본 발명은 또한 이중 PN 접합을 포함하는 메모리 소자의 구동방법으로, 상기 메모리 소자에 프로그램 전압을 인가하는 단계; 상기 프로그램 전압에 의하여 상기 이중 PN 접합의 전위장벽을 낮추어 캐리어를 상기 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 및 상기 반도체층의 저항을 읽는 단계를 포함하며, 상기 이중 PN 접합을 포함하는 메모리 소자는, 적어도 1개의 이중 PN 접합을 갖는 반도체 층; 및 상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고, 상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합이다.
본 발명의 일 실시예에서, 상기 메모리 소자의 구동방법은, 상기 반도체층의 저항을 낮추는 단계 후, 상기 메모리 소자에 소거 전압을 선택적으로 인가하여 상기 반도체층의 저항을 올리는 단계를 더 포함하며, 상기 프로그램 전압의 인가 후, 상기 메모리 소자에 선택적으로 리프레쉬 전압을 다시 인가하여 상기 반도체층의 저항을 다시 낮추는 단계를 더 포함한다.
본 발명에 따르면 메모리 소자는 이중 PN 접합 (NPN 접합 및 PNP 접합)을 포함하는 반도체 층과, 상기 반도체 층과 접하는 애노드(Anode)와 캐소드(Cathode)가 각각 쇼트키 접합과 오믹 접합을 이루고 있다. 이 경우, 프로그램 전압 인가 시 캐리어는 반도체 층에 축적되어 반도체 층은 저저항이 되며, 이러한 반도체 층의 저저항은 소거 전압 인가 전 반도체층에 일정시간 유지된다.
애노드 전극과 P형 반도체 층 사이에 N형 반도체 층이 삽입되지 않고, 바로 쇼트키 접합을 형성하는 경우에는 상기 쇼트키 장벽의 높이에 따라 메모리 소자의 성능이 크게 좌우되기 때문에, 금속 전극 물질 선택에 큰 제약을 받게 된다. 또한, 금속-반도체 계면에 형성되는 다수의 결함들은 P형 반도체 층에 저장된 캐리어의 재결합을 촉진시켜 메모리 동작 성능을 크게 저하시킬 수 있다.
반면에, 본 발명에 따른 메모리 소자는 상기 쇼트키 접합을 이루는 P형 반도체 층과 애노드 전극 사이에 N형 반도체 층을 삽입한 구조로서, P형 반도체 층에 저장된 캐리어가 NP 접합에 형성된 전위 장벽에 의해 크게 영향을 받게 되며, 상기 전위 장벽은 N형 반도체 층에 포함된 불순물의 농도 제어를 통해 쉽게 제어가 가능하다. 또한, P형 반도체 층이 금속 전극과 바로 접촉되지 않고 N형 반도체 층과 NP 접합을 이루고 있기 때문에, 저장된 캐리어들이 금속-반도체 계면에 형성되는 다수의 결함들로부터 영향을 받지 않게 되어, 메모리 소자의 우수한 동작 성능을 확보할 수 있다. 이에 따라, 본 발명에 따른 이중 PN접합을 포함하는 메모리 소자는 쇼트키 장벽 높이를 결정하기 위한 전극 물질 선택의 제한의 한계를 용이하게 극복할 수 있어 실용 가능성을 향상시킬 수 있으며, 상기 기술된 발명들과 달리 고전계가 접합에 인가되어 소자가 열화되는 문제를 회피할 수 있어, 신뢰성 있는 우수한 동작 성능을 확보할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 모식도이고, 도 2는 비교예로서 P형 반도체층과 애노드 사이에 N형 반도체층이 삽입되지 않는 메모리 소자의 모식도이다.
도 3 내지 6은 본 발명의 일 실시예에 따른 메모리 소자(NPN+)의 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 7 내지 10은 N형 반도체층을 P형과 애노드 사이로 삽입하지 않은 메모리 소자의 동작 메커니즘을 설명하는 에너지 다이어그램이다.
도 11은 프로그램 후 시간 경과에 따른 일 실시예 및 비교예의 P형 반도체층 정공 농도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
또한, 본 명세서에서 애노드, 캐소드, N형 영역, P형 영역, PN 접합 등의 용어는 본 발명이 속하는 통상의 지식을 가지는 자가 이해되는 수준을 해석되며, 그 종류 또한 다양하게 변경될 수 있으며, 이는 모두 본 발명의 범위에 속한다. 또한, 반도체 층은 반도체물질을 포함하는 소자층으로서 수평, 수직 등의 형태에 제한되지 않으며, 적어도 하나의 NPN 또는 PNP 접합을 포함하는 임의의 모든 반도체 구조가 모두 이에 해당된다.
본 발명은 상술한 문제를 해결하기 위하여 쇼트키 접합에 의한 에너지 장벽과 PN 또는 NP 접합 간 에너지 장벽을 조합하여, 쇼트키 접합에 의한 에너지 장벽만을 단독으로 사용한 비교예의 경우보다 금속 일함수의 의존성을 회피함으로서 메모리 소자의 실용 가능성을 높인 장점이 있다. 따라서, 본 발명의 일 실시예에 따른 메모리 소자의 반도체 층은 NPN 또는 PNP와 같이 이중 PN 접합을 포함하며, 그 중 하나는 애노드와 쇼트키 접합을 나머지 하나는 오믹 접합을 형성한다.
이하 NPN 타입의 반도체층을 사용한 본 발명의 일 실시예에 따른 메모리 소자를 이용하여 본 발명을 보다 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 소자의 모식도이고, 도 2는 비교예에 따른 메모리 소자의 모식도이다.
도 1 및 2를 참조하면, 본 발명의 일 실시예에 따른 메모리 소자는 애노드와 PN 접합을 포함하는 반도체 층 사이에 별도의 N형 반도체 층을 삽입하여 NP 접합을 포함하는 NPN 반도체 층이며, 애노드는 NPN 반도체층과 쇼트키 접합을, 캐소드는 N형 반도체층과 오믹 접합을 형성한다. 비교예의 도 2의 메모리 소자는 애노드와 P형 반도체 층간 쇼트키 접합을 형성하며, N형 반도체 층과 캐소드는 오믹 접합을 형성하는 구조이다.
본 발명의 일 실시예에 따른 NPN형 메모리소자는 고농도 N형 반도체층이 캐소드에 접하고, 저농도의 N형 반도체는 애노드와 접하는 구조를 갖는다.
만약 저농도 N형 반도체 층이 캐소드에 접할 경우 오믹접합 대신 쇼트키 접합을 구성되며, 이 경우 반도체 층 내에서 임팩트 이온화(impact ionization) 현상을 발생시키기 위하여 캐소드로부터 충분한 전자들이 공급되기 어렵다는 문제가 있다. 또한 고농도의 N형 반도체층이 애노드와 접하게 되면, 메모리 소거 동작이 어려울 수 있다. 즉, 고농도 N형 반도체 층이 애노드에 접할 경우 오믹 접합이 형성될 수 있는데, 이 경우 음의 전압을 애노드에 인가할 경우 전자가 넘어오면서 임팩트 이온화(impact ionization) 현상이 발생하여 캐리어 축적이 유발될 수 있다.
도 2에 도시된 비교예의 가장 큰 문제는 쇼트키 장벽의 높이에 따라, 메모리 소자의 저항 상태의 유지(retention) 성능이 크게 좌우될 수 있다는 점이다.
도 2 구조의 메모리 소자에서 쇼트키 장벽 에너지(Barrier Potential, φBp)에 따른 유지 시간(Tret) 차이는 다음과 같다.
φBp = 0.966 eV → Tret = 300 ms, φBp = 0.815 eV → Tret = 3 ms
상기 결과를 참조하면, 0.15 eV 차이에 따라 유지시간은 무려 100배 가까이 차이가 나는 것을 알 수 있다. 이것은 메모리 소자의 안정적 운용을 위해서는 쇼트키 접합의 에너지 장벽이 정밀하게 제어되어야 하고, 이것은 결국 애노드 전극 물질 선택이 제한된다는 것을 의미한다. 또한, 최적의 일함수를 보유한 금속 물질이 존재할지라도, 소자 제작 시 애노드 금속 전극과 P형 반도체 층 계면에 형성되는 다수의 결함들로 인해, 메모리 소자의 동작이 안되거나, 성능이 크게 저하될 수 있다.
도 3 내지 6은 본 발명의 일 실시예에 따른 메모리 소자(NPN+)의 동작 메커니즘을 설명하는 에너지 밴드 다이어그램이다. 여기에서 쇼트키 장벽 높이는 0.815 eV로 설정하였다.
도 3은 애노드 전압이 0V(평형상태)가 인가된 경우의 에너지 밴드 다이어그램이다. PN+ 접합의 에너지 장벽이 높게 형성되어 있어, 낮은 전류를 나타내는 고저항 상태 (HRS, High Resistance State)가 된다. 비교예에서는 애노드의 일함수에 따라, 쇼트키 접합에 형성된 에너지 장벽이 결정되는데 반해, 본 발명의 일 실시예에 따른 2개의 PN 접합을 포함하는 메모리 소자는 애노드에 접촉되어 있는 N형 반도체 층의 도핑 농도를 조절함으로서 NP 접합의 에너지 장벽 높이를 조절할 수 있다. 또한, NP 접합은 금속 접촉 계면보다 낮은 결함 농도를 보유하고 있기 때문에, 제작된 메모리 소자에서 우수한 유지시간 성능을 확보하는데 용이하다.
도 4는 애노드 전압이 2.4 V(프로그램 동작의 트리거 전압)가 인가된 경우의 에너지 밴드 다이어그램이다. 애노드 전압 인가에 따라 쇼트키 접합 및 PN+ 접합의 에너지 장벽이 낮아지게 된다. 이후 고농도의 N형 반도체층(N+)의 전자가 P형 반도체층을 넘어서 애노드로 유입된다.
도 5는 애노드 전압이 2.4V(프로그램 동작의 트리거 전압)로 펄스기간 동안 유지된 경우의 에너지 밴드이다. 도 5를 참조하면, NP 접합의 높은 전계로 인한 충격 이온화 효과는 전자, 정공을 발생시키며, 이때 생성된 전자는 N형 영역에 축적되어 일정시간 유지되며, 생성된 정공은 P형 영역에 축적되어 전위 장벽을 감소시킨다. 이 때, 낮아진 전위장벽으로 인해 전자가 쉽게 이동할 수 있는 저저항 상태(LRS, Low Resistance State)가 구현된다.
도 6은 애노드 전압이 2.4 V(프로그램 동작의 트리거 전압)에서 0V로 감소한 경우의 에너지 밴드 다이어그램이다. 애노드 전압이 낮아졌지만, 정공은 P형 반도체 층에 축적되어 낮은 에너지 장벽을 유지하게 된다. 이때 본 발명은 N형 반도체 층이 삽입된 구조로, 프로그램 후 보다 많은 정공이 축적되어 더 낮은 전자의 에너지 장벽을 나타내며 유지시간(retention time)은 600 ms이었다. 본 구조에서는 비교예와 같은 쇼트키 장벽 높이(0.815 eV)를 나타내었으나, NP 접합의 에너지 장벽으로 저장된 정공이 유지되는 시간을 향상시킬 수 있다.
도 7 내지 10은 비교예에 따른 P형 반도체 층과 애노드 사이에 N형 반도체 층을 삽입되지 않은 메모리 소자의 동작 메커니즘을 설명하는 에너지 다이어그램이다. 여기에서 쇼트키 장벽 높이는 본 발명의 일 실시예의 경우와 같은 0.815 eV로 설정하였다.
도 7 내지 10을 참조하면, 프로그램 동작을 위하여 애노드에 전압(1.8V)을 인가하면 PN+의 에너지 장벽이 낮아지며, 고농도 N형 반도체층(N+)의 전자가 P형 반도체층을 넘어서 애노드로 유입된다.
도 9에서는 애노드 전압이 1.8V(프로그램 동작의 트리거 전압)로 펄스기간 동안 유지된 경우의 에너지 밴드 다이어그램이다. 애노드 전압이 인가됨에 따라, 전자들이 더욱 많이 유입되며, 애노드와 P형 반도체 층의 높은 전계는 충격 이온화를 통해 전자, 정공을 발생시킨다.
도 10은 애노드 전압이 1.8 V(프로그램 동작의 트리거 전압)에서 0V로 감소한 경우의 에너지 밴드 다이어그램이다. 애노드 전압이 낮아졌지만, 정공은 P형 반도체 층에 축적되어 낮은 에너지 장벽을 유지하게 된다. 비교예에 따른 메모리 소자는 3ms 수준의 유지 시간을 나타낸다.
도 11은 프로그램 동작 후 시간 경과에 따른 일 실시예 및 비교예에서의 P형 반도체 층에 축적된 정공의 농도이다.
도 11을 참조하면, 비교예의 쇼트키 접합의 에너지 장벽 높이(
Figure 112020078345878-pat00001
Figure 112020078345878-pat00002
Bp)가 0.966eV에서 0.815eV로 감소함에 따라 프로그램 후 상대적으로 적은 농도의 정공이 축적되며, 데이터 유지 시간(T ret)는 300ms에서 3ms수준으로 감소한다.
하지만, N형 반도체층을 삽입한 일 실시예의 경우, 0.815eV의 낮은 쇼트키 장벽 높이에도 불구하고 프로그램 동작 후 비교예보다 많은 정공이 축적되어 유지 시간(T ret)은 600ms 수준으로 매우 향상된 것을 알 수 있다.
도 12는 상술한 일 실시예의 메모리 소자를 하나의 단위 소자로 포함하는 메모리 소자 어레이의 모식도이다. 도 12를 참조하면, 상술한 일 실시예의 메모리 소자를 하나의 단위소자로 구성하는 메모리 소자 어레이가 가능하며, 이는 모두 본 발명의 범위에 속한다.
또한, 본 발명은 이중 PN 접합을 포함하는 메모리 소자의 구동방법을 제공한다. 상기 구동방법은 적어도 하나 이상의 이중 PN 접합을 포함하는 메모리 소자에 선택적으로 프로그램 전압을 인가하는 단계; 상기 프로그램 전압에 의하여 상기 반도체층의 전위장벽을 낮추어 캐리어들을 상기 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 상기 메모리 소자에 소거 전압을 선택적으로 인가하는 단계; 상기 소거 전압에 의하여 상기 반도체층의 캐리어들을 소거함으로서 상기 반도체층의 저항을 초기수준으로 회귀하는 단계; 및 상기 반도체 층의 저항을 읽는 단계를 포함한다.
즉, 본 발명은 쇼트키 접합을 포함하는 메모리 소자에 프로그램 전압을 인가하여 상기 반도체층의 저항값을 고저항에서 저저항으로 가변시킬 수 있으며, 소거 전압을 인가하여 상기 반도체층의 저항값을 저저항에서 고저항으로 가변시킴으로서 데이터 쓰기 동작을 수행한다. 또한, 프로그램 동작 후 상기 반도체층의 저저항값은 일정시간 유지되며, 유지시간(Retention time) 이내에 프로그램 동작을 위한 트리거 전압 이하의 전압(리프레쉬 전압)을 선택적으로 인가하여, 상기 반도체층의 저항값을 지속적으로 유지할 수 있고, 읽기 전압을 인가하여 상기 반도체층의 저저항 상태를 확인할 수 있다. 즉, 상기 메모리 소자의 데이터를 확인할 수 있다.
이상의 메모리 소자 구동방법은 별도의 복잡한 커패시터 등의 구조를 사용하지 않고서도 데이터 쓰기, 소거, 읽기, 유지를 효과적으로 수행할 수 있다.

Claims (10)

  1. 적어도 1개의 이중 PN 접합을 갖는 반도체층; 및
    상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고,
    상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합이며,
    상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고,
    상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접하는 것을 특징으로 하는, 2개의 PN 접합을 포함하는 메모리 소자.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 `1항에 있어서,
    상기 애노드와 상기 저농도 N형 반도체층 사이의 접합은 쇼트키 접합이며, 상기 고농도 N형 반도체층과 상기 캐소드 사이의 접합은 오믹 접합인 것을 특징으로 하는, 이중 PN 접합을 포함하는 메모리 소자.
  6. 제 1항 또는 제 5항 중 어느 한 항에 따른 메모리 소자를 단위 소자로 포함하는 메모리 소자 어레이.
  7. 이중 PN 접합을 포함하는 메모리 소자의 구동방법으로,
    상기 메모리 소자에 프로그램 전압을 인가하는 단계;
    상기 프로그램 전압에 의하여 상기 이중 PN 접합의 전위장벽을 낮추어 캐리어를 반도체층으로 이동시켜 상기 반도체층의 저항을 낮추는 단계; 및
    상기 반도체층의 저항을 읽는 단계를 포함하며,
    상기 이중 PN 접합을 포함하는 메모리 소자는,
    적어도 1개의 이중 PN 접합을 갖는 상기 반도체층; 및
    상기 반도체층과 동시에 접촉하는 애노드 및 캐소드를 포함하고,
    상기 반도체층과 상기 애노드와의 접합은 쇼트키 접합, 상기 캐소드와의 접합은 오믹 접합이며,
    상기 반도체층은 NPN형이며, 상기 N형 반도체층 중 어느 하나는 저농도, 나머지 하나는 고농도이고,
    상기 저농도 N형 반도체층은 상기 애노드와 접하며, 상기 고농도 N형 반도체층은 상기 캐소드와 접하는 것을 특징으로 하는, 2개의 PN 접합을 포함하는 메모리 소자 구동방법.
  8. 제 7항에 있어서, 상기 메모리 소자의 구동방법은,
    상기 반도체층의 저항을 낮추는 단계 후, 상기 메모리 소자에 소거 전압을 선택적으로 인가하여 상기 반도체층의 저항을 올리는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 구동방법.
  9. 삭제
  10. 제 8항에 있어서,
    상기 프로그램 전압의 인가 후, 상기 메모리 소자에 선택적으로 리프레쉬 전압을 다시 인가하여 상기 반도체층의 저항을 다시 낮추는 단계를 더 포함하는 것을 특징으로 하는 메모리 소자의 구동방법.
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