JPH0314267A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に横型ｐｎｐトラン
ジスタを負荷素子として用いたバイポーラＥＣＬ　（エ
ミッタ　カップルド　ロジック）ＲＡＭ（ランダム　ア
クセス　メモリ）において周辺回路及びメモリセルに用
いられる各々のトランジスタの最適化を計ることにより
動作の安定化と高速化を目指す半導体記憶装置に関する
。

〔従来の技術〕

一般にバイポーラＥＣＬＲＡＭではメモリセルは一対の
ｎｐｎ　トランジスタと一対の負荷素子とからなるフリ
ップフロップ回路で構成されており、この負荷素子の構
造を変更することで使用目的に合致したメモリを得てい
る。これらの内で特に低消費電力並びに高集積化を実現
出来る構造として１）ｎＩ）　トランジスタを用いる方
法が知られている。

このタイプのメモリセルは第３図に示すようにワード線
ＷＴとＷＢとの間に一対のｎｐｎトランジスタＴ　ｒ　
ｌｓ　Ｔ　ｒ　２からなるフリップフロップを有しＴｒ
ｌ、Ｔｒ２の各々のエミッタの１つがＲ／Ｗ用（読み出
し／書き込み）エミッタとしてデイジット線り、Ｄに接
続され、またベース及びコレクタはそれぞれｐｎｐトラ
ンジスタＴｒ３、Ｔ　ｒ　４のコレクタ及びベースに接
線されたのちＴｒ３、Ｔｒ４のエミッタがワード線ＷＴ
に接続されることによって構成されている。

第４図は従来構造を示す半導体チップの縦断面図である
が、第３図の点線部分を示しｐ型シリコン基板１上に埋
込コレクタ層２、ｎ−エピタキシャル層３を形成したの
ちｐ型拡散領域１０２゜１０３、高濃度ｎ型拡散領域１
０１を順次形成することによって実現されていた。

ここで４は素子分離用溝（酸化シリコン等で埋められて
いる）、１００Ａ〜１００Ｅは電極配線接続用コンタク
ト孔である。領域１０１．．１０３および２で構成され
る縦型ｎｐｎトランジスタと領域１０２．３および２，
１０３で構成される横型ｐｎｐトランジスタは第３図に
示したＴｒ、、Ｔｒ３にそれぞれ相当する。以上説−門
単体セルをアレイ状に配置し、さらに入出力回路、Ｒ／
Ｗ回路等の周辺回路を付加してメモリチップが構成され
ている。

〔発明が解決しようとする課題〕

第３図に示すメモリーセルは横型１）ｎｐトランジスタ
と縦型ｎｐＨトランジスタで構成されるｐｎｐｎ　トラ
ンジスタを利用したものであり、導通状態では横型ｐｎ
ｐ’トランジスタ及び縦型ｎｐｎトランジスタの両者と
も飽和状態に追い込まれているため、Ｔｒ、のエミッタ
とコレクタの電位関係が逆転すると容易にトランジスタ
は逆動作を起こしてしまい、エミッタから電流が流入す
る現象が発生し、セルの状態に悪影響を及ぼす。この流
入する電流を■、と呼ぶ。

保持状態にあるメモリセル、言い換えれば非選択状態の
メモリセルは保持電流■□を流すことによってその状態
が保持されており、■□はＷＴからメモリセルを通過し
てＷＢへ流れ、ＷＢに接続されている定電流源へと流れ
る。ここで前記の■８がＲ／Ｗ用エミッタから流入する
とＷＴからの電流は■□−■、と減少してしまうため、
ｐｎｐｎトランジスタの導通状態が不安定となる。ｐｎ
ｐｎトランジスタの導通条件は横型１）ｎＰトランジス
タ、縦型ｎｐｎ　トランジスタのエミッタ接地電流増幅
率をそれぞれβｐｎ、、ｐｎ　ｐｎとするとｎｐｎ。

・βｎｐ、＞１が満されることであり通常の場合１μＡ
以下の極めて低電流レベルでもこの条件は成立するため
全消費電力を抑える目的から１セル当り１μＡ程度にな
る様に設計している。つまり■、が０．数マイクロアン
ペア程度の僅かな電流だとしてもメモリセルの保持状態
は極めて不安定な状態となってしまう。

また第４図の断面をみれば分かる様にｐ型シリコン基板
１をエレクタ−とする縦型のｐｎＩ）トランジスタが寄
生しておりこれが第２の問題の原因となる。ここで言う
寄生ｐｎｐ　トランジスタとは１０２をエミッタとし２
および３をベース、１をコレクタとする縦型ｐｎｐトラ
ンジスタＶ−Ｔｒｐ。

と、１０３をエミッタとするＶＴｒｐ２の２つの寄生ト
ランジスタである。これらの寄生トランジスタは選択セ
ルへ情報を書込む動作を行う場合に悪影響を与える。書
込み時には１０２へＷＴから数百マイクロアンペアの書
込み電流■７が流れ込み、Ｒ／Ｗ用エミッタからデイジ
ット線へ流出することになるが、Ｖ−Ｔｒｐ＋のエミッ
タ接地電流増幅率βｒｐ＋が０でない限りｐ型半導体基
板１へ漏れる電流工、が存在し、Ｗ７にはＩＷ＋ＩＬの
電流が流れることになる。

ここで第３図に示す横型ｐｎｐ　トランジスタＴｒ３は
第４図において１０２．２及び３．１０３で構成されて
おり、■−Ｔｒｐ１のエミッタとＴｒ、のエミッタとは
同一であるから、両者のトランジスタのエミッタ接地電
流増幅率βの比より■７と工、が決定される。通常の場
合数百マイクロアンペアの電流レベルになるとβｐｎ、
＜βｒｌ）＋になってしまい、１．＞１．となる。Ｉ　
ｒ、は完全に無効電流であるから書込み時の消費電力増
大を引き起こし、さらにはＷＴに工、を余分に流さなけ
ればならないため、この分の電位降下増大による選択セ
ル、非選択セル間のマージン縮小を引き起こすばかりで
なく、非選択セルの情報を破壊してしまうという重大な
不具合点を持つ。この点につき説明する。

ｐ型半導体基板１へ漏れた電流■１は選択セル近傍の基
板電位を上昇させるが、隣の非選択セル（保持状態セル
）の基板電位も影響を受けて上昇する。基板電位の上昇
に伴ない埋込みコレクタ層先 の電位も相対的に上昇するため前途の■３を大幅に増大
させ保持不良を引き起こしてしまう。つまり第３図にお
けるＲ／Ｗ用トランジスタの逆動作を起し易くさせるよ
うに作用してしまうわけであ疋 る。さらに前誹の寄生トランジスタＶ−Ｔｒｐ２が逆動
作を起こしＩ　ｔの一部なｎＩ）ｎトランジスタのベー
ス層へ注入するという現象も併発しこれも■８と同様に
保持不良の原因となる。

次に動作速度の面から考えると、このメモリセル形式で
最も問題となるのは書込みサイクル時間である。書込み
時には第４図においてｐｎｐ　トランジスタのエミッタ
１０２からホールが低濃度のｎ型エピタキシャル層３へ
多量に注入されるが、通常のエピタキシャル層の不純物
濃度は、、ｔｏ１６ｃｍ−３程度と低いためホールの寿
命が長く、ホールの蓄積が発生する。蓄積されたホール
は書込みパルス幅Ｔｗｐが終了したのちもｎｐｎ　トラ
ンジスタ側へ拡散によって流れてゆくため蓄積ホールが
消えるまで書込み後回復時間ＴＷＲが延びることになる
。蓄積ホールは濃度勾配による拡散と再結合によって失
われるだけであるためＴＷＲを短くするには蓄積量を減
らすのが唯一の対策となる。しかしＴｗｐは書込み電流
■ツが大きい程速くなる方向にある。つまりＴｗｐとＴ
よとはトレードオフの関係にあり、結果的に書込みサイ
クルＴ。−Ｔ　ｗｐ　＋　Ｔ　ＷＨの改善が思うに任せ
ない状況となっている。以上説明した問題点のため本形
式のメモリーセルはショットキーバリアダイオード（Ｓ
ＢＤ）を用いたメモリセルに比し消費電力、セル占有面
積、ソフトエラー耐性の面では圧倒的に勝っていながら
動作速度の面で劣っていたため使用範囲に限りが〔課題
を解決するための手段〕 本発明は相互のコレクタとベースとが交差接続された一
対の第１の縦型ｎｐｎ　トランジスタと該第１の縦型ｎ
ｐｎトランジスタのそれぞれのｎ型コレクタ領域及びｐ
型ベース領域を各々ベース領域及びコレクタ領域とする
一対の横型ｐｎｐ　トランジスタとから構成されるフリ
ップフロップ回路をｉ位メモリセルとして含むメモリセ
ルアレイ領域及び第２の縦型１１　ｐ　ｎ　ｌ’ランジ
スタからなる周辺回路領域を有する半導体記憶装置にお
いて、前記第２の縦、Ｗｎｐｎトランジスタの埋込コレ
クタ層は第１の不純物を含み、前記第１の縦型ｎｐｎト
ランジスタの埋込みコレクタ層は前記第１の不純物と同
一導電型を有ししかも第１の不純物より拡散定数が大な
る第２の不純物とを含み、前記第１のＭｕ　ｎ　ｐ　ｎ
　’ｐランジスタのベース層の不純物濃度を前記第２の
縦型ｎｐｎ　トランジスタのベース層の不純物濃度に比
し濃くしたというものである。

〔発明の経緯〕

前記問題点の対策としては＜１）メモリセルのｎｐｎト
ランジスタ（第１の縦型ｎｐｎトランジスタ）の逆βを
低下させ■、を減らす。（２）寄生ｐｎｐ）０− ランジスタのβを低下させ■、を減らす。（３）ホール
蓄積領域を減らすとともにホール寿命を短くする。０３
点が考えられた。

特に（３）が動作速度に最も影響を与える。（３）につ
いてはｎ型エピタキシャル層の総体積が問題となるため
、まず総体積を極力削減することを考え、第２図に示す
ようにｐｎｐ　トランジスタのエミッタ１０２Ａとｎｐ
ｎ　トランジスタのベース１０３Ａを埋込コレクタ層２
にぶつけた構造を検討した。

この構造をとった場合にはホールはｎ型エピタシャル層
の領域３Ａにのみ注入蓄積されるだけであり、従来構造
の数十分の１程度に体積を減らせたため、セルの応答は
速くなった。しかもｎｐｎトランジスタのベースを従来
より深く形成したため逆βが２〜３分の１となり（１）
の問題も解決された。しかしながら寄生ｐｎｐトランジ
スタ■Ｔ　ｒ　ｐ　、とＶ−Ｔｒｐ２のβが２〜４倍と
大きくなってしまい■１が大幅増となったために保持時
ｌｉ 殻が極端に悪化してしまうことが判明した。また深く形
成することに伴ない横方向の制御性が悪くなり、横型１
）ｎＪ）トランジスタのベース幅ＷＰのバラツキが大き
くなってしまうということも判明した。

これらから埋込コレクタの幅は出来る限り拡げなげれば
ならないことと、エピタキシャル層を薄くし横方向の制
御性を向上しなければならないこととなった。これはｎ
ｐｎ　トランジスタのベース層を浅く形成することを意
味し、β増加を制御するためベース層不純物濃度を増加
させなければならないことを意味する。

以上の検討からメモリセルの最適構造をほぼ決定するこ
とが出来たわけであるがこの時に得られるｎｐｎトラン
ジスタのβは５〜１５程度であった。しかしながらメモ
リセルアレイ以外の周辺回路においてはβとして１００
前後の値が要求されるとともに、周辺回路の速度は主に
コレクタ・ベース接合容量の値に左右されるためベース
層と埋込みコレクタ層がぶつかるのは絶対に避けねばな
らないことも事実であった。従って周辺回路領域とメモ
リセルアレイ領域とを最適化し速度向上を計るにはそれ
ぞれ異なる構造設計をすべきであるとの結論に達したわ
けである。

〔実施例〕

以下本発明の実施例につき図面を参照して説明する。

第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例の
周辺回路部及びメモリセル部を示す半導体チップの縦断
面図である。

この実施例は埋込コレクタ層２Ａ、２Ｂが設けられたｐ
−型シリコン基板１上にｎ型エピタキシャル層３を設け
、ｐ型拡散層１０２Ｂ、１０３Ｂ、１０４を順次設け、
次いで高濃度ｎ型拡散層が設けられることでできている
。なお４は素子分離用溝であり絶縁膜５によって充填さ
れており、１００Ａ〜１００Ｈは電極配線接続用コンタ
クトである。

ここで第２の縦型ｎｐｎトランジスタの埋込コレクタ２
Ａは一種類の不純物がドープされており、第１の縦型ｎ
ｐｎ　トランジスタの埋込みコレクタ層２Ｂはこの不純
物とこの不純物より拡散定数の３ 大きいもう１種類の不純物がドープされている。

まずメモリセル部と周辺回路部ともＳ、原子を公知の塗
布拡散法によりドープしておき、次にはメモリセル部の
みにＡ、原子あるいはＰ原子をイオン注入法によりドー
プする。この選択的導入方法には通常のフォトリソグラ
フィーを用いて形成したレジスト膜をマスクに使用すれ
ばよい。次いでｎ型エピタキシャル層３の成長を行うと
Ａ。

（又はＰ）原子の方がＳ、原子に比し拡散定数が大きい
ことからエピタキシャル層中へのせり上りが大きく結果
的には図に示すようにエピタキシャル層の厚さが薄くな
ると同時に深さ方向の埋込コレクタ層２Ｂの幅が大きく
なる。ここで第１の縦型ｎｐｎトランジスタの埋込コレ
クタ層２ＢをＡ、あるいはＰ原子だけを用いて形成しな
いのは、高濃度Ａ、、Ｐをドープした場合せり上がり量
並びにオートドープ量を制御するのが難しくなりエピタ
キシャル層の厚さを細かく制御出来ないためである。例
えば第２の縦型ｎｐｎ　トランジスタの埋込みコレクタ
層２Ａの深さ方向の幅を２μｍ、ピーク＝１４ の不純物濃度を５Ｘ１０１９ｃｍ”程度とした場合、２
Ｂ領域はＡ８を添加した場合、２．５〜３．０μｍ程度
になる。Ａｓの添加量としてはｌＸｌ０”ｃｍ〜２程度
のドーズ量である。

またｐ販拡散層１０２Ｂ、１０３Ｂはその底部が埋込コ
レクタ層２Ｂに接触するように形成し、ｐ型拡散層１０
４は埋込コレクタ層２Ａに接しないように形成されてお
りしかも第２の縦型ｎｐｎトランジスタのベース層であ
るｐ型拡散層１０４ト第一の縦型ｎ　ｐ　ｎ　トランジ
スタのベース層であるｐ型拡散層１０３Ｂを比較すると
１０３Ｂの方が不純物濃度を高くしである。これは前述
の様に特性面からの要求（β増加を抑制する）であるが
メモリセル部の方がエピタキシャル層の厚さが薄いため
、ｐ型拡散層の底部を埋込コレクタ層２Ｂに容易に接触
させることが出来るわけで横方向の制御性が良い。また
メモリセル部の縦型ｎｐｎトランジスタのβはｐ型拡散
層１０３Ｂの不純物濃度を変化させることにより容易に
制御出来る。

実際に周辺回路部のエピタキシャル層の厚さを０．８μ
ｍ程度に設定した時には、メモリセル部で厚さは０．４
μｍ程度（ＡＳ原子の時）となり、ｐ型拡散層１０４の
Ｂ原子の濃度を３　Ｘ　１０１８ｃｍ−３としｐ型拡散
層１０２および１０３ＢのＢ濃度として２Ｘ１０１９ｃ
ｍ”を設定すれば、メモリセル部ｎｐｎ　トランジスタ
のβは５〜６となる。また周辺回路のｎｐｎ　トランジ
スタのβは１００程度になる。ここで問題となる寄生ト
ランジスタのβは０．０５以下の値とすることが出来、
漏れ電流工。

を従来の１０分の１以下に減少せしめ、また工、も従来
の５分の１以下に抑えられた。

〔発明の効果〕

以上説明したように本発明は、メモリセルを構成する縦
型ｎｐｎ　トランジスタの埋込コレクタ層の厚さを大き
くし、ベース層の厚さを薄く不純物濃度を大きくするこ
とにより、従来問題となっていた寄生トランジスタによ
る基板への漏れ電流及びトランジスタの逆動作に起因す
る電流を大幅に減少させることができるばかりでなく、
ホールの蓄積領域も数１０分の１に減らせることができ
るため半導体記憶装置の動作速度を従来の２倍程度に改
善することが可能となる効果がある。

【図面の簡単な説明】

第１図（ａ）及び（ｂ）はそれぞれ本発明の一実施例の
周辺回路部及びメモリセル部を示す半導体チップの断面
図、第２図は発明の詳細な説明する断面図である。 １・・・・・・ｐ−型シリコン基板、２，２Ａ、２Ｂ・
・・・・・埋込コレクタ層、３．３Ａ・・・・・・ｎ型
エピタキシャル層、４・・・・・・素子盆離用溝、訃・
・・・・絶縁膜、１０１・・・・・・高濃度ｎ型拡散層
、１０２，１０２Ａ、１０２Ｅ、１０３Ａ、１０３Ｂ、
１０４・・・・・・ｐ型拡散層、１００Ａ〜１００Ｈ・
・・・・・電極配線接続用コンタクト孔。

Claims (1)

【特許請求の範囲】
1. 相互のコレクタとベースが交差接続された一対の第１の
   縦型ｎｐｎトランジスタと該第１の縦型ｎｐｎトランジ
   スタのそれぞれのｎ型コレクタ領域及びｐ型ベース領域
   を各々ベース領域及びコレクタ領域とする一対の横型ｐ
   ｎｐトランジスタとから構成されるフリップフロップ回
   路を単位メモリセルとして含むメモリセルアレイ領域及
   び第２の縦型ｎｐｎトランジスタからなる周辺回路領域
   を有する半導体記憶装置において、前記第２の縦型ｎｐ
   ｎトランジスタの埋込コレクタ層は第１の不純物を含み
   、前記第１の縦型ｎｐｎトランジスタの埋込みコレクタ
   層は前記第１の不純物と同一導電型を有ししかも第１の
   不純物より拡散定数が大なる第２の不純物とを含み、前
   記第１の縦型ｎｐｎトランジスタのベース層の不純物濃
   度を前記第２の縦型ｎｐｎトランジスタのベース層の不
   純物濃度に比し濃くしたことを特徴とする半導体記憶装
   置。