JPH0770603B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0770603B2 JPH0770603B2 JP62312247A JP31224787A JPH0770603B2 JP H0770603 B2 JPH0770603 B2 JP H0770603B2 JP 62312247 A JP62312247 A JP 62312247A JP 31224787 A JP31224787 A JP 31224787A JP H0770603 B2 JPH0770603 B2 JP H0770603B2
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- Japan
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- concentration
- layer
- type
- type layer
- transistor
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に横型バイポーラトラン
ジスタをメモリセルの負荷としてバイポーラメモリを有
する半導体装置に関する。
ジスタをメモリセルの負荷としてバイポーラメモリを有
する半導体装置に関する。
従来、この種の半導体装置は、例えば第２図に回路を示
すように、書込み／読出し用（R/W用）npnトランジスタ
とホールド用npnトランジスタを一体形成したnpnトラン
ジスタＴの負荷として横型pnpトランジスタTLを用いて
おり、これらを一対ずつワード線Ｗとビット線Ｂに接続
してメモリセルを構成している。
すように、書込み／読出し用（R/W用）npnトランジスタ
とホールド用npnトランジスタを一体形成したnpnトラン
ジスタＴの負荷として横型pnpトランジスタTLを用いて
おり、これらを一対ずつワード線Ｗとビット線Ｂに接続
してメモリセルを構成している。
この回路の構成例としては、第７図に示すようにｐ型シ
リコン基板１をシリコン酸化膜２で画成した領域内に高
濃度ｎ型埋込層３及びｎ型エピタキシャル層４を形成
し、更にこの上にｐ型層8A,高濃度ｎ型層5,高濃度ｐ型
層６を形成し、更に前記ｐ型層8A内に高濃度ｎ型層9,10
を形成し、夫々に電極11〜15を形成している。
リコン基板１をシリコン酸化膜２で画成した領域内に高
濃度ｎ型埋込層３及びｎ型エピタキシャル層４を形成
し、更にこの上にｐ型層8A,高濃度ｎ型層5,高濃度ｐ型
層６を形成し、更に前記ｐ型層8A内に高濃度ｎ型層9,10
を形成し、夫々に電極11〜15を形成している。
そして、前記ｎ型エピタキシャル層4,p型層8A及び高濃
度ｎ型層9,10は夫々npnトランジスタＴ、即ちR/W用npn
トランジスタ及びホールド用npnトランジスタの共通コ
レクタ，共通ベース及び各個別エミッタとし、前記ｎ型
エピタキシャル層4,p型層8A及び高濃度ｐ型層６は夫々
負荷pnpトランジスタTLのコレクタ，ベース及びエミッ
タとして構成している。
度ｎ型層9,10は夫々npnトランジスタＴ、即ちR/W用npn
トランジスタ及びホールド用npnトランジスタの共通コ
レクタ，共通ベース及び各個別エミッタとし、前記ｎ型
エピタキシャル層4,p型層8A及び高濃度ｐ型層６は夫々
負荷pnpトランジスタTLのコレクタ，ベース及びエミッ
タとして構成している。
この構成によれば、負荷pnpトランジスタTLの形成に際
しては、npnトランジスタＴの共通コレクタとしての高
濃度ｎ型エピタキシャル層４内に、新たに高濃度ｐ型層
６をエミッタとして形成するだけでよく、セル面積を縮
小することができるといった利点がある。また、このエ
ミッタをnpnトランジスタＴのベース形成と同一工程で
形成することも可能であり、プロセス的繁雑さが少ない
という利点もある。
しては、npnトランジスタＴの共通コレクタとしての高
濃度ｎ型エピタキシャル層４内に、新たに高濃度ｐ型層
６をエミッタとして形成するだけでよく、セル面積を縮
小することができるといった利点がある。また、このエ
ミッタをnpnトランジスタＴのベース形成と同一工程で
形成することも可能であり、プロセス的繁雑さが少ない
という利点もある。
この種のメモリセルでは、ON側のpnpトランジスタとnpn
トランジスタで形成されるpnpnサイリスタがラッチを起
こすことでメモリー情報を保持している。したがって、
pnpトランジスタ,npnトランジスタとも深い飽和状態に
あるため、メモリ情報の反転書込みに時間を要し、書込
みスピードを遅くする原因となっている。特にpnpトラ
ンジスタのベース領域が広いため、pnpのベース領域に
注入されている少数キャリアの数は多く、pnpトランジ
スタのON状態からOFF状態に移るリカバリータイムは長
く、このことが書込みスピードに最も影響があるとされ
ている。
トランジスタで形成されるpnpnサイリスタがラッチを起
こすことでメモリー情報を保持している。したがって、
pnpトランジスタ,npnトランジスタとも深い飽和状態に
あるため、メモリ情報の反転書込みに時間を要し、書込
みスピードを遅くする原因となっている。特にpnpトラ
ンジスタのベース領域が広いため、pnpのベース領域に
注入されている少数キャリアの数は多く、pnpトランジ
スタのON状態からOFF状態に移るリカバリータイムは長
く、このことが書込みスピードに最も影響があるとされ
ている。
このpnpトランジスタのリカバリーを速くするために、p
npトランジスタのエミッタとコレクタを深くしてエミッ
タとコレクタ直下のベース領域のキャリアの蓄積を減ら
す構造がとられるようになっている。即ち、pnpトラン
ジスタのコレクタとしてのｐ型層51の不純物濃度プロフ
ァイルは、第３図（ｂ）に示すように単一接合を深くし
た特性となっている。
npトランジスタのエミッタとコレクタを深くしてエミッ
タとコレクタ直下のベース領域のキャリアの蓄積を減ら
す構造がとられるようになっている。即ち、pnpトラン
ジスタのコレクタとしてのｐ型層51の不純物濃度プロフ
ァイルは、第３図（ｂ）に示すように単一接合を深くし
た特性となっている。
上述した従来の構造では、pnpトランジスタのコレクタ
としてのｐ型層8Aを深くすることによってnpnトランジ
スタのベースも深くなる。このため、R/W用npnトランジ
スタの逆電流増幅率（以下「逆β」と記す）が高くな
り、セルのON側のR/W用npnトランジスタのエミッタ（ビ
ット線Ｂ側）からコレクタ（ワード線Ｗ側）に流れる逆
方向電流（シンク電流）が増大する。
としてのｐ型層8Aを深くすることによってnpnトランジ
スタのベースも深くなる。このため、R/W用npnトランジ
スタの逆電流増幅率（以下「逆β」と記す）が高くな
り、セルのON側のR/W用npnトランジスタのエミッタ（ビ
ット線Ｂ側）からコレクタ（ワード線Ｗ側）に流れる逆
方向電流（シンク電流）が増大する。
このシンク電流は、選択ビット列と選択ワード列以外の
セルではシンク電流はビッド電位クランプ回路を通して
流れるため、影響は少ないが、選択ビット列のシンク電
流は選択セルのワード線電位を下げ、非選択のワード線
電位を上げるため、ワード線の選択電位と非選択電位の
マージンが減少してしまう。また、選択ワード列のセル
のシンク電流の増大は、選択ワード線を非選択による放
電電流の減少をもたらし、選択ワード線を非選択にする
ための時間が増大し、読出しスピードが低下するという
問題がある。
セルではシンク電流はビッド電位クランプ回路を通して
流れるため、影響は少ないが、選択ビット列のシンク電
流は選択セルのワード線電位を下げ、非選択のワード線
電位を上げるため、ワード線の選択電位と非選択電位の
マージンが減少してしまう。また、選択ワード列のセル
のシンク電流の増大は、選択ワード線を非選択による放
電電流の減少をもたらし、選択ワード線を非選択にする
ための時間が増大し、読出しスピードが低下するという
問題がある。
本発明は、高速動作の可能なバイポーラメモリを備えた
半導体装置を提供することを目的としている。
半導体装置を提供することを目的としている。
本発明の半導体装置は、一導電型半導体基板に逆導電型
の高濃度埋込層及び逆導電型エピタキシャル層を形成
し、このエピタキシャル層にメモリセル及びその負荷と
してのバイポーラトランジスタを形成してなる半導体装
置において、負荷としてのバイポーラトランジスタのコ
レクタを、エピタキシャル層に形成した第１の濃度ピー
クを有する逆導電型の高濃度層と、この上に形成した第
２のピークを有する逆導電型層とで構成している。
の高濃度埋込層及び逆導電型エピタキシャル層を形成
し、このエピタキシャル層にメモリセル及びその負荷と
してのバイポーラトランジスタを形成してなる半導体装
置において、負荷としてのバイポーラトランジスタのコ
レクタを、エピタキシャル層に形成した第１の濃度ピー
クを有する逆導電型の高濃度層と、この上に形成した第
２のピークを有する逆導電型層とで構成している。
例えば、負荷としてのpnpバイポーラトランジスタのコ
レクタは、読出し／書込み用npnバイポーラトランジス
タのベースと共通に構成され、高濃度ｐ型層と、この上
に形成した高濃度ｐ型層とで構成している。
レクタは、読出し／書込み用npnバイポーラトランジス
タのベースと共通に構成され、高濃度ｐ型層と、この上
に形成した高濃度ｐ型層とで構成している。
次に、本発明を図面を参照して説明する。
第１図（ａ）及び（ｂ）は本発明の第１実施例の上面図
と、そのAA線に沿う縦断面図である。
と、そのAA線に沿う縦断面図である。
図において、ｐ型シリコン基板１にシリコン酸化膜２で
セル領域を画成し、この領域内に高濃度ｎ型埋込層３及
びｎ型エピタキシャル層４を順次形成している。このｎ
型エピタキシャル層４には高濃度ｎ型層5,高濃度ｐ型層
６を形成するとともに、高濃度ｐ型層７を形成し、この
高濃度ｐ型層７上にｐ型層８を形成している。更にこの
ｐ型層８内に高濃度ｎ型層9,10を形成している。なお、
11〜15は各層の電極である。
セル領域を画成し、この領域内に高濃度ｎ型埋込層３及
びｎ型エピタキシャル層４を順次形成している。このｎ
型エピタキシャル層４には高濃度ｎ型層5,高濃度ｐ型層
６を形成するとともに、高濃度ｐ型層７を形成し、この
高濃度ｐ型層７上にｐ型層８を形成している。更にこの
ｐ型層８内に高濃度ｎ型層9,10を形成している。なお、
11〜15は各層の電極である。
そして、前記ｎ型エピタキシャル層4,p型層８と高濃度
ｐ型層7,高濃度ｎ型層9,10は夫々npnトランジスタＴ、
即ちR/W用npnトランジスタ及びホールド用npnトランジ
スタの共通コレクタ，共通ベース，各個別エミッタとし
ている。また、前記ｎ型エピタキシャル層4,p型層８と
高濃度ｐ型層7,高濃度ｐ型層６は夫々負荷pnpトランジ
スタTLのコレクタ，ベース，エミッタとして構成してい
る。
ｐ型層7,高濃度ｎ型層9,10は夫々npnトランジスタＴ、
即ちR/W用npnトランジスタ及びホールド用npnトランジ
スタの共通コレクタ，共通ベース，各個別エミッタとし
ている。また、前記ｎ型エピタキシャル層4,p型層８と
高濃度ｐ型層7,高濃度ｐ型層６は夫々負荷pnpトランジ
スタTLのコレクタ，ベース，エミッタとして構成してい
る。
ここで、前記ｐ型層８及び高濃度ｐ型層７の不純物濃度
プロファイルを第３図（ａ）に示すように構成してい
る。この不純物濃度では前記ｐ型層８も高濃度に構成さ
れている。このように構成することにより、第３図
（ｂ）に示した従来構造での単一接合を深くした場合に
比べ、npnのトランジスタを逆動作させた場合のコレク
タからベースへの注入効率、即ちｎ型エピタキシャル層
４から高濃度ｐ型層７への注入効率が低下し、npnトラ
ンジスタを逆動作させた時の電流増幅率（逆β）を低下
させることができる。
プロファイルを第３図（ａ）に示すように構成してい
る。この不純物濃度では前記ｐ型層８も高濃度に構成さ
れている。このように構成することにより、第３図
（ｂ）に示した従来構造での単一接合を深くした場合に
比べ、npnのトランジスタを逆動作させた場合のコレク
タからベースへの注入効率、即ちｎ型エピタキシャル層
４から高濃度ｐ型層７への注入効率が低下し、npnトラ
ンジスタを逆動作させた時の電流増幅率（逆β）を低下
させることができる。
次に本発明の第１実施例の製造方法を第４図（ａ）乃至
（ｄ）を用いて説明する。
（ｄ）を用いて説明する。
先ず、第４図（ａ）のように、ｐ型シリコン基板１上に
高濃度ｎ型層３を選択的に形成し、この上にｎ型のエピ
タキシャル層４を成長する。素子領域外に厚いシリコン
酸化膜２を形成し、素子領域に薄いシリコン酸化膜21を
形成した上で、シリコン窒化膜22を全面に形成し、かつ
選択エッチングしてマスクを構成し、これを利用してコ
レクタの電極部分に高濃度なｎ型拡散層５を形成する。
高濃度ｎ型層３を選択的に形成し、この上にｎ型のエピ
タキシャル層４を成長する。素子領域外に厚いシリコン
酸化膜２を形成し、素子領域に薄いシリコン酸化膜21を
形成した上で、シリコン窒化膜22を全面に形成し、かつ
選択エッチングしてマスクを構成し、これを利用してコ
レクタの電極部分に高濃度なｎ型拡散層５を形成する。
次いで、第４図（ｂ）のようにシリコン窒化膜22を除去
した上で、フォトレジスト23でマスクを形成し、これを
領域して高濃度Ｐ型層６を形成する。
した上で、フォトレジスト23でマスクを形成し、これを
領域して高濃度Ｐ型層６を形成する。
次に、第４図（ｃ）のようにpnpトランジスタのコレク
タ及びnpnトランジスタのベースの一部となる高濃度ｐ
型層７をフォトレジスト24をマスクとしたイオン注入法
で形成する。また、この上に第４図（ｄ）のように同じ
フォトレジスト24をマスクにしたイオン注入法でｐ型層
８を形成する。この際、高濃度ｐ型層７とｐ型層８の不
純物分布が第３図（ａ）に示した分布になるようそれぞ
れのイオン注入の加速エネルギーとドーズ量を設定する
ことは言うまでもない。
タ及びnpnトランジスタのベースの一部となる高濃度ｐ
型層７をフォトレジスト24をマスクとしたイオン注入法
で形成する。また、この上に第４図（ｄ）のように同じ
フォトレジスト24をマスクにしたイオン注入法でｐ型層
８を形成する。この際、高濃度ｐ型層７とｐ型層８の不
純物分布が第３図（ａ）に示した分布になるようそれぞ
れのイオン注入の加速エネルギーとドーズ量を設定する
ことは言うまでもない。
しかる上で、ｐ型層８に高濃度ｎ型層9,10を形成するこ
とにより、第１図の構造が得られる。
とにより、第１図の構造が得られる。
以上説明した製造方法以外に第５図（ａ）乃至（ｃ）に
示した方法も採用できる。
示した方法も採用できる。
この方法は、第５図（ａ）のようにｎ型エピタキシャル
層４の成長を途中迄行った時点で、シリコン酸化膜25を
マスクに用いて高濃度ｐ型層７を形成し、その後に第５
図（ｂ）のように残りのエピタキシャル成長を行って、
ｎ型エピタキシャル層４を完成する。しかる上で、第５
図（ｃ）のようにこのｎ型エピタキシャル層４の表面か
らｐ型層８を形成することにより、高濃度ｐ型層７とｐ
型層８の積層構造を得ることができる。
層４の成長を途中迄行った時点で、シリコン酸化膜25を
マスクに用いて高濃度ｐ型層７を形成し、その後に第５
図（ｂ）のように残りのエピタキシャル成長を行って、
ｎ型エピタキシャル層４を完成する。しかる上で、第５
図（ｃ）のようにこのｎ型エピタキシャル層４の表面か
らｐ型層８を形成することにより、高濃度ｐ型層７とｐ
型層８の積層構造を得ることができる。
なお、第６図は本発明の第２の実施例の縦断面図であ
り、第１図と同一部分には同一符号を付してある。
り、第１図と同一部分には同一符号を付してある。
この実施例では、npnトランジスタの共通ベースとして
のｐ型層８下側に形成する高濃度ｐ型層７は、R/W用npn
トランジスタ領域のみに形成している。
のｐ型層８下側に形成する高濃度ｐ型層７は、R/W用npn
トランジスタ領域のみに形成している。
この構成においてもR/W用トランジスタの逆βを下げる
ことができ、前記第１実施例と同様の効果を得ることが
できる。
ことができ、前記第１実施例と同様の効果を得ることが
できる。
以上説明したように本発明は、負荷としてのバイポーラ
トランジスタのコレクタを、エピタキシャル層に形成し
た第１の濃度ピークを有する逆導電型の高濃度層と、こ
の上に形成した第２のピークを有する逆導電型層とで構
成しているので、R/Wトランジスタの逆方向動作時の電
流増幅を下げ、シンク電流を下げることが可能となり、
ワード線の選択レベルと非選択レベルのマージンを確保
できるとともに、ワード線の放電電流のロスを低減し、
高速化を可能にした半導体装置を得ることができる。
トランジスタのコレクタを、エピタキシャル層に形成し
た第１の濃度ピークを有する逆導電型の高濃度層と、こ
の上に形成した第２のピークを有する逆導電型層とで構
成しているので、R/Wトランジスタの逆方向動作時の電
流増幅を下げ、シンク電流を下げることが可能となり、
ワード線の選択レベルと非選択レベルのマージンを確保
できるとともに、ワード線の放電電流のロスを低減し、
高速化を可能にした半導体装置を得ることができる。
第１図（ａ）及び（ｂ）は本発明の第１実施例の上面図
及びそのAA線に沿う縦断面図、第２図はメモリセルの回
路図、第３図（ａ）及び（ｂ）は夫々本実施例及び従来
構造の各ｐ型層における不純物濃度プロファイル図、第
４図（ａ）乃至（ｄ）は第１実施例の製造方法を工程順
に示す縦断面図、第５図（ａ）乃至（ｃ）は第１実施例
の他の製造方法を工程順に示す縦断面図、第６図は本発
明の第２実施例の縦断面図、第７図は従来構造の縦断面
図である。 １……ｐ型シリコン基板、２……シリコン酸化膜、３…
…高濃度ｎ型埋込層、４……ｎ型エピタキシャル層、５
……高濃度ｎ型層、６……高濃度ｐ型層、７……高濃度
ｐ型層、8,8A……ｐ型層、9,10……高濃度ｎ型層、11〜
15……電極、21……薄いシリコン酸化膜、22……シリコ
ン窒化膜、23,14……フォトレジスト、25……シリコン
酸化膜。
及びそのAA線に沿う縦断面図、第２図はメモリセルの回
路図、第３図（ａ）及び（ｂ）は夫々本実施例及び従来
構造の各ｐ型層における不純物濃度プロファイル図、第
４図（ａ）乃至（ｄ）は第１実施例の製造方法を工程順
に示す縦断面図、第５図（ａ）乃至（ｃ）は第１実施例
の他の製造方法を工程順に示す縦断面図、第６図は本発
明の第２実施例の縦断面図、第７図は従来構造の縦断面
図である。 １……ｐ型シリコン基板、２……シリコン酸化膜、３…
…高濃度ｎ型埋込層、４……ｎ型エピタキシャル層、５
……高濃度ｎ型層、６……高濃度ｐ型層、７……高濃度
ｐ型層、8,8A……ｐ型層、9,10……高濃度ｎ型層、11〜
15……電極、21……薄いシリコン酸化膜、22……シリコ
ン窒化膜、23,14……フォトレジスト、25……シリコン
酸化膜。
Claims (2)
- 【請求項１】一導電型半導体基板に逆導電型の高濃度埋
込層及び逆導電型エピタキシャル層を形成し、このエピ
タキシャル層にメモリセル及びその負荷としてのバイポ
ーラトランジスタを形成してなる半導体装置において、
前記負荷としてのバイポーラトランジスタのコレクタ
を、前記エピタキシャル層に形成した第１の濃度ピーク
を有する逆導電型の高濃度層、この上に形成した第２の
濃度ピークを有する逆導電型層とで構成したことを特徴
とする半導体装置。 - 【請求項２】負荷としてのpnpバイポーラトランジスタ
のコレクタを、読出し／書込み用npnバイポーラトラン
ジスタのベースと共通に、高濃度ｐ型層とこの上に形成
した高濃度ｐ型層とで構成してなる特許請求の範囲第１
項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312247A JPH0770603B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62312247A JPH0770603B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01154554A JPH01154554A (ja) | 1989-06-16 |
| JPH0770603B2 true JPH0770603B2 (ja) | 1995-07-31 |
Family
ID=18026936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62312247A Expired - Lifetime JPH0770603B2 (ja) | 1987-12-11 | 1987-12-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0770603B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6025907B2 (ja) * | 1981-11-20 | 1985-06-20 | 富士通株式会社 | 半導体記憶装置 |
| JPS60194561A (ja) * | 1984-03-16 | 1985-10-03 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-12-11 JP JP62312247A patent/JPH0770603B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01154554A (ja) | 1989-06-16 |
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