JPS6019669B2 - 集積回路 - Google Patents

集積回路

Info

Publication number
JPS6019669B2
JPS6019669B2 JP55086015A JP8601580A JPS6019669B2 JP S6019669 B2 JPS6019669 B2 JP S6019669B2 JP 55086015 A JP55086015 A JP 55086015A JP 8601580 A JP8601580 A JP 8601580A JP S6019669 B2 JPS6019669 B2 JP S6019669B2
Authority
JP
Japan
Prior art keywords
layer
region
current
transistor
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55086015A
Other languages
English (en)
Other versions
JPS568870A (en
Inventor
コルネリス・マリア・ハ−ト
アリエ・スロ−ブ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS568870A publication Critical patent/JPS568870A/ja
Publication of JPS6019669B2 publication Critical patent/JPS6019669B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091—Integrated injection logic or merged transistor logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0821—Combination of lateral and vertical transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/087—I2L integrated injection logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • General Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Amplifiers (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は半導体本体の１側面上に互に並置された数個の
回路素子を具え、該回路素子の半導体領域を前記半導体
本体の１側面に設けられ、前記回路素子の電気接続を行
なう導軍性紬条のパターンに接続し、該パターンには電
気信号用の少なくとも１つの入力端子と少なくとも１つ
の出力端子とを設け、前記半導体本体には更に電源の２
つの電極に接続しバイアス電流を前記回路素子の１個以
上に供給する接続部を設けて成る集積回路に関する。
かような集積回路の共通半導体本体を、例えば、主とし
てその上に１個以上の半導体領域が形成されているかあ
るいは多数の斯様な領域が埋設されている絶縁材料を以
て構成する。
しかし、共通半導体本体により、一般に半導体材料のほ
ぼ全体を構成する。一般には単結晶の半導体本体におい
てはまたある場合にはその全体又は１部分において、例
えばダイオード、トランジスタ、抵抗および容量の如き
回路素子を、異なる電気特性、ｐ‐ｎ接合、ショットキ
接合、絶縁および導電層等々を有する半導体領域を以つ
て構成し、各回路素子を導電性紬条のパターンを用いて
接続して回路を形成する。集積回路単位当り回路素子の
数を増大させる場合には、多くの問題が生ずる。
例えば、生産高に関しては、半導体表面領域が増大する
場合には生産高が減少するように、これは回路に要する
半導体表面領域の大きさに強く依存する。更に、回路素
子の寸法が回路素子自身の高周波特性に影響を与える。
例えば、関連回路素子の寸法が大きい場合には一般には
これに応じてカットオフ周波数が小さくなる。また、こ
れがため、回路素子の寸法をできるだけ４・さくし、で
きるならば製造技術を簡単にすることが望ましい。他の
問題は許容消費に関するものである。
直ちに経費および／又は集積回路の価格を低減するもの
ではないが、消費従って回路のエネルギー消費を減少す
ることにより斯様な回路の応用が広く可能となる。しか
し、また、他の標準も消費に対し重要な要素となる。例
えば、大規模で複雑な集積回路の場合には、全体の消費
エネルギーも非常に大きいので、共通半導体本体の冷却
に関しては厳しい要請を与えて、最大温度を回路の理想
的動作を防げない値以下に維持している。更に、例えば
蓄電池作動回路においては、蓄電池の寿命に関係して、
望ましくは小消費電力回路を使用する。一般に、小電力
消費回路においては、回路内のトランジスタ用の高抵抗
値を有する負荷抵抗を使用する。しかし、斯様な高抵抗
値抵抗では相当に広い半導体表面領域を必要とし、これ
がため、上述したように、製造生産高が大きく影響を受
けおよび／又は集積回路単位当りの回路素子の数が比較
的小さくなる。また、上述した矛盾した要請と関連して
、従来より、斯様な集積回路において、負抵抗を相補型
トランジスタとし、これらを共通半導体本体内に設けて
残りの他のトランジスタより分離するようにすることが
提案されている。
このように、例えば、回路素子に要する半導体表面領域
と許容消費との間に妥協を見出す場合には、回路素子の
数を増加させると、回路素子自身ではなくて内部接続部
および給電細条を含む前記回路素子のバイアスに要する
導電性細条のパターンが必要とされる表面領域を少なく
とも決定するものとなる。
バイアス電流には直流電流バイアス用回路素子に供給す
べき電流の全てを含むものとする。
多数の電流、一般には関連する回路素子の電流通路およ
び主電極例えばトランジスタのェミッタおよびコレクタ
を経て流れるこれら電流により信号増幅一世力信号およ
び入力信号のエネルギー間の比−に使用できるエネルギ
ーを供給する。“給電紬条”とは一番最後に述べた電流
を供給する紬条のことを言う。導電性細条のパターンの
１部分を回路素子の電気的バイアスに必要な接続によっ
て形成する。
動作状態において、相当大きな電流が特に給電紬条を経
て流れる。この細条においては、一般に、ほとんど電圧
損失がない。これがため、特に給電細条を、従来の集積
回路においては比較的広く構成することも度々ある。更
に、回路内の任意の場所において回路素子に電流を供給
する必要があるため、関連紬条は一般に相当長い。従っ
て、回路素子のバイアスに要する給電紬条はパターンに
利用可能なスペースの相当の部分を必要とする。これが
ため、限定されたスペース内における残りの他の導電性
接続部の設置の妨害となる。その理由は交差接続を回避
するのが好ましいからである。実際上、この問題は非常
に大型の集積回路においてのみならず、場合によっては
それほど重要ではないが少数回路素子から成る回路にも
生ずる。オランダ国特許出願第６８００機１号（１９６
洋王７月２４日公告）においてはバイアス電流給供用表
面導電性紬条をできるだけ省略した集積回路が提案され
ている。本集積回路には、通常の如く、ｐ型半導体基板
ではなくｎ型半導体基板を設ける。
次いで、このｎ型基板上に第ｌｐ型層を次にｎ型層をェ
ピタキシャルを成長させる。回路素子を従来の集積回路
におけると同様にｐ型ェピタキシヤル層内に設ける。こ
の場合、少なくとも電気的にはｐ型ェピタキシャル層の
機能はｐ型基板と同一である。動作中、外部電源の負電
極をｐ型層に姿続し、正電極をｎ型基板に接続する。直
接的導電性接続部をｎ型基板とｎ型ェピタキシャル層の
１個以上の部分との間に設け、ｎ型ェピタキシャル層を
成長させるに先立ち、関連する場所内のｐ型導蟹層を拡
散によりｎ型に変える。このように、電圧源の２つの極
性電圧を直接的低抵抗性導電性接続を経て半導体表面の
任意所望箇所に実質的に得ることができる。しかし、前
記回路の製造が従釆の集積回路における場合よりも著し
く複雑となる。その理由はｎ型基板とｎ型ェピタキシャ
ル層との間の導鰭性接続部を形成するために外部ｐ型ェ
ピタキシャル層および外部拡散処理を行なうためである
。本発明の目的は回路の集積化に対する新しい方法を提
供せんとするにある。特に、本発明は従釆より久しくト
ランジスタ内で起り、かつ、第２接合を経て中間層より
捕獲される電荷キャリャを第１接合を経て中間層内に注
入することにより電流を中間層に流入させ得る機構を電
流注入部と称せられる多重層構造に使用しバイアス電流
を従釆とは異なる方法で集積回路の回賂素子に供給する
ことおよび電流注入部より供給されるべき回路素子と関
連する電流注入部を集積回路内に組込み、該回路内にお
いて、電流注入部の電気接続用として容易に利用可能で
あり、回路素子に共通でかつ前記導電性細条のパターン
が形成される面とは反対側の半導体本体１側面を使用す
るかあるいは又電流注入部をバイアスされるべき１個以
上の回路素子と結合し少なくとも１つの共通領域を有す
るようになし、構造の著しい簡略化、著しいコンパクト
化、簡単な導線パターンおよび例えば供給入力端子を信
号入力端子より分離するという技術的および電気的手段
により集積回路の構造の修理さえも可能とすることがで
きるということに基づいて成されたものである。本発明
によれば、上述した型の集積回路の重要なる特徴におい
ては、共通半導体本体はバイアス電流供給用電流注入部
を具え、該電流注入部を整流接合により互に分離した少
なくとも３つの連続する層を有する多重層構造を以て構
成し、これら層には少なくとも１つの整流接合により調
整されるべき回路素子より分離される第１層−注入層と
称す−と半導体材料の隣接第２層−中間層と称す一とが
あり、前記注入層は前記電圧源の１方の電極に対する接
続を有し、かつ、前記中間層は前記電圧源の他方の電極
に対する接続を有し前記注入層および中間層間の整流接
合を日原方向にバイアスさせ、該中間層に隣接する電流
注入部の第３層一捕獲層と称す一により捕獲される電荷
キャリャを前記注入層より前記中間層へと注入し、以下
説明する本発明の１個以上の要旨に従って前記電流注入
部を、位置および距離に関してはバイアスされるべき回
路素子と密接な関係において使用する。
本発明の第１要旨、すなわち、本発明によれば電流注入
部が組込まれている上述した型の集積回路においては、
更に注入層従ってこれに接続した１電源接続部より少な
くとも２つの整流接合によって分離される回路素子の１
つの１領域−バイアスされるべき領域と称す−により該
領域と境界を接する整流接合の両端子間において、電流
注入部の層の１つから電荷キャリャを捕獲し従ってバイ
アス電流を受け、前記領域を導電性紬条のパターンに直
接接続することを特徴とする。このように、前記電流注
入部を少なくとも前記１回路素子に結合してコンパクト
な粗体を形成し、該絹体において、順方向にバィアスし
本質的には１回路素子に属していない整流接合の両端子
間における電荷キャリャの注入によって、バイアスされ
るべき領域に必要とされるバイアス電流を形成する電荷
キヤリャの流れを前記領域に供給する。
導電性紬条のパターンに、バイアスされるべき領域を接
続してバイアス電流を供給することは必らずしも必要で
はないということが特に重要である。これは導電性紬条
の前記パターンが簡単となる１つの理由である。更に、
電流注入部により得られる前記電気バイアス供ｖ給電流
の形態とし、その結果抵抗の使用が実質的に不必要とな
る。電流注入部により供給されるバイアス電流に加えて
、所望ならば、電気信号を導電性紬条のパターンを経て
バイアスされるべき領域に供給するかあるいは領域より
導出することができる。回路素子のバイアスされるべき
領域を主電極、例えばトランジスタのェミッタおよびコ
レクタに属すことができるが、また、これら領域を問題
の回路素子の制御電極に属しめることができる。
本発明の第２要旨によれば前記電流注入部を少なくとも
１つの回路素子に結合して特にコンパクトの組体を形成
する。本発明の第２要旨による集積回路は電流注入部と
該電流注入部の層の１つから電荷キヤリャを捕獲する１
回路素子のバイアスされるべき領域とを具え、前記集積
回路は、更に、前記電流注入部の前記１つの層により１
回路素子の別の領域を形成し、バイアスされるべき領域
を集積回路の別の部分、例えば、導電性紬条のパターン
および／又は別の回路素子に直接接続することを特徴と
する。本実施例は特に制御電極、例えばトランジスタの
ベース領域の電気的バイアスに使用して好適である。
本発明の第３要旨に依れば、所望ならば前記各要旨と結
合することができるが、電流注入部を横方向、すなわち
、互に隣接する電流注入部の層を有しかつ半導体本体の
前記１側面に隣接する礎造とする。
この沖方向電流注入部の実施例においては、バイアス電
流を坦う電荷キャリャが横方向従って半導体本体の１側
面にほぼ平行に偏移する。上述した如き電流注入部を具
える本発明の前記第３要旨による集積回路においては、
注入層従ってこれに接続した１電源接続部より少なくと
も２つの整流整合によって分離された回路素子の１つの
１領域−バイアスされるべき領域と称す−および前記バ
イアスされるべき領域と同一導電型の電流注入のこれら
層を反対導電型の同一領域において半導体本体の前記１
側面より互に隣接して延在し、かつ前記領域により半導
体本体内において囲まれた１導電型の表面領域とし、前
記バイアスされるべき領域は前記反対導電型領域と相換
って前記バイアスされるべき領域と境界を接する接合を
形成し、該接合を経て前記バイアスされるべき鏡城は前
記反対導亀型領域より電荷キャリャを捕獲し従ってバイ
アス電流を受け、該電荷キャリャを、前記反対導電型領
域に、該領域と整流接合を構成し、かつ半導体本体の前
記１側面上に位置する電流注入層より注入することを特
徴とする。また、本横方向電流注入部の実施例によれば
、以下詳細に説明するも、導電性紬条のパターンを著し
く簡単にすることができると共に、更に前記実施例によ
れば、以下明らかになるも、特に著しく簡単な技術の助
けにより集積回路を形成することができる。所望ならば
前記第１および第２要旨と結合し得る本発明の第４要旨
によれば、電流注入部を縦方向として構成する。
本発明の第４要旨による集積回路は上述した如き電流注
入部を具え、更に、注入層は前記半導体の１側面とは反
対側に位置する半導体本体の池側面と隣接し、注入層従
ってこれに接続した１電源接続部より少なくとも２つの
整流接合により分離した電流注入部の層−反対側に位置
する層と称す−は半導体本体の前記１側面上に注入層と
反対側に延在し、前記反対側に位置する層は鰭流注入部
の隣接する層より前記層と境界を接する整流接合を経て
電荷キャリャを捕獲した従ってバイアスされるべき領域
を反対側に位置する層に接続する回路素子の１つの１領
域−以下バイアスされるべき領域と称す−に対するバイ
アス鰭流としての電流を受けることを特徴とする。斯様
な縦方向電流注入部の実施例により共通本体の前記１側
面上に長い導電性細条を必要とすることなく、前記１側
面上の所望の位置に電流を得ることができる。このバイ
アス電流を半導体本体の反対側に位置する側面上の電源
接続部および順方向にバィアスした接合を用いて供給す
る。また、このように、特に簡単な導軍性細条のパター
ンを得ることができる。電流注入部の注入層を、例えば
、半導体中間層より薄い絶縁層によって分離された金属
層により形成することができ、電荷キャリャをトンネル
による注入により中間層に導入する。
しかし、注入層を中間層とｐ‐ｎ接合を形成する半導体
層とするのが好適である。特に簡単な構造を提供する本
発明による集積回路の好適実施例においては、電流注入
部を３重層構造とし、該層構造の注入層および捕獲第３
層を１導電型の半導体層としおよび中間層を反対導電型
とし、バイアスされるべき領域を電流注入部の捕獲第３
層に属しめる。
外部電位を印加しない場合には、捕獲層、一般には電流
注入部の隣接層より電荷キャリャを捕獲する電流注入部
の任意の層を、２つの関連層間の整流接合を順万向にバ
イアスさせる電位とする。
その結果、また前記捕獲接合の両端子間において電荷キ
ャリャの注入が行なわれる。捕獲接合の両端子間におい
て両方向に等量の電流が流れる場合には、該接合の両端
子間電圧は最大となり、電流注入部の注入接合の両端間
電圧にほぼ等しい。他の全ての場合には、順方向電圧の
値は関連する捕獲層によって又は捕獲層より導出された
（バイアス）電流の値に依存する。関連する捕獲整流接
合の両端子間に実質的に印加されていない場合には、導
出される電流が最大となる。このように、電流注入部を
用いて又バイアス電流の供給により、バイアスされるべ
き領域に対するバイアス電位を得ることができ、このバ
イアス電位の値を電源に接続した電流注入部の２つの電
源懐部間電圧により制限される範囲内に押される。電流
注入部を用いて得られるバイアス電位は、最大限、最大
電位の電源接続部の電位と等しく、最小限、最小電位の
電源接続部の電位と等しくする。更に、電源接続部間の
電圧を注入層および中間層間の整流接合を順方向に作動
させるために必要な電圧に等しくする。この電圧を一般
には比較的低くする。例えば、珪素のｐ‐ｎ接合に対す
る前記順方向電圧の値を一般にはほぼ０．６ないし０．
８Ｖとする。多くの場合、全回路を上述した低電圧で作
動させるため、消費を著しく低くすることができる。ま
た、高電圧を供給すべき例えば１個以上の出力トランジ
スタ以外の回路の主要部分を前記低電圧で作動させて回
路の出力に一層高い電力を得ることにより、消費を少な
くすることにより利益を得ることができる。次いで、電
流注入部を用いてまたバイアス電流を前述した電圧より
も高い電圧で動作する回路素子の領域に供給することが
できる。その場合、電流注入部に接続したバイアスされ
るべき領域の電位を上述した範囲外に位置させて、バイ
アスされるべき領域および電流注入部の隣接層間の整流
接合を逆方向にバイアスさせることができる。電流注入
部の層の数を偶数又は奇数の双方にすることができるが
奇数とするのが好適である。
本発明による集積回路の重要な実施例においては、亀流
注入部を少なくとも５つの好ましくは奇数個の連続する
層を有する多重層構造とし、捕獲第３層と隣接するその
電流注入部の第４層を中間層と同一の導電型の半導体層
とし、第３層により第４層に電荷キャリャを注入し、か
つ第５層は第４層より該第５層と境界を懐する整流接合
を経て電荷キャリャを捕獲し、従って、電流注入部の最
後の層が１回路素子のバイアスされるべき領域に対する
バイアス電流として作用する電流を受ける。本実施例に
おいては、中間層と電流注入部の第４層とにより本体内
に同一導電型の連続領域を形成するのが好適である。本
発明による集積回路の他の実施例においては、電流注入
部により入れられるべきバイアス電流をバイアスされる
べき領域により制御する装置を構成する。
このように、バイアス電流を零の値および電流注入部の
電源接続にセットアップされた電圧により決められる値
間において変えることができるかあるいは所望のレベル
に調整することができる。５重層電流注入部においては
、前記制御又は調整を、捕獲第３層と電流注入部の前記
第３層に隣接する層との間の少なくとも１時的に導適す
る接続を用いて、簡単に行なうことができる。
このような接続には、例えば、トランジスタの如き電子
スイッチを設ける。電流注入部を用いて供給されるべき
バイアス電流を例えばダイオードに供給する。
しかし、バイアスされるべき回路素子を少なくとも２つ
の主電極と少なくとも１つの制御電極とを有するトラン
ジスタ、例えば、ソースおよびドレィン領域および１個
以上のゲート電極を有する電界効果トランジスタとする
のが好適である。バィポーラトランジスタを回路に使用
する場合には、電流注入部を用いてバイアス電流を１個
以上のトランジスタのベース領域に供給するのが特に好
適である。電流注入部をトランジスタと結合する場合に
は、バイアスされるべきベース領域に隣接しこれからベ
ース領域により電荷が捕獲される電流注入部の層により
問題のトランジスタのェミッタ領域又はコレクタ領域を
形成することができる。特に最初に述べた場合において
は、特に簡単な構造の回路配置を得ることができる。こ
れがため、回路に共通ェミッタ配置の多数のトランジス
タを設け、バイアスされるべき各ベース領域により電流
注入部の同一層から電荷を捕獲し、前記層によりトラン
ジスタの共通ェミッタ領域を形成するようにするのが好
適である。これがため、このように、バイアス電流を１
回路素子を用いて数個の回路素子に同時に供給する。電
流注入部を縦型として構成する場合には、共通ェミッタ
領域により回路又はその１部分に対する基準電位面を形
成し、該電位面により回路素子を注入層およびこれに接
続した電源接続部から分離することができる。更に、多
重コレクタトランジスタを共通ェミツタ回路に使用する
ことにより回路を著しくコンパクトにかつ配線パターン
を著しく簡単にすることができる。各トランジスタのベ
ース領域に単一注入層お′よび単一中間層によりバイア
ス電流を供給する集積回路の重要な実施例においては、
第１トランジスタのコレクタを導電性細条のパターンを
経て第２トランジスタのベースに接続する。
この総統接続配置を低電力および／又は直線増幅用回路
例えば補聴器又はＮＯＲゲートの如き論理回路に容易に
用いることができる。この場合、第２トランジスタのベ
ース領域に供給されるバイアス電流を第２トランジスタ
のベース電流又は第１トランジスタのコレクタ供給電流
として互に同時又は時間をずらして供せしめることがで
きる。斯様な縦続接続集積回路を非常に簡単な方法によ
り製造することができる。
すなわち、特に斯様な縦続接続論理回路に著しく簡単な
配線パターンを形成することができる。その理由は制御
電極用バイアス電流および主電極供給電流の双方を電流
注入部により供給することができる。加えて、このよう
な電流供給方式によれば一般には負荷抵抗の使用を不必
要とし、また、これがため数個の入力端子を有するＮＯ
Ｒゲートを、例えば、共通ェミッタ領域を有する多数の
トランジスタを以て簡単に構成することができる。
この場合、各トランジスタのコレクターェミッタ通路を
コレクタの相互接続により並列接続する。例えば、また
共通ェミッタを有するトランジスタを交差結合して成る
集積トリガ回路を容易に得ることができる。本発明によ
り構成された斯様なトリガ回路によれば、比較的小半導
体領域を必要とし、かつ配線パターンが簡単となり、並
びに電力消費も低くなり、これがため、これらトリガ回
路を大規模記憶装置のマトリックス素子として使用する
に特に好適である。バイアスされるべき多数の領域を半
導体本体の前記１側面に隣接せしめ、前記バイアスされ
るべき領域を電流注入部の１部分を形成する反対導電型
の同一半導体層内に延在させ、前記半導体層に属する表
面領域を少なくとも前記２つのバイアスされるべき領域
間に延在させ「前記表面領域を前記バイアスされるべき
領域より高い不純物添加濃度とする。
この高木純物添加濃度表面領域を前記１側面から半導体
本体内に少なくともバイアスされるべき領域と同じ深さ
にまで延在させるのが好適である。本発明集積回路の他
の好適実施例においては、少なくとも１個のバイアスさ
れるべき領域を電流注入部の注入整流接合および／又は
半導体本体の前記１側面上の１個以上の高不純物添加濃
度表面領域によってほぼ完全に囲む。
少なくとも１個のバイアスされるべき領域を１個以上の
斯様な高不純物添加濃度領域に隣接させるのが好適であ
る。更に、一層高い不純物添加濃度の１個又は複数個の
表面領域を半導体本体の前記１側面上から半導体層内に
延筏せしせ「前記半導体層の方向にこの層をほぼ完全に
通過せしめる。本発明集積回路の他の好適実施例におい
ては、多数のバイアスされるべき領域を前記半導体本体
の前記１側面に隣接せしめ、前記バイアスされるべき領
域を電流注入部の１部分を形成する反対導電型の同一半
導体層内に延在せしめ、半導体本体内に少なくとも部分
的に埋込まれた絶縁層を少なくとも２つの前記バイアス
されるべき領域間に設けて前記半導体本体の前記１側面
から前記半導体層内に少なくともこの層の厚さの１部に
わたり延在せしめる。
前記半導体本体の１側面上における少なくとも１個のバ
イアスされるべき領域を、電流注入部の注入整流接合お
よび／又は少なくとも部分的に埋込まれた１個以上の絶
縁層によって、ほぼ完全に囲む。更に、１個又は複数個
の少なくとも部分的に半導体本体内に埋込まれた絶縁層
を、半導体層のほぼ全体にわたって、この層の方向に横
断せしめるように延在させる。本発明集積回路の他の好
適実施例においては、共通半導体本体を反対導電型の半
導体本体とし、この本体を以て前記領域および共通ェミ
ッタ領域を構成し、および前記本体の前記１側面上に本
体の残りの隣接部分より低い不純物添加濃度の表面層−
基板と称す−を設け、回路素子の全半導体領域および電
流注入部を基板から離間した表面層の表面に隣接させる
。
１群の共通ェミッタトランジスタを有する本発明集積回
路の他の実施例においては、更にこの群に属するトラン
ジスタを以つて２個じ久上の直流絹Ｚ合されたトランジ
スタを有する直線増幅回路を形成し、第１トランジスタ
のコレクタを次段のトランジスタのベースに接続し、直
流電流員帰還結合を増幅回路に設ける。
群に属する１個以上のトランジスタを有する本Ｚ発明集
積回路の好適実施例においては直線増幅回路を２個以上
の直流結合トランジスタを以て構成し、また、群の第１
トランジスタのベース領域により横方向相補型トランジ
スタの主電極を構成し、直流結合を第１トランジスタの
コレクタから直流電流を導出するように構成し、前記電
流を横方向トランジスタの他の主電極に供給する。
電流注入部の中間層を反対導電型の表面層とし、この層
内に高不純物添加濃度を有し、かつ注入層を以て構成し
た整流接合に隣接する反対導電型の１個以上の埋層領域
を設け、該埋直領域をバイアスされるべき各領域の下側
に孔として残し、この孔内に埋層領域よりも低い不純物
添加濃度を有する中間層の１部分を注入層との整流接合
まで延在させる。少なくとも１個のバイアスされるべき
領域用本発明集積回路の他の好適実施例においては、前
記バイアスされるべき領域により捕獲されるほぼ全電荷
キャリャがバイアス電流を供給する時に注入される電流
注入部の整流接合の表面をバイアスされるべき１個以上
の他の領域よりも大とする。
前記１側面上の少なくとも２個のバイアスされるべき領
域に対して前記領域に面する電流注入部の整流接合の緑
の長さが異なる場合には、横方向電流注入部を用いて、
異なるバイアス電流をバイアスされるべき異なる領域に
容易にセットアップすることができる。トランジスタの
１個以上のコレクタを隣接するベース領域とショツトキ
接合を形成する金属含有層により形成する。
本発明集積回路の他の好適実施例において、共通半導体
本体に反対導電型の半導体領域を設け、これを前記１側
面に隣接させ、およびこの半導体領域内において、回路
素子のバイアスされるべき領域を形成する１導電型の１
個以上の表面領域を延在せしめ、少なくとも１導電型の
表面領域に、順次交互に異なる導電型の連続する表面領
域として構成される層を有する電流注入部を設ける。
電流注入部の中間層を反対導電型の表面領域とし、これ
を前記１側面とほぼ平行な方向に、半導体本体内の前記
領域および反対導電型の前記半導体領域間に連続接続部
を形成するような距離にわたって延花せしめる。本発明
集積回路の他の好適実施例においては、回路の１個以上
のコレクタ出力端子および特に論理ゲート回路の１個以
上のコレクタ出力端子を、横方向補型トランジスタのェ
ミッターコレクタ通路を経て、接続点に接続して電流注
入部の電圧範囲外の比較的大きな電位を供給し、相補型
トランジスタのベースを前記トランジスタ群の共通ェミ
ッタ領域により構成しおよび前記トランジスタのェミッ
外こより、前記共通ェミッ夕領域から電荷キャリャを捕
獲することによりバイアス電流を受ける。
本発明集積回路の他の好適実施例においては、直流結合
を回路の少なくとも１個のコレクタ出力端子および他の
トランジスタのベース領域間に設け、この他のトランジ
スタの主電極をトランジスタの群の共通ェミッタ領域に
より構成し、他の主鰭極を電流注入部の電圧範囲外の比
較的大なる電位の接続点に接続する。
例えば、直流結合に横方向相補型トランジスタのェミツ
ターコレクタ通路を設ける。更に、他のトランジスタの
１主電極をタコレクタとし、他の主電極を前記トランジ
スタのェミツタとするのが好適である。本発明集積回路
の他の好適実施例においては、２進記憶回路をマトリッ
クスパターンの１群のトリガ回路を以て構成し、各トリ
ガ回路には第１お０よび第２トランジスタを設け、これ
らトランジスタのベース電極を他のトランジスタのコレ
クタに接続してトリガ回路を２つの異なる情報状態にし
、よってトランジスタの１つを導通させ、他のトランジ
スタをカットオフにするかあるいはその逆の状態にし、
電流注入部を設けてバイアス鰭流を前記トランジスタの
ベースに供Ｖ給し、前記電流注入部の中間層により、ト
リガ回路の少なくとも行の第１および第２トランジス外
こ共通なヱミツタ領域を形成し、第１および第２トラン
ジスタのベースを、横方向相補型トランジスタのェミッ
ターコレクタ通路を経て、トリガ回路の列に共通な読出
−書込導線に接続する。
本発明の集積回路の好適実施例においては、注入層をほ
ぼ均一に不純物添加し、かつ、前記１側面から見て、バ
イアスされるべき全額城の下側に延在せしめる。
ほぼ均一の不純物添加注入層を、共通層としてバイアス
されるべき数個の領域の下に延在させるのが好適である
。以下図面により電流注入部を使用する集積回路および
本発明の実施例を説明する。
第１図および第２図は電流注入部を使用する集積回路の
第１参考例の１部分を示す線図である。
本集積回路を複数個の回路素子、この場合トランジスタ
を以て構成し、このトランジスタのベース領域を１ない
し１０を以て示す。これらトランジスタを回路素子に共
通な半導体本体１２の１側面上に並置する。この半導体
本体１２の大部分を半導体材料により構成し、半導体表
面１１の１側面上に絶縁層１３を設け、この両端間に半
導体本体１２の１側面上に設けた導電細条１４のパター
ンを延在させる。導電細条を第１図に破線で示す絶縁層
１３の孔を経て該孔の半導体表面に現われる回路素子の
部分に接続する。このように前記紬条１４をトランジス
タの電気接続部とする。更に半導体本体１２に第１図に
図式的に示す接続部１５および１６を設け、電源１７の
正および負電極に接続してバイアス電流を１個以上の回
路素子に供給する。
半導体本体１２に、この場合互に整流接合１８および１
９により分離した３つの連続層２０，２１および５を有
する多重層構造を以て構成する電流注入部を設ける。
第１又は注入層２０をバイアスされるべき回路素子から
少なくとも１個の整流接合すなわち接合１８によって分
離する。電流注入部の第２又は中間層２１を第１および
第３層２０および５とそれぞれ整流接合１８および１９
をそれぞれ構成する半導体層とする。注入層２に電源１
７の１万の電極用接続部１５を又、中間層２１に電源１
７の他方の電極用接続部１６を設ける。この電源１７を
用いて、注入層２０と中間層２１との間の整流接合１８
を順方向にバィアスし、電荷キャリャを注入層２０から
中間層２１に注入すると共にこの中間層２１に隣接する
電流注入部の第３層により捕獲する。また電流注入部の
第３層によりトランジスタすなわち３層トランジスタ３
３，５，２１の１つのバイアスされるべきベース領域を
形成する。
このバイアスされるべきベース領域５を、注入層２０従
ってまたこれに接続した電源接続部１５から、少なくと
も２つの整流整合すなわちｐ‐ｎ接合１８および１９に
より分離し、前記第３領域５により、これと境界を接す
る接合１９を経て所望バイアス電流を供Ｖ給する電荷キ
ャリャを電流注入部の中間層２１から捕獲する。更に、
前記第３領域５を導電細条１４の１つに接続し、これを
経て例えば電気信号を供給するか又は受け取ることがで
きる。本参考においては、他の残りのベース領域１なし
、し４および６ないし１０のバイアス電流を上述と同様
に注入層２および中間層２１を用いて供給する。
例えば、層２０，２１および１０を以て、バイアス電流
を３層トランジスタ３６，１０，２１のベース領域１川
こ供給する電流注入部を構成する。また、このバイアス
されるべき領域１０を、注入層２０およびこれに接続し
た１電源接続部１５から、２つの整流接合すなわち接合
３８および１８により分離する。更に前記領域１川ま電
流注入部の中間層２１から接合３８を経て電荷キャリャ
を捕獲し、また、中間層２１により回路素子の１領域、
この場合３層トランジスタの最外側領域の１つを形成す
る。トランジスタ３６，１０，２１のバイアスされるべ
きベース領域１０を他の３層トランジスタ３７，１０，
２１に接続する。
この接続を半導体本体１２内において内部的に行ない、
領域１０１こより両トランジスタに共通なべース領域を
形成する。更にまた、ベース領域１０を導電紐条１４の
１つに接続し、この導電細条によりベース領域１０を３
層トランジスタ３３，５，２１に導出する。注入層２０
を、電流注入部の第３又は捕獲層を礎成する層１なし、
し１０と同一電型の半導体層とする。
前記層１なし、し１０および２０を半導体本体の１側面
から並置させ、導電紬条を反対導電型の同一領域２１内
に設け、かつ半導体本体１２内において前記領域２１に
より囲む。バイアスされるべき領域１ないし１川こより
、前記１側面に設けられた電流注入部の層すなわち注入
層２０から整流接合１８を経て領域２１内に注入された
電荷キャリャをこの領域２１から捕獲する。第１および
第２図に示す集積回路の１部分を第３図に示すマスタス
レープフリツプフロツプとすＺる。
このフリップフロップには各２つの入力端子を有する８
個のＮＯＲゲートを形成する１６個のトランジスタＬ２
なし、しＴ３７を設ける。これらトランジスタＴ２２な
いし公７のコレクタを第１および第２図における対応す
る番号２２なし、し３７を以て示す。前記トランジスタ
のベース領域を領域１なし・し１０とし、領域１，３，
４，６，７および１０１こより２つのトランジスタに共
通なべース領域を形成する。トランジスタの全ェミッタ
を互に接続する。これら各ェミッタを電流注入部の中間
層を形成する共通ェミッタ領域２１により構成する。バ
イアスされるべき捕獲領域１ないし１０を有する電流注
入部を第３図においては電流源１で示す。更に第３図に
おいては電気入力端子ＩＮ、電気出力端子Ｑおよびそれ
ぞれマスタおよびスレーブフリップフロツプ用クロック
パルス綾部ＣＰＭおよびＣＰＳを示し、これらに対応す
る導電細条１４を第１図に示す符号と同符号で示す。第
３図に示すトランジスタＴ幻は実際にはフリップフロツ
プに属するものではない。実際上、トランジスタＴ８４
のコレクタによりフリツプフロツプの出力端子を構成し
、トランジスタＴ３７はフリップフロップの前記出力端
子に接続する他のゲート回路に属する。また図示の集積
回路の入力端子には、フリップフロツプに属しかつトラ
ンジスタＴ２２とフリップフロッブのＮＯＲ入力ゲート
を構成するところの第３図に破線で示すトランジスタで
幻を設けない。集積形態において丁度これらトランジス
タＬ２ないしＴ３７を構成単位として群とする手段は、
トランジスタＬ６およびＴ釘のベース間に示す接続部で
ある。この接続部により、実際には、トランジスタＴ３
７をトランジスタＴ範のベース領域１０内の余分なコレ
クタ領域３７として簡単に形成することができる。その
結果、所要半導体表面範囲を節約することができる。同
じ理由により、また、トランジスタＴ′３７を例えば前
段のフリップフロップの如きフリップフロップの前段の
回路の１部分と組合さる絹体として構成するのが好適で
ある。斯様な２個以上の分離コレクタに共通なべ−ス領
域を有するマルチコレクタトランジスタを使用すること
により、集積回路を著しく簡単な構造にすることができ
る。
その理由は特に３個の分離トランジスタに要するよりも
、例えば３個のコレクタを有するマルチコレクタトラン
ジスタに要する半導体表面スペースが著しく少なくてす
むからである。更に、マルチコレクタトランジスタに要
する接続部の数が同数の分離トランジスタに要する接続
部数よりも著しく少なくなり、その結果、配線パターン
をマルチコレクタトランジスタの場合には一層簡単にす
ることができる。上述したフリップフロップを特にコン
パクトな集積回路とすることができる。
その理由は、特に使用電流注入部をバイアスされるべき
回路素子と非常に近接して接続するからである。使用回
路素子に加えて、電流注入部に対しては、他の領域、す
なわち、注入層２０と、余分な整流接合、すなわち、ｐ
‐ｎ接合１８のみを必要とするにすぎな夕し・。電流注
入部の残りの層をこの回路素子自体に既に必要な半導体
層とする。更に、第１図に示す如く、電流注入部の注入
層２０および中間層２１の接続部１５および１６を半導
体本体１２の縁に設けることができる。バイアス電流を
、内部的に０電流注入部を用いて、半導体本体を経て供
給する。第２図において接続部１６′を以て示すように
、本実例においてはまた、半導体本体の表面１１とは反
対側の表面３９を中間層の接続部として用いる。タ 電
流注入部によりトランジスタのベース領域に対するバイ
アス電流のみならずまた前記トランジスタに必要なェミ
ッターコレクタ主電流を供給することができるため、集
積回路を簡単かつコンパクトにすることができる。
例えば、ベース領域５０を、導電細条１４を経て、特に
コレクタ領域２９に接続する。トランジスタＬ９および
Ｔ故を以てＤＣ結合縦続接続を構成する。トランジスタ
Ｔ２９を導適すると、電流注入部により領域５に供聯合
されるバイアス電流が前記導電細条の相当な部分を経て
トランジスタＴ凶のェミツターコレクタ通路を経る主お
よび供給電流として流れる。このように、フリツプフロ
ツブに必要なバイアス電流の全てを単一接続電源１７に
より得る。更に、これと関連して、バイアス電流を電流
注入部による電流として供Ｖ給することにより、トラン
ジスタのェミツターコレクタ回路の通常の負荷インピー
ダンスが不必要となる。
一般に、これがため相当のスペースを節減することがで
きる。他の要旨においてはヱミッタを直接接続した多数
のトランジスタを回路に組込むことである。これら接続
したェミッタを共通ェミッタ領域２１として構成するこ
とができる。この場合、トランジスタに対しては一般的
である二重拡散３層構造を逆方向に使用する。表面に設
けられ表面１１を見てコレクタとして使用する最小領域
をベース領域上に設け、これを半導体本体内においてベ
ース領域により囲む。前記ベース領域をコレクタ領域の
周囲の表面１１に隣接し、かつェミッタとして作用する
中間層２１内の前記表面から延在する表面領域とする。
本来、このように使用されるトランジスタ構造の電流増
幅率８は従来の非反転トランジスタよりも小さい。しか
し、多くの回路において、前記低電流増幅率Ｂは何等支
障なく、電流注入部と相換って共通なェミッタ領域を使
用することにより非常に簡単な構造の集積回路を得るこ
とができ、特にトランジスタを電気的に絶縁する分離領
域用のベースを必要とせず、更に集積回路の製造が著し
く簡単になる。更に又、反転トランジスタ構造の電流増
幅率８を増大させる方法につき以下説明する。既に述べ
たように、フリッブフロップを単一接続電源１７を以て
完全に動作させる。
これがため、特に、動作中、回路内の全電圧を電源１７
により接続部１５および１６に供給される電位差によっ
て与えられる範囲内にすることができる。この電位差は
注入層２０と中間層２１との間のｐ‐ｎ接合１８の両端
間において順方向である。注入層２０と領域５との間の
距離は実際には中間層内の少数電荷キャリャの拡散長程
度であるが、この距離があまり大きくない場合には、中
間層に注入された該層においては少数電荷キャリャであ
る蟹荷キャリャを、注入層２と同一導電型の領域、例え
ば領域６により捕獲することができる。領域５および中
間層２１間の接合１９を、例えば領域５を導鰭紬条１４
を経て適当な電位点に接続することにより、逆方向にバ
イアスする場合に、注入層２０からバイアスされるべき
領域５への電流を流すことができる。この場合、この回
路に第２電圧源を使用する必要がある。既知の如く、整
流接合を逆方向にバィアスして鰭滴キャリャを総獲する
ようにすることは必らずしも必要がない。
捕獲電荷キャリャのため、領域５に電位変化が生ずる。
その結果、また日頃方向電圧が接合１９の両端間にセッ
トアップされる。前記順方向電圧が十分に大となると、
接合１９を経る電荷キャリャの注入が行なわれる。その
結果、電荷キャリャの捕獲により、電流は前記接合を経
て流れる電流の方向とは反対の方向に接合を経て流れる
。領域５の電位を自己調整して所望ならば領域５におけ
る接続部を経て電流を流して増大させ、前記２つの電流
の差をトランジスタ３３，５，２１を作動するに必要な
べースバィァス電流に等しくする。このような定常状態
においては、一般には領域５の電位を接続部１５および
１６の電位間に調整する。接合１９を逆方向に動作させ
る場合には、３層トランジスタ３３，５，２１を、領域
３３をェミッタとし、領域５をベースとしかつ層２１を
コレクタとして使用し、ベースバイアス電流の全部又は
１部分を電流注入部により供給する。
また接合１９の両端間に順方向電圧をセットアップする
場合には、すなわち、領域３および５間の接合４０を順
方向に十分にバイアスする場合には、層２１を３層トラ
ンジスタ３３，５，２１のコレクタとして使用すること
ができる。しかし、更に、重要なことは、接合１９を順
方向にバイアスする場合に、本例においては、中間層２
１がトランジスタ２１，５，３３のェミツタとして作用
する。これにつき以下詳述する。横方向電流注入部２０
，２１，５を有する本実施例においては、共通本体１２
をｎ型半導体本体とし、本半導体本体により電流注入部
の中間層を構成するも、この場合、この中間層２１を低
抵抗性ｎ型基板２１ａとこの上に設けられた高抵抗性ｎ
型表面層２１ｂとを以て構成する。
回路素子および電流注入部の全半導体領域を基板２１ａ
より離間した表面層２１ｂの表面１１と隣接させる。注
入層２０およびベース領域１なし、し１０を同時に形成
すると共に、これら双方の不純物添加濃度を、この場合
、ェピタキシヤル表面層２１ｂ内のｐ型表面領域と同一
にする。この比較的簡単な製造技術により、ｐ‐ｎ接合
１８および１９の近くにおける不純物添加濃度およびそ
の勾配をほぼ等しくする。２つの接合１８および１９の
この同等性により、中間層２１をｎ‐ｐ‐ｎトランジス
タ２１，６，３３のェミツタとして使用しなくとも良い
と思われる。
実際上、接合１８により電流注入部の注入接合を構成す
るので、該接合における順方向電流を、その効率からし
て、できるだけ正孔を以て構成する必要がある。同じ理
由により、トランジスタのェミツタ−べ−ス接合として
の接合１９における順方向電流をできるだけ電子を以て
構成する必要がある。換言すれば、ェピタキシャル層２
１ｂを電流注入部の中間層とするために、不純物添加濃
度を低くする必要があり、トランジスタのェミッタとし
ての前記ェピタキシャル層を高不純物添加濃度とするの
が望ましい。電流注入部の中間層２１をトランジスタの
ヱミッタとして使用するためには、注入接合内の電子電
流と正孔電流との比を前記接合のいずれかの側の不純物
添加濃度およびこの接合間の電圧により与えられる少数
電荷キャリャに依存させるのみならず、また、前記少数
電荷キャリャ濃度の勾配により決めることができるとい
う事実を利用する。これら濃度勾配は特にベースーコレ
クタ接合４０の如き捕獲接合および該接合４０と注入接
合１９との間の距離とに依存する。捕獲接合４０の近く
においては、前記接合４０の捕獲効果によるベース領域
５の少数電荷キャリャ濃度は前記接合の両端間バイアス
電圧にはあまり依存しない。接合４０と１９との間の距
離がベース領域５の少数電荷キャリャの１または数個の
拡散長よりも短い場合には、接合４０の捕獲効果により
少数電荷キャリャ濃度の勾配が増大する。また、この効
果をベース領域５の少数電荷キャリャの有効拡散長を短
かくすることとしても説明することができる。その結果
、この場合、接合１９に対し接合４０の両端間電圧およ
び／又は接合１８と１９に対し接合１９および４０間の
距離を選択して、接合１８の両端間順方向電流の大部分
を正孔を以て構成することができ、接合１９の両端間順
方向電流の大部分を、ェミツタとしての層２１の不純物
添加濃度が比較的低いにもかかわらず、電子を以て構成
することができる。ベース領域５の電子の短かくされた
有効拡散長を中間層２１の正孔の有効拡散長よりも短か
〈する必要がある。上述した如く、本実施例におけるフ
リップフロツプをェミッターコレクタ通路を並列に接続
した多数のトランジスタから成る多数のＮＯＲゲートを
以て構成する。
第４図は２個以上のゲートトランジスタＴｗ，Ｔ虹・・
・を以て構成する斯様なＮＯＲゲートを示す。ゲートト
ラ，ンジスタＴ４ｏ，Ｔ４，…の入力端子Ａ，Ｂ，…を
トランジスタＴ４ｏ，Ｔ４，・・・のベース電極を以て
構成し、これらのェミッターコレクタ通路をトランジス
タＴ４２のェミツターベース通路により短絡する。電流
注入部を電流源Ｌｏ，１４，および１４２を以て示し、
これらの極性をそれぞれベースおよびヱミツタ間におい
て示す。トランジスタＴゆもＴ４，も導適していなに場
合には、すなわち入力端子ＡおよびＢの双方が接地電位
であるかあるいはトランジスタＴ４。およびＴ４，のそ
れぞれの内部ベース入力限界値電圧よりも低い電圧がェ
ミッタに供給されている場合には、トランジスタＬ２の
みが通電する（これは順方向に動作している電流額包４
２に基づくものである）。電流源１４ｏおよび１４，の
電流は大地に流れ、また、トランジスタＬ２が導適して
いるので、そのコレク夕（点○）の電圧がほぼ接地電位
に降下する。１個以上の入力端子ＡおよびＢの電圧がベ
ース入力限界値電圧以上になる場合には、導通した入力
トランジスタを経て電流源Ｌ２の電流が流れ、トランジ
スタＴ４２のベースに対してほとんど電流が残らず、こ
の微少電流によりトランジスタを通電させる。
このように、電流注入部により電流源１４２を形成し、
トランジスタＴ■，Ｔ４．・・・の主電流通路に確実に
電流を供給せしめ、トランジスタＴ４２のベースーェミ
ッタ接合により前記トランジスタの負荷インピーダンス
を構成する。多くの回路においては、２個のゲートトラ
ンジスタＴ，およびＴ２より多くのトランジスタのコレ
クターェミツタ通路（ファンイン）を点Ｃおよび大地間
に接続し、また、数個のトランジスタのベースーェミツ
タ通路をトランジスタＴ蛇と同様に前記点間に接続する
。
点ＡおよびＢのそれぞれを例えば前段の同機なゲート回
路の出力端子Ｃ′に接続し、図示のゲート回路の出力端
子Ｃを後段の同様なゲート回路の入力端子Ａ′又はＢ′
に接続する。使用トランジスタのコレク夕−ベース電流
増幅率６によりファンアウトを制限する。上述より明ら
かなように、ヱミッターベース蟹圧が限界値電圧以上で
ある導通トランジス外こ追加して、斯様な回路にはヱミ
ツターベース通路が実質的に短絡される非導通トランジ
スタが生じる。
すなわち、第１図に示す集積回路内に、各ベース領域例
えばベース領域４および５間において作動する寄生トラ
ンジスタを、前記領域間距離があまり大きくない場合に
は、容易にして形成することができる。これと関連して
、ベース領域４および５よりも高く不純物添加されたｎ
型中間層２１に属する表面領域２１Ｃをバイアスされる
べき前記２つのベース領域４および５間に延在させる。
スペースを節減するために、前記不純物添加濃度の高い
表面領域２１Ｃを電気的に分離されるべきベース領域に
直接隣接せしめる。しかし、また、前記ｎ＋領域２１Ｃ
を分離されるべきベース領域からある距離のところに設
ける場合には、もしあるならば漂遊トランジスタを有効
的に抑制することができる。本例においては、表面領域
２１Ｃを分離されるべきベース領域間のみに設けるもの
でなく、各ベース領域１なし、し１０の全体を、表面１
１において、注入層２０の１部分および不純物添加濃度
が一層高い領域２１Ｃを以て構成する組合せ層によって
実質的に囲む。
各ベース領域の３側面をＵ型領域２１Ｃにより囲む。第
５図に示す断面図において明らかなように、小孔を注入
層２０のいずれかの側面上の接合１８およびｎ十一ｎ接
合４４間に設ける。図を明確にするために、この接合４
４を第１図においては示していないし、また、これを中
間層の領域２１Ｃの低抵抗性Ｕ型部分および隣接する高
抵抗性部分２１ｂ間に形成する。これがため、各ベース
領域１なし、し１０を、ｎ型材料と隣接する限りにおい
ては、ｎ十一ｎ接合４４および基板２１ａとェピタキシ
ャル層２１ｂとの間のｎ１一ｎ接合４５によって、ほぼ
完全に囲まれる比較的小ｎ型領域内に蓬在又は少なくと
も隣接させることができる。これらｎ十一ｎ接合により
ェピタキシヤル層２１ｂ内の正孔に対する障壁を構成し
、この結果、このように注入層２０又はベース領域５に
より囲まれた部分に注入された正孔が接合１８および１
９から離間したｎ型中間層２１の部分に容易には流出し
ない。ベース領域内の滋子の有効拡散長を短かくすると
同様に、ベース領域５に隣接するすなわち接合１９の他
側面上のェピタキシャル層２１ｂの部分内の正孔の有効
拡散長を増大することにより、３層トランジスタ２１，
５，３３の電流増幅率８を大きくすることができる。こ
れと関連して、ベース領域５と隣接するｎ型領域２１ｂ
をできるだけ囲むのが好適である。更に、前記領域２１
ｂをできるだけ４・さくして、再結合により少数電荷キ
ャリャが失なわれるのを防止する。ベース領域および注
入層２０をｎ＋基板２１ａまで、少なくともｎ十層まで
延在させるのが好適である。こうすることにより、注入
層２０の注入を表面１１に沿って主として榛方向に行な
うことができる利益がある。前記領域の厚さを表面層２
１ｂよりも４・さくする場合には、ｎ＋表面領域２１Ｃ
を基板２１ａにまであるいはこの中にまで延在させるの
が好適である。囲い中の小孔により比較的微小の悪い影
響が生ずるけれども、表面１１のｎ＋表面領域を注入層
２０１１こ直接隣接させる。第５図に示すように注入層
にいずれか１側面上に孔を設けることは、囲うというこ
との効果に関するよりはむしろ集積回路を製造する方法
に関係する。製造方法に関係して、表面再結合による損
失が多少重要な問題となる。半導体表面１１および該表
面と絶縁層１３との間の接合の特性を、その表面再結合
が比較的大であるものとする場合には、例えば均一に不
純物添加されたバイアスされるべき領域がェピタキシャ
ル層の一部分を形成し、半導体表面に隣接するバイアス
されるべきベース領域の少なくとも１部分に、表面から
半導体表面に向う方向に増大する不純物添加濃度勾配を
形成することにより、トランジスタの電流増幅率を増大
させることができる。その結果得られるドリフトフィー
ルド‘こより表面から離して少数キャＩＪャを保持する
。表面領域２１Ｃが直接ベース領域と隣接せずに、これ
ら間の領域２１ｂが表面にまで到達する場合には、同じ
理由で半導体表面に隣接する領域２１ｂの層内の対応す
る濃度勾配を必要とする。領域２１ｂ内の勾配を、例え
ば、普通の拡散コレクタ領域３３を同時に設けることに
より簡単に得ることができる。注入層２０をリボン状表
面領域とし、この領域のいずれかの側面に沿って分離さ
れ、かつバイアスされる数個のベース領域１ないし１０
を並臆する。
このように、多数のバイアスされるべき領域に同じ注入
層によってバイアス電流を供孫舎することができる。斯
様な伸長注入層２０の直列抵抗を、連続又は中断導電紬
条４６を用いて減少することができる。第６図は電流注
入部を使用する集積回路の第２参考例の断面図である。
共通本体６０を５個の連続層６１，６２ａ，６３，６２
ｂ，６４を有する電流注入部を以て構成し、これら層を
互に整流接合６５，６６，６７および６８により分離す
る。前記参考例につき述べたように、注入層６１から電
荷キャリャを注入することにより、電流注入部の第３層
６３の電位は接合６６とまた接合６７とが順方向となる
電位となる。すなわち、第２又は中間層６２ａから第３
層６３に電荷キャリャを注入し、これを第４層６２ｂに
より捕獲することができる。これと同様にまた第５層６
４を設けた場合に、第３層６３から第４層６２ｂに電荷
キャリャを注入し、この電荷キャリャを、前記第５層６
４に隣接しこれと境界を接する接合６８を経て、前記第
４層から前記第５層により捕獲する。本例においては、
また、電流注入部の第５層６４により、例えば層６９，
６４および７０より成るバィポーラトランジスタのバイ
アスされるべきべ−ス領域を構成する。電流注入部およ
びトランジスタの前記層を例えば絶縁基板上に設けた薄
い半導体層内に設け、電流注入部の５個の層を、例えば
、前記半導体層の厚さを経て延在させることができる。
図示の例においては、中間層６２ａおよび第４層６２ｂ
を以て半導体本体内に同一導電型の連続区域を構成する
。第６図において、前記区域の残りの部分を６２Ｃない
し６２ｆで示す。前記区域の少なくとも大部分を反対導
電型の半導体基板７１上に設けた１導電型のェピタキシ
ャル層６２に属せしめ、前記区域を以下島と称し、この
島を、反対導電型の分離領域７２を用いて、ェピタキシ
ャル層６２の残りの部分から分離する。島にェピタキシ
ャル層６２の本来の不純物添加濃度よりも高い濃度を有
する１導電型の埋設層６２ｆを設ける。この埋設層を基
板とェピタキシヤル層との境界上およびその近くに設け
る。電流注入部の層６１，６３および６４を表面７３か
ら埋設層６２ｆに達する表面領域とする。なお層６４は
回路素子の一部分を形成する表面領域である。その結果
注入層６１および第３層６３と島６２との間のｐ−ｎ接
合であって表面７３とほぼ平行な接合の拡散電圧を前記
接合の部分６５，６６および６７の電圧よりも大とする
。これと関連して層６１および６３により表面７３にほ
ぼ平行な横方向に電荷キャリャの注入が行なわれる。更
に又、前記注入が行なわれる層６２ａおよび６２ｂを非
常に小さくして、上述したように、比較的わずかな注入
電荷キャリャしか島内で失なわれないようにする。また
、本例においては、電流注入部および回路素子の組合せ
部分をできるだけ囲み、横方向に少数電荷キヤリャが流
出するのを制限する。
島内に設けられた低抵抗性領域６２ｅを注入層に隣接せ
しめる。領域６２ｅを用いて注入層のバイアスされるべ
き領域とは離れた側の注入層の横方向における電荷キャ
リャの注入を拡散電圧を増大させることにより制限する
。また領域６２ｅを、外部電源７５の１方の電極を電流
注入部の中間層６２ａに接続する接続部７４に対する接
点領域とする。バイアスされるべきベース領域６４の所
望の囲いを、本例においては、部分的に半導体本体６０
内に設けられかつ表面７３からバイアスされるべき領域
が設けられた半導体層６２内に延在した絶縁層７６を用
いて得ている。本例においては、絶縁層７６を届６２の
厚さの１部分にわたり延在させるのみである。この埋込
絶縁層７６によりベース領域６４の大部分を囲み、かつ
、この層７６を第３層又は注入層６１もしくは領域６２
ｅにできるだけ隣接させる。従って、バイアス電流を第
３層６３および／又は注入層６１と同時に数個のバイア
スされるべき並置領域又はベース領域６４のみに供給す
ることができる。注入層６１に電源７５の他方の電極用
接続部７７を設ける。
更に、図示電流注入部にバイアスされるべきベース領域
６４に供給されるべきバイアス電流を制御するか又は調
整する装置を設ける。中間層６２ａおよび／又は第４層
６２ｂの上方の絶縁層７８上に設けられるべき例えば絶
縁電極を用いて、斯様な制御を行なうことができる。こ
の場合、前記電極の電位により前記層の表面における少
数電荷キャリャ再結合を制御する。本例においては、他
のバイアス電流制御方式を使用する。すなわち、電流注
入部の第３層６３から電流を取りもどすことにより制御
を行なう。このため、この第３層６３に導電性接続部７
９を設ける。例えば、第３層を前記接続部を経て第４層
６２ｂ又は中間層６２ａに短絡する場合には、接合６６
および６７の両端間電圧は非常に小さいので、第３層６
３が捕獲するけれども、全く又はほとんど第３層からの
注入が行なわれない。これがため、べ−ス領域６４には
バイアス電流が全く供給されない。電流注入部により回
路の１個以上の回路素子にバイアス電流を全く供給しな
い状態が常時望ましい。この場合、接合６６および／又
は接合６７を表面７３において簡単に導電性層と短絡す
ることができる。しかし、ベース領域６４用のバイアス
電流を、例えば、、電子スイッチを接続７９および７４
間に設ける場合には、１時的にオン又はオフにする。第
６図にこのようなスイッチをトランジスタ８０で図式的
に示し、このベース８１を例えば回路の他の部分により
制御しかつ半導体本体６０内に簡単に組込むことができ
る。また、勿論電流注入部を経て流れかつバイアス電流
として得ることができる電流の１部分のみをトランジス
タ８０を経て取りもどすことができる。電流注入部の層
が設けられた上記島により多数のトランジスタに共通な
ェミッタ領域を形成することができる。
この場合、図示トランジスタを２つのコレクタ６９およ
び７０を有するマルチコレクタトランジスタとする。注
入層６１を、例えば、リボン状とし、断面図に現われな
い数個のベース領域を前記リボン状表面領域に沿って並
置する。１個以上の前記ベース領域と、注入層６１と島
により形成される中間層とを以て例えば、３重層電流注
入部を形成することができる。
これら両層を共通とする。領域６４を含む１個以上の他
ベース領域により、５重層電流注入部の１部分を形成し
て層６３を共通注入層６１と関連ベース領域間に延在さ
せる。層６３をバイアスされるべき前記ベース領域に共
通とするも、互に分離された分離領域を以て構成するこ
ともできるので、バイアス電流を各個別ベース領域に対
して制御することができる。集積回路には、電流注入部
および１個以上のトランジスタが設けられた図示の島に
追加して、他の島を設ける。
この島を互に絶縁しこの内部に同様にして回路素子を設
ける。また、回路素子を１個以上の島内に設け、また、
これら回路素子に電流注入部を使用することなく普通の
方法でバイアス電流を供給することができる。これまで
説明した参考例から、電流注入部は３，４，５またはそ
れよりも多くの層を有していてもよく、しかもこれら層
の１つ以上の層を電流注入層とし得る。
第６図につき説明した集積回路構造においては、表面領
域である半導体電極領域６４はバイアス電流源として供
する電流注入部６１，６２ａ，６３，６２ｂ，６４の３
層構造６３，６２ｂ，６４の一部分を第３層として形成
しており、この３層構造はさらに第１導電型の注入層６
３を有しており、この注入層は電流注入部に結合されて
いる回路素子の１つである例えばトランジスタ６２ｆ，
６４３ ６９の範囲外に位置し前記１個の電極領域６４
からは第２導電型の中間層６２ｂによって分離されてい
る。
この３層構造６３，６２ｂ，６４はさらに注入層６３と
中間層６２ｂとの間の第ｌｐ−ｎ接合６７および中間層
６２ｂと１個の電極領域６４との間の第沙−ｎ接合６８
とを有している。さらにこの例では前記第ｌｐ−ｎ接合
６７を順方向にバィアスして１個の電極領域６４に電荷
キャリャを供給するための手段７４，７７，６１，６２
ａ，６３を具え、この第ｌｐ−ｎ接合６７をバイアスす
るための手段７４，７７，６１，６２ａ，６３は第１導
電型の少なくとも１個の別の層６１を臭え、この別の層
は電流注入部６１，６２３６３，６２ｂ，６４の一部分
を形成すると共に回路素子であるトランジスタ６２ｆ，
６４，６９および３層構造６３，６２ｂ，６４の範囲外
に位置している。この別の層６１は注入層６３に隣接し
ている第２導電型のある層６２ａと電流注入部６１，６
２３，６３，６２ｂ，６４の第３ｐ−ｎ接合６５を形成
している。前述の手段７４，７７，６１，６２１，６３
はさらに第３ｐ一ｎ接合６５を順方向にバィアスして前
記注入層６３に電荷キャリャを供給するための手段７４
，７７を具えている。上述したゲート回路の重要な利益
として、本ゲート回路を非常に微少な電流および電圧に
より、従って、低電力消費において、動作させることが
できる。
しかし、論理信号電圧および／又は信号電流が小さいの
で、異なる論理回路、例えば、ＴＴＬ又はＭＯＳＴ回路
に大規模組体を組合せるような場合には、信号値を選定
する必要がある。これを、ェミッタホロワとして接続し
たィンバータ又はトランジスタを用いて特に簡単に行う
ことができる。例えば、第３図のトランジスタ丸７を外
部ィンバータとし、そのコレクタを、例えば、抵抗を経
て、比較的高電位点‘こ接続する。出力端子Ｑにおける
電圧変動をフリップフロップの任意の出力端子、例えば
、トランジスタｔ４のコレクタよりも著しく大とする。
層２１，１０および３７より成るトランジスタＴ３７を
、表面領域３７をェミツタとし、また、層２１をコレク
タとしてそれぞれ用いることができる。その場合、前記
トランジス外まェミッタホロワを形成する。ェミッタ領
域３７を、例えば、抵抗を経て、比較的高い負の電位点
に導出する。第７図において、回路の出力端子に使用す
るェミッタホロワを、出力端子Ｕに接続したトランジス
タＴ７。として示す。トランジスタＴ７，を、例えば、
ゲート回路又は出力信号を依存する附加インバータの１
トランジスタとする。本例においては、低い値の論理信
号を相補トランジスタＴ７２のヱミツターコレク夕通路
を経て出力トランジスタのベースに供給する。その結果
、一層高い電圧を許容でき、従って、破壊する危険が減
少する。他の方法としては、出力信号をトランジスタＴ
７２のコレクタ９９から導出し「 トランジスタＴ７ｏ
を省略する。第８図は第７図に示す回路を電流注入部を
使用する集積回路に組込方法を説明するための状態を示
す。同図において、共通半導体本体を低抵抗性ｎ型半導
体基板９０と高抵抗性ｎ型表面層９１とを以て構成し、
この層内には、多数のｐ型表面領域を設け、これらを基
板９０と表面層９１との境界にまで延在させる。半導体
本体には、ｐ型注入層９２と基板９０および表面層９１
より形成されるｎ型中間層とバイアスされるべき２つの
ｐ型領域、すなわち、トランジスタＴ花のェミッタ領域
９３およびトランジスタＴ７，のベース領域９４を以て
構成する電流注入部を形成する。第７図において、この
電流注入部を２つの電流源１７，および１７２で示す。
ｎ型本体により、同時に、トランジスタＴ？，のエミツ
タ、トランジスタＴ７２のベースおよびトランジスタＴ
７ｏのコレクタを形成する。
更に、トランジスタＴ７，にはそのベース領域９４上に
接続部９５と、絶縁層９７の上に設けられた導電紬条９
８を経てトランジスタＴ７２のェミッタに接続するｎ型
コレクタ領域９６を設ける。トランジスタＴ７２のコレ
クタをトランジスタＴ７ｏのベースをも０形成するｐ型
領域９９により形成する。更に、トランジスタＴ？ｏに
は出力端子・Ｕに接続したｎ型ェミッタ領域１００を設
ける。高不純物添加濃度のｎ型領域１０１をｐ型領域９
４および９９に隣接せしめ、上記電荷の損失を制限する
。タ 注入層９２および中間層９０，９１を電源１０２
に接続する。
電流注入部よりトランジスタＴ７，にベースバイアス電
流を供給し、また、半導体本体を経てトランジスタＴ７
２のェミツターコレクタ通路に「あるいは細条９８を経
てトランジスタＯＬ，のェミツターコレクタ通路に主又
は供給電流を供Ｖ給する。トランジスタＴ７，が導適す
ると、トランジスタＴ７２およびＴ７。は非導通となる
。その理由は、トランジスタＴ７２が非導通であるため
に、ベース電流を得ることができないからであ夕る。従
って、端子Ｕにおける電圧がほぼ一Ｖに等しくなる。ト
ランジスタＴ７．が非導通になると、電流源１７２より
、トランジスタＴ７２を経て「トランジスタＴ７ｏにそ
のベース電流として電流が流れる。これがため、トラン
ジスタＴ７。が導通し、端０子Ｕにおける電圧がほぼ０
になるか又は少なくとも電圧−Ｖよりも低くなる。第９
図は相補型トランジスタを有する集積回路の他の参考例
を示す断面図である。
半導体本体を基板】０５とェピタキシャル層１０６とを
以て礎タ成する。このェピタキシャル層には、反対導電
型の表面領域１０７を設け、この領域を縦方向トランジ
スタのベース領域および横方向相補型トランジスタのェ
ミッタとする。縦方向トランジスタには、エミツタ１０
５，１０６、ベース１０７およ０びコレクタ１０８を設
ける。この場合、この後者を、例えば、アルミニウム層
の如き金属含有層を以つて構成し、これをベース領域上
に設けてこのベース領域とショットキ接合を形成する。
前記ショットキ接合の形成と関連して、この場合、ベー
ス領域の不純物添加濃度を１び７ないし１び８原子／立
方センチメートルより小さくする。ショットキ接合１０
９をトランジスタのコレクタ−ベース接合とする。横方
向トランジスタにはェミッタ領域１０７、ベース領域１
０５，１０６およびコレクタ領域１ １０を設ける。領
域１０７および１ １０をバイアスされるべき領域とし
、これら領域と半導体本体１０５，１０６および注入層
１１１により形成される中間層と相挨って３重層電流注
入部を形成する。上記両層をバイアス電流供聯合電源１
１２に接続する。図示の接続部１１３をコレクタ１０８
および１１０間に設け、領域１０７に接続部ｂを設ける
。第１０図に前記集積回路の等価回路を示し、同図にお
いて、縦方向トランジスタ１０６，１０７，１０８をＬ
ｏで示し、横方向トランジスタ１０７，１０６，１１０
をＬ，で示す。
この場合、電流注入部を２つの電流源１９。およびら，
で示す。電流注入部よりＴ９ｏのベースに電流を供給し
て、これを導通させる。その結果、電流注入部より半導
体本体を経てトランジスタＴｍのコレクタ領域に供Ｖ給
される電流は主として、電流注入部から接続部１１３お
よびトランジスタＴ９ｏのコレクタ−ェミツタ通路を経
て流れる。これがため、トランジスタＬ，のコレクタ電
圧がトランジスタＴ斑の電極ｂの電圧以下に降下し、よ
って、横方向トランジスタＴ９，を経て電流が流れ始め
る。この電流を電流注入部よりベース領域亀０７に供給
されるバイアス電流から取り出す。最終的には、領域１
０７に供給されるバイアス電流の何分の１かのみを、ベ
ース電流として、トランジスタＴ９ｏを経て流すような
状態となる。すなわち、この電流量は前記トランジスタ
を直線動作範囲内で動作させるような微少量である。こ
のようなバイアスにより、トランジスタをその強い導適
状態で作動させるに丁度必要となる量より以上の蓄積が
行なわれない。また、別の直線回路を簡単に形成するこ
とができる。
例えば、第１１図は等価回路で示す直線増幅器である。
この増幅器に３個のトランジスタＴ，．ｏ，Ｔ，．，お
よびＴ，．２を設ける。第１トランジスタのコレクタｃ
を第２トランジスタのベースｂに接続し、第２トランジ
スタのコレクタを第３トランジスタのベースに接続する
。更に、第３トランジスタのコレクタを第１トランジス
タのベースに、直流電流を流しかつ、拡声器又は受信器
ＬおよびマイクロホンＭを以て構成する回路を経て接続
する。コンデンサＣを用いて交流負帰還結合を抑制する
。前記直流伝送回路を経て直流員帰還結合を行なうため
に、再び第９および第１０図につき説明した各トランジ
スタに要する電流を得ることができるので（電流源１，
．ｏ，１，．，および１，．２の残りの電流は縦続接続
の前段のトランジスタのコレクターェミツタ回路を経て
流れる）、これら各トランジスタを直線動作範囲内で調
整することができる。このように、非常に簡単な増幅器
を、例えば、補聴器用として得ることができる。集積回
路においては、トランジスタＴ，．ｏ，Ｔ，．，および
Ｔ，．２のベース領域を第１図につき説明したと同様に
リボン状注入層に沿って並置する。
他の方法としては、横方向電流注入部の代りに縦方向電
流注入部を使用する。斯様な構成の原理を第１２図で示
す。
同図において、集積回路に本回路の、例えば、基板の１
部分を構成する。例えばｎ型層なる半導体層１８０を設
ける。ｐ型層１８１としての注入接点を前記層の１側面
上に設ける。この層１８０と注入接点１８１との間に電
源１８２を接続してこれら間の整流接合を日頃方向にバ
イアスする。これがためｔ層１８０１こ注入された電荷
キャリャ、この場合、正孔は、この層が例えば拡散長よ
りも厚くないような場合には、層１８０の接点とは反対
の池側面上に設けたｐ型層１８３に到達する。これがた
め、眉１８３の電位はｎ型層１８川こ対して正の電位と
なる。このように、層１８０の他側面上にエネルギー源
を得、これにより電流を供給しかつこれを例えば、回路
素子１８４の如き１個以上の回路素子に接続することが
できる。これを導線１８５又は半導体本体に設けた内部
接続部を経て得ることができる。更に、回路素子１８４
および層１８０間に接続部を設ける場合には、電流注入
部の電流が回路素子を経て、例えば、供給電流として流
れる。
再び、斯様な接続部を導線を経て得ることができるしあ
るいは又、例えば層１８０内において回路素子１８４の
１部分を形成するものとして得ることができる。この場
合、回路素子を層１８０で形成するェミツタを有するト
ランジスタとする。吏に、トランジスタにはベース領域
１８６およびコレクタ領域１８７を設ける。また、層１
８０をェミツタ接地配置の多数のトランジスタに共通な
ェミッタ領域とすることもできる。半導体層のベース領
域１８６とは反対側上に同図に破線で示す第２注入接点
１８８を設けて、所要バイアス電流を供給する第２電流
注入部１８８，１８０，１８６を得ることができる。
このように、トランジスタの全バイアス電流を同一外部
電源１８２を用いて電流注入部を経て供給する。この場
合、回路素子を設ける場合には半導体層の１側面上に前
記電流供給用配線を必要としない。更に、半導体層１８
０を接地し、バイアス電流を接地層１８０を経て回路素
子に供給する。次に２〜３の参考例を参照して第１２図
に示す原理を詳細に説明する。
上述した如く、縦方向電流注入部を第１１図に示す回路
の集積装置に使用する。
この場合、集積回路を第１３図に示す形態とする。また
、この場合、トランジスタを共通半導体本体１２１の１
側面１２０上に並置する。
各トランジスタの半導体領域を導電紬条１２２，１２３
および１２４のパターンに接続する。このパタ−ンに電
気信号入力端子すなわち紬条１２２を設け、これを経て
マイクロホンＭから生じた入力信号を第１トランジスタ
のベースに供給する。パターンには更に出力端子、すな
わち紬条１２４を設け、これを経て第３トランジスタの
増幅出力信号を拡声器Ｌ‘こ供給する。紬条１２３によ
り、コレクタ領域１２６を次段のトランジスタのベース
領域１２５に接続する。更に、トランジスタの反対導電
型基板１２８上に１導電型のェピタキシヤル層１２７に
より形成される共通ェミッタ領域を設ける。半導体本体
１２１に電流注入部を設け、その注入層を基板１２８で
構成し、これを半導体本体の側面１２０とは反対側の面
１２９に隣接せしめ、更に２つの整流接合１３０および
１３１により注入層１２８およびこれと接続した電源１
３３の電源接続部から分離した層１２５を、１側面１２
０に沿い注入層１２８に対向して延在せしめ、前記反対
側に配置した層１２５により、電流注入部の隣接層１２
７から、前記層と境界を接する接合１３１を経て電荷キ
ャリャを捕獲し、従って、トランジスタのベースおよび
これと接続した前段のトランジスタのコレクタのバイア
ス電流としての電流を受ける。
トランジスタの共通ェミッタ領域および電流注入部の中
間層を同時に形成するェピタキシャル層１２７に電源１
３３の他方の電極に対する電源接続部１３４を設ける。
本例においては、中間層１２７を増幅回路の基準電位面
として構成する。
基準電位、例えば接地電位を供聯合される基準面により
電流注入部を用い０てバイアス電流が供給され、半導体
の１側面１２０上に設けられた領域１２５の全てを、反
対側面１２９に設けられた注入層１２８から分離する。
このように、亀気しやへし、を行って、所要バイアス電
流を、一般には接地層１２７を経てバイアスタされるべ
き関連領域に直接供給する。中間層１２７には、埋設層
１３５および表面１２０から埋設層１３５にまで延在す
る立上り壁部１３６とから成る同一導電型の高不純物添
加濃度の副領域を設ける。
またこの立上り壁部１３６の０全体又は１部分を埋設絶
縁層で構成することもできる。この副領域の特に壁部１
３６により並置ベース領域１２５間における寄生トラン
ジスタ作用を抑制する。
更に、この場合、前記部分１３６を用い夕て分離ベース
領域１２５との境界を形成する。すなわち、これら各ベ
ース領域を、互に１導電型のェピタキシャル層１２７上
に設けた部分１３６により、分離された反対導電性型の
ェピタキシャル層１３７の部分を以て構成する。更に部
分１３６０は埋設層１３５と相俊つて、バイアスされる
べき領域１２５の囲いを構成して、中間層１２７の高抵
抗性領域において、前記領域１２５からこの中間層１２
７に注入される少数電荷キャリヤをできるだけ制限する
と共に前記電荷キャリャの有効舷タ散長を所望の如く増
大させることができる。このように、副領域１３５山
１３６によりトランジスタの各々を互に分離すると共に
基板１２８からも分離する。必らずしも必要ではないが
、４・孔を前記分離副領域の、例えば、接合１３０の部
分１３沙ｏａおよび１３０ｂの範囲に設ける。接合１３
０のこれら部分１３０ａおよび１３０ｂを接合１３０の
残りの部分よりも低い拡散電圧とし、注入層１２８から
中間層１２７への電荷キャリャの注入を主として、前記
部分１３０ａおよび１３０ｂを経て行なわしめ、中間層
１２９から注入層１２８への逆方向の注入を、前記範囲
における中間層が比較的低い不純物添加濃度であるため
に、比較的少なくする。各ベース領域１２５に供給され
るバイアス電流間の比は接合１３０の部分１３０ａおよ
び１３０ｂの範囲の大きさにより影響を受ける。
本例においては、部分１３０ａの表面領域を部分１３０
ｂよりも大とするので、第１１図の電流源１，．ｏによ
り出力トランジスタＴ，．２に対し確実に電流を供給す
るも、この電流源から電流源１，．，および１，．２よ
りも多量の電流を供給する。所望ならば自動利得調整を
、例えば、第６図に示すトランジスタにおけると同様に
２つのコレクタを用いて簡単に得ることができる。
これらコレクタの１方を可調整抵抗（例えばトランジス
タの内部抵抗）を経て接地する場合には、他方のコレク
タへの信号電流は前記抵抗に依存すようになるので、容
易に自動調整を行なうことができる。第１４および１５
図に示す参考例においては、注入層を格子状表面領域ｉ
４０とし、これを半導体本体１４２の表面１４１に隣接
させる。表面亀４１において、１導電型の格子表面領域
１４０‘こより囲まれた反対導電型の領域１４３の部分
１母３ａに、バイアスされるべき領域１４４を設け、こ
れにより３層トランジスター４３，１４４，亀４５のベ
ース領域を構成する。電流注入部の中間層を構成する領
域１４３を低抵抗性基板と高抵抗性表面層とに副分割す
る。
この副分割を、基板１４１から基板亀４３ｂまであるい
はこの内部にまで延在する格子状注入層１４０を用いて
行なう。図示の如く、トランジスタまたは他の回路素子
を高抵抗性部分１４３ａおよび１４３Ｃ内に設けること
もできる。更に「前記部分のそれぞれの大きさを違えて
、数個の回路素子を１個以上の部分に並置させることも
できる。格子状表面領域１４０を電流注入部の注入層と
して使用することにより、斯様な領域の直列抵抗を低く
することができるという利益を得る。同様にベース領域
１４４に対するよりも注入層に対して浸透を深くするこ
とおよび／又は不純物添加濃度を高くすることができる
。ベース領域１４４の最大許容不純物添加濃度を、実際
には制限する。その理由は、特に、前記領域内に一般に
は、反対導電型の領域１４５を設ける必要があるからで
ある。直流電源１４６を電流注入部の注入層１４０およ
び中間層１４３間に接続する。
このため、所望ならば斯様な電源をコンデンサ１４７で
分路して交流電圧接続部１４８および１４９を短絡する
。集積回路の第２の実施例においては、第１６および１
７図に示すように、１個以上の３層トランジスタ１５０
，１５１，１５２ａ，ｂを設ける。ｎ型ェミツタ又はコ
レクタ領域１５０に追加して、ｎ型領域１５３を例えば
ｐ型のベース領域１５１内に延在せしめ、このｎ型領域
１５３により他のｐ型表面領域１５４を囲む。前記領域
１５３および１５４により、それぞれ、電流注入部の中
間層および注入層を構成する。第１６図に破線で示すよ
うに、絶縁層１５８に孔を設けて半導体表面を銭出し、
この孔を経て領域１５０，１５１，１５３および１５４
を電気接続用導電細条に接続する。電流注入部の注入層
１５４および中間層１５３に接続部１５５および１５６
をそれぞれ設け、これにより第１７図に示すように電源
１５７に接続する。回路の１個又は数個の回路素子の電
流注入部を用いてバイアス電流を供給する必要がある場
合にはト本実施例は特に好適である。また中間層１５３
を直接トランジスタ領域１５２ａ，ｂに接続するも、例
えば、これを半導体表面の中間層１５３を低抵抗性領域
１５２ａまで又はこ領域内に延在させて行なう。その結
果、接続部１５６を所望ならばｔ基板１５２ｂの下側面
上に追加して設けるけれども、スペースを節減すること
ができる。次に参考例においては、回路素子を共通半導
体本体の表面１６７上に設ける。
この半導体本体を低抵抗性ｎ型基板１６０とこの上に形
成された低不純物添加濃度のｎ型ェピタキシャル層１６
１（１８図）とを以て構成する。ェピタキシャル層内に
、互に絶縁された多数の回路素子を、既知の半導体技術
の方法により、ｐ型領域１６２を用いて形成する。すな
わち、図示の便宜のために、素子の１つ、すなわち、ｎ
−ｐ−ｎトランジスタ１６３，１６４，１６５を図中に
示すにすぎない。また集積回路に対する接地板を構成す
るｎ型本体１６０，１６１を、他にｐ型中間層１６６お
よび表面１６７に隣接するｎ型３層１６８を有する電流
注入部の注入層とする。注入層１６０，１６１および中
間層１６６に、電源１７１を接続するための接続部１６
９および１７０をそれぞれ設ける。
更に、注入層１６０，１６１を半導体本体の１側面１６
７とは反対側の面１７２に隣接させる。また、注入層か
ら２つのｐ−ｎ接合１７３および１７４によって分離さ
れている電流注入部の第３層１６８を注入層１６０，１
６１に対向して表面１６７上に配置する。電流注入部の
反対側に配置した第３層１６８により、接合１７３を経
て電流注入部の隣接中間層１６６から電荷キャリャを捕
獲し、従って、導電細条１７５を経て、電流注入部の反
対側に配置した層１６８に接続したトランジスタ１６３
，１６４，１６５のェミッタ１６３のバイアス燈流とし
て作用する電流を受ける。また、導電細条１７５を経て
、回路素子のバイアスされるべき数個の領域を電流注入
部の同一の反対側に配置した層１６８に簡単に接続する
ことができる。接続部１７６を経て、電気信号をトラン
ジスタのベース１６４に供給するか又はこれから供給す
ることができる。
また、コレクタ１６５を後続部１７７、例えばインピー
ダンス１７８を経て正の電圧＋Ｖの点に接続することも
できる。前記参考例は、例えば大規模集積回路の中央に
配置した１個又は数個の回路素子にバイアス電流を供給
する必要がある場合に特に好適である。
所要のバイアス電流を、回路の接地板から表面へと僅か
に余分な範囲を占有しかつ、導電細条のパターンを経て
問題とする回路素子のバイアスされるべき隣接領域に接
続された電流注入部を用いて、局部的に供給することが
できる。バイアス電流のこの供給に対しては全く抵抗を
必要としないが、それにもかかわらず、バイアスされる
べき領域に固定電位が印加されないので、前記領域は、
例えば、電気信号又は信号電圧を流す。第１９図は１群
のトリガ回路から成るトリガ回路の回路図を示し、同図
において、トリガ回路群をマトリックスパターンに従っ
て、同時に記憶回路を構成すると同一の方法で構成する
。
トリガ回路にトランジスタＴ，の，・・・・・・ＴＡ，
。
７を設け、これらのェミッタを全て接地電位に接続する
。
トリガ回路本体をトランジスタＴ，ｏ，およびＴ，。２
を以て構成し、これらのコレクタを他のトランジスタの
ベースに交差接続する。更に、トランジスタＴ，。３の
コレク外こ接続し、そのベースをトランジスタＴ，。
５のコレクタに接続する。
同時に、トランジスタＴ，。２のベースをトランジスタ
Ｔ，。４のコレクタに接続し、そのベースをトランジス
タＴ，。
６のコレクタに接続する。
更に、トランジスタＴ，。５およびＴ，。
６のベースを書込導体ＲおよびＳに接続し、この場合こ
れら導体をトリガ回路の行に対して共通にする。
謙出可能とするために、トランジスタＬｏ，に余分のコ
レクタを設け、これをトランジスタＴ，。７のべ−スに
接続し、このコレクタをトリガ回路の行に対して共通の
読出導体０に接続する。
トランジスタＴ，〇，，Ｔ，蛇，Ｔ，。
５およびＴ，ｏ６のベース電極を、電流源１，ｏ，，１
，。
２，１．。
５および１，。
６の図示の極性を経て、トリガ回路の各列に対し共通の
供艶溝線路Ｖに接続し、トランジスタＴ，畑，Ｔ，。
４およびＴ，。
７のベース電極を、同様の電流額訂，。
３，１，。
４および１，のを経て、トリガ回路の列に対して共通な
選択線路ＳＥに接続する。
電流源を、関連する供給又は選択線路が正の電圧を流す
場合にのみ、これら電流源より電流を供給するような形
態とする。供給線路Ｖを常時正電圧とするので、電流源
１，ｏ，．１，。
２，１順および１，。
６を常時作動する。
休止状態の期間中、すなわち、選択が図示の回路に属す
るトリガ回路の列に対して行なわれない場合には、選択
線路ＳＥを接地電位又は低くするので、電流源１．側
１，。４および１皿を作動しない。
その結果、休止状態においては、トランジスタＴ，。３
，Ｔ，。
４，Ｔ，。
５，Ｔ側およびＴ，。
７により電流が流されず、従って消費量が低い。
トリガ回路の休止状態においては、トランジスタＴ，ｏ
ｌおよびＴ，ｏ２の１方が導適する。
今、トランジスタＴ，ｏ，が導適するとする。そうする
と、トランジスタＴ肌のベース電圧は十Ｖｊに等しくな
る。ここでＶｊは飽和トランジスタのベースおよびェミ
ッタ間の“接合”電圧である。トランジスタＴ，。２の
ベース電圧はＶｋに等しい。
ここでＶｋは過駆動トランジスタのコレクタおよびェミ
ッタ間の電圧である。珪素トランジスタの場合には、一
般にはＶＪは０．７Ｖであり、Ｖｋは０と０．４Ｖとの
間の値である。すなわち、トランジスタＴ雌のベース電
圧をトランジスタＴ皿のベース電圧よりも低く、すなわ
ち、接合電圧Ｖｉよりも低くするのでトランジスタＴ，
。２がカットオフとなる。
トランジスタＴ側のコレクタ電流を電流源１他より供給
し、そのベース電流を電流源１，ｏ，より供給する。情
報をトリガ回路から読取るかあるいは新しい情報を書込
む必要がある場合には、正のパルスを選択線路に供〉給
するので、電流源１，。３，１，。
４および１，。
７が動作する。
書込みを行なう場合には、誓込導線ＲおよびＳの１方を
接地電位にする。今、例えば、書込導線Ｒを接地電圧と
する。そうすると電流源１順による電流が大地へ流れて
トランジスタＴ，。５がカットオフとなる。
電流源１，瓜による電流はトランジスタＴ，。３のベー
ス電流として流れるのでこれが導適する。
従って、このトランジスタを経て電流源１，ｏ，からの
電流が流れるので、トランジスタＴ，ｏ，がカットオフ
となる。浮動書込導線Ｓについていえば、同様にして、
トランジスタＴ，。２が導適する。
トランジスタＴ，。２のコレクタ電流を電流源１，ｏ，
より供給する。
これがため、この電流源１，ｏ，からトランジスタＴ，
。２およびＴ，。
３のコレクタ電流をそれぞれ供給する。
選択線路ＳＥの選択パルスが終了すると、トランジスタ
Ｔ，ｏ２が導適状機に留まり、トランジスタＴ，ｏ，が
カットオフ状態に留まるので、情報をトリガ回路内に記
憶することができる。書込導線Ｒ又はＳの１方の書込パ
ルスにより、非選択トリガ回路が影響を受けることはな
い。
選択パルスが選択線路ＳＥに生じていない場合には、電
流源１肌および１・ｏ４は、実際には動作しておらず、
これがため、トランジスタＴ，。３およびＴ，。
４がカットオフとなり、従って、情報を書込導線からト
ランジスタＴ，ｏ，およびＴ側に伝送することができな
い。
講出しを行なう場合には、書込導線ＲおよびＳを浮かせ
、選択パルスが入来している場合に、トランジスタＴ，
。
５およびＴ雌を導適する。
この結果、トランジスタＴ，。３およびＴ，。
４がカットオフとなるので、トリガ回路の情報を取出す
ことができない。
トリガ回路の状態に依存して、トランジスタＴ，。７を
導通又は非導通にする。
再び、トランジスタＴ，ｏ，をカットオフし、トランジ
スタＴ，。２を導通にすると、選択パルスにより動作す
る電流源１，。
７より供給される電流はトランジスタＴ，。
７のベース電流となり、これがため、前記トランジスタ
が導通となる。
トランジスタＴ，。７の状態を読出導線０を経て謙出す
。
図には唯１つの論出し導線を示しているにすぎないが、
同様に第２読出導線を設け、これを同様にトランジスタ
Ｔ，。２の余分なコレク外こ接続することもできる。
第２０図は集積記憶回路の１部分を示し、同図において
は図を明確にするために、１個のトリガ回路と、マトリ
ックスの他の残りの同様なトリガ回路の２つの隣接する
マトリックス素子のみを示すにすぎない。
トリガ回路のトランジスタＴ，。
，ないしＴ，。７の多数のｐ型ベース領域をｎ型半導体
本体の表面層内に設ける。
前記各ベース領域により、半導体本体内において、１個
の又はトランジスタＴ側の場合には、２個のｎ型コレク
タ領域を囲み、半導体本体により全トランジスタに共通
なェミッタ領域を構成する。トランジスタを、導電紬条
１９２のパターンを用いて、第１９図に示すトリガ回路
に接続する。同図においては、マトリックスの各トリガ
回路を導電紬条Ｒ，Ｓおよび０に接続する。第１９図に
示す電流源１，ｏ，ないし１，。７を電流注入部と共に
集積回路内に形成す。
供給線路として作用しかつトランジスタＴ，。２，Ｔ側
，Ｔ，。
５およびＴ，。
６のベース領域１９０を配置したいずれかの側に設けら
れたりボン状ｐ型表面領域Ｖを半導体表面に隣接させる
。
表面領域Ｖにより電流注入部の注入層を構成し、半導体
本体を電流注入部の中間層とし、前記ベース領域をバイ
アス電流が上述と同様にして供給されるバイアスされる
べき領域とする。同様にして、選択線路として作用する
ｐ型表面領域ＳＥと半導体本体およびトランジスタＴ，
。３，Ｔ，。
４およびＴ，。
７のベース領域１９０とにより電流注入部を構成する。
更に、半導体本体には２つの平行ｎ型表面領域を構成す
る。これら領域をそれぞれ２つの注入層ＶおよびＳＥと
平行に延在せしめると共にｐ型半導体本体の隣接部分よ
りも高不純物添加濃度とする。前記１方の領域、すなわ
ち、１９３を領域ＳＥの長側部の１方に隣接せしめるの
で、領域ＳＥからの電荷キャリャの注入を、主としてト
ランジスタＴ，瓜，Ｔ，ｏ４およびＴ，。７の方向に行
なうものであり、隣接トリガ回路のトランジスタＴ，ｏ
，およびＴ順の方向に行なうものではない。
他方のｎ型領域１９４をトランジスタＴ，。３，Ｔ，Ｍ
およびＴ，。
７のベース領域とトランジスタＴ，。
２およびＴ，。
６のベース領域との間に延在させ、前記領域１９４によ
りこの領域の相対向して位置する側部の両ベース領域間
における寄生トランジスタ作用を防止する。
所望ならば、他のｎ型領域を隣接する行のトリガ回路間
に設け、該領域を注入層ＶおよびＳＥ間において細条Ｒ
およびＳと平行に延在させる。上記実施例の場合と同様
に、また、全ベース領域の大部分をｎ＋表面領域により
個別的に囲むかあるし、は埋込絶縁層を高不純物添加ｎ
型領域の代りに使用しても良い。上述した集積回路にお
いては、トランジスタＴ，。５およびＴ．ｏ６は、これ
らにより書込用個別の記憶素子を選択するものであるか
ら必要なものである。
本回路においては、全トランジスタのェミツタを互に接
続するので、記憶素子の選択をベース接続部を経てのみ
得ることができる。その結果、行および列を選択するた
め個別のトランジスタを必要とする。第２１図は行およ
び列に配置された多数の等しい記憶回路より形成される
マトリックスに使用する第２記憶回路を示す。
本記憶回路には、ェミッタを例えば接地電位の如き一定
の電位点に接続した２つのｎ−ｐ−ｎ型トランジスタＬ
ｏ，およびＬｏ２を設ける。双安定素子を得るために、
各トランジスタのベースを他方のトランジスタのコレク
タにそれぞれ接続する。記憶回路に対する供給電流をト
ランジスタＬｏ，およびＴ２。２のベースに接続した電
流源１２ｏ，および１２。
２を経て供給する。
情報の書込および説出をｐ−ｎ−ｐ型トランジスタＬｏ
３およびＴ２。４を用いて行なう。
これらトランジスタＬｏ３およびＬｏ４の主電流通路を
経て、トランジスタＴ２ｏ，およびＴ凶２と謙出および
書込導線ＳおよびＲとの間の接続をそれぞれ行なう。こ
れら各導線は記憶回路の行に対し共通である。これらト
ランジスタＬｏ３およびＴ２のを対称構造とするのが好
適である。その理由は、これらトランジスタは両方向に
動作して論取りおよび書込み動作を行なうからである。
所望記憶回路の選択を、記憶素子の列に対し共通であり
、かつ、トランジスタＴ凶３およびＴ２。
４のベースに接続した選択線路を用いて関連する列を選
択することおよび謙出および書込導線ＳおよびＲを用い
て関連する行を選択することにより行なう。
選択および非選択の両状態において、選択線路と読出お
よび書込線路との電圧レベルの値を適当に選定すること
が必要である。例えば、非選択状態における選択線路に
電圧を供給してトランジスタＬｏ３およびＬｏ４を、導
線Ｓ又はＲのいずれかに旨込パルスが入来しているか又
は入来していないかには無関係にカットオフにする。選
択状態においては、選択線路の電圧を選定して記憶回路
の２つお安定状態における場合にトランジスタＬｏ・お
よびＬｏ２のベースに生ずる各電圧値間の値とな０る。
非選択状態においては、謙出および書込導線ＳおよびＲ
を、例えば浮かせるので、関連する記憶素子に属する列
の選択又は非選択状態とは無関係に情報が失なわれるこ
とはない。情報を書込む場合には、書込パルスを選択さ
れた選択線路の露夕圧しベルよりも十分に正にして関連
するトランジスタＬｏ３又はＬｏ４を導通させる必要が
あるが、情報を稀出す場合には、謙出導線の電圧レベル
を選択された選択線路の電圧レベルよりも低くするのが
好適である。０ 記憶回路の消費をできるだけ少なくす
るために、また高読出速度を実現するにもかかわらず、
定常状態の間は記憶回路の供給レベルを低くし、かつ諸
出の間は電流源１２ｏ，および１２ｏ２より供給される
電流を制御することにより前記供給レベルを高夕し、レ
ベルに切換える。
第２１図に示す回路配置は半導体本体に集積化して特に
好適である。
その場合、ｐ−ｎ−ｐ型トランジスタＬｏ３およびＴの
４をそれぞれ横方向トランジスタとし、この場合、２つ
の方向を使用する０も、特に横方向トランジスタの場合
には、両方向の電気特性をほぼ等しくすることが重要で
ある。更に、２つの電流源１２ｏ，および１２。２を電
流注入部を用いて簡単に形成することができる。
その結果、また、集積構造に対しては比較的小半導体表
面をタ必要とするにすぎない。第２２および２３図は電
流注入部を有する記憶マトリックスの集積構造の１部分
を示す。
これを第２２図の破線２２３内に設け、更にこの部分に
第２１図のマトリックス素子を設ける。半導体本０体２
００‘こ、この場合ｐ型導電型の半導体基板板２０１を
設ける。このｐ型基板２０１には、普通の方法により、
ｐ型分離領域２０３を用いて島に副分割されたｎ型ェピ
タキシャル層２０２を設ける。列のマトリックス素子の
全てのｎ−ｐ−ｎトランジスタＬｏ，およびＴ初２を細
長い島２０４内に設ける。この島を半導体本体の縁部に
おいて、例えば、図示の接続部２０５を用いて接地する
。島２０４により前記ｎ−ｐ−ｎトランジスタの共通ェ
ミッタ領域を構成する。多数の注入層を前記島２０４内
に設け、それらの１つのみを図に示す。前記層を、この
場合、ｐ型表面領域２０６を以て構成する。各注入層２
０６のいずれかの側に、４個のｎ−ｐ−ｎトランジスタ
を設ける。これらトランジスタにはｐ型ベース領域２０
７とｎ型コレクタ領域２０８を設ける。このベース領域
２０７を３つの側面における表面２０９において低抵抗
性ｎ型表面領域２１０により囲みむ。この領域２１０を
評面２０９からェピタキシャル層内に延在さして、基板
２０１とェピタキシャル層２０２との境界に設けられた
ｎ型理層層２１１と隣接させる。中間層２０４に属する
領域２１０，２１１を以て多数の凹所を有する低抵抗組
体を構成し、この凹所に注入層２０６、中間層２０４の
高抵抗性部分２１２およびバイアスされるべき領域２０
７を設ける。更に、領域２１０，２１１および埋層層２
１１により島２０４の直列抵抗を小さくせしめるので、
動作中、前記島をほぼ等電位面とする。マトリックス素
子の横方向ｐ−ｎ−ｐトランジスタＬｏ３およびＬｏ４
を形成した同様な島２２１を島２０４のいずれかの側に
おいて延在させる。
また、この島の表面領域２１３および埋暦層２１４によ
り構成した低抵抗性ｎ型領域を設けて直列抵抗を減少さ
せる。実際には、これら島２２１によりマトリックス素
子の列のｐ−ｎ−ｐトランジスタの共通ベース領域を構
成し、選択線路ＳＥＬとして作用せしめる。更に、各ｐ
−ｎ−ｐトランジスタにｐ型領域２１５を設ける。この
領域は、情報読出時にはェミッタ領域として作用し、ま
た、情報書込時にはコレクタ領域として作用する。更に
前記トランジスタｐ型領域２１６を設ける。この領域も
それぞれコレクタ領域およびェミッタ領域として作用す
る。これらｐ−ｎ−ｐトランジスタの各々を、低抵抗性
領域２１３，２１４のカップ状部分により囲む。その結
果、隣接するｐ−ｎ−ｐトランジスタのベース領域間に
は寄生トランジスタ作用がほとんど生じない。半導体本
体２００の表面２０９上に絶縁層２１７を設け、この上
に導電紬条２１８を延在させる。
この紬条によりマトリックス素子の内部接続部を構成す
ると共にこれを回路素子の半導体領域に第２２図に破線
で示す絶縁層内の孔を経て接続する。更に、絶縁層２０
６を接続部２２０が設けられている導電紬条２１９に接
続し、マトリックス素子の行のトランジスタＬｏ３の領
域２１６を導亀細条Ｓに接続し、マトリックス素子の行
のトランジスタＬｏ４の領域２１６を導電細条Ｒに薮続
す○る。電源２２２を接続部２０５および２２０間に接
続して注入層２０６と島間のｐ−ｎ接合と中間層２０４
とを願万向にバイアスする。
この層２２２を、例えば、可制御として休止状態および
書込み夕の期間中におけるよりも情報議出し期間中にお
いて、一層多量のバイアス電流をマトリックス素子のｎ
−ｐ−ｎトランジスタに供給することができる。また、
バイアス電流の斯様な制御を導電細条２０９単位当り行
なうので、バイアス電流を、マ０トリックス素子の隣接
する２つの行の各々に対して、個別的に制御することが
できる。第２２および２３図につき説明した集積構造は
特にコンパクトとなる。
所望半導体表面範囲を、表面２０９からェピタキシヤル
層２０２および基板２０１間の境界まで延在している埋
込絶縁層をｎ十領域２１０および２１３の代りに用いる
ことにより、減少させることができる。その場合、実際
には、ｐ型分離領域２０３およびｎ型領域２１０および
２１３の１部分をいずれかの側に設けるも、その代りに
１個の単一埋込絶縁層を用いることもできる。その結果
、ｎ−ｐ−ｎトランジスタと行のｐ−ｎ−ｐトランジス
タとの間の距離および隣接するｐ−ｎ−ｐトランジスタ
間の距離を小さくすることができる。上述した実施例お
よび参考例より明らかなように、本発明を用いて重大な
る利益を得ることができる。
多くの場合、製造に際し５個のマスクを用いるのみで十
分である。更に又、能動素子の高実装密度を得ることが
できるが、抵抗がほぼ完全に必要ではなくなる。使用ト
ランジスタのェミッタを直接互に接続するので、導電紬
条のパターンが比較的簡単となり、コレクタを自動的に
互に分離することができる。更に、マルチコレクタトラ
ンジスタを簡単に使用することができるので、広い範囲
と多数の導電紬条とを節減することができる。動作中、
電流注入部を用いて供聯合される全バイアス電流を注入
接合の両端間電圧により、同様にして変えるのが特に有
益である。その結果、集積回路の機能を電流レベルから
ほぼ独立させることができるので、広い雑音マージンを
得ることができる。上述した回路においては、それら電
流を特に、電流注入部を用いて供給するも、この電流注
入部を設けるのは、アナログ又はデジタル信号電流又は
電圧を含む任意の情報を処理したり又、応用できる場合
には、書込情報を記憶するためである。
予備電流と称せられるこれら電流には、論理回路、トリ
ガ回路および記憶素子の如き成分における全ての電流を
含み、これら成分の静的又は動的状態において、これら
電流により、これら成分を待機状態とし、すなわち情報
が入力端子に生じた場合には、必要ならば選択信号と結
合して、前記情報を取出すことができるようにしたり、
書込状態を記憶できるようにしたりおよび／又は前記情
報を、所望ならば選択後、出力端子に通知することがで
きるようにする。上述した実施例および参考例における
集積回路を半導体技術に普通に用いられる方法、すなわ
ち例えば、ェピタキシャル方法、埋層層の形成、局部拡
散にする不純物添加および／又はイオン注入法、パター
ン状絶縁マスク等導電層の形成等々により完全に製造す
ることができる。
更に、上述した集積回路を、普通の方法で普通の囲いの
内部に縫合せることができる。例えば、第１参考例の製
造、すなわち、第１なし、し５図に示すフリップフロッ
プの製造方法につき以下詳細に説明する。出発材料を例
えばｎ型導電型および固有抵抗が０．００５および０．
０１５０・伽間の珪素基板２１ａ（第２図）とする。こ
の基板上に固有抵抗を例えば０．２〜０．６０・伽とし
、かつ厚さを例えばほぼ５ｒｍとしたｎ型ェピタキシヤ
ル珪素層２１ｂを設ける。これに関連して、使用反転ト
ランジスタ構造の電流増幅率８はェピタキシャル層の固
有抵抗に依存する。前記増幅率Ｐを約２０とし、固有抵
抗が約０．１０・肌とすると、同じｐおよびｎ型拡散お
よび約０．６０・肌の固有抵抗の場合には８は約１０と
なり、これより、回路を理想的に作動されるためには８
を３以上の値にすることが望ましいことが判る。次に、
例えば、二酸化珪素ののマスク層を使用しおよび低抵抗
性ｎ型部分２１ｃを得るために不純物として燐の拡散処
理を行う。
この部分の表面濃度を例えば１枠原子／立方センチメー
トルとする。前記燐の不純物添加領域を半導体本体に形
成する孔を多数平行に延在させて、２つの燐俵延在部分
間に常時十分な範囲を設けて該範囲内に、次の処理工程
において、所望の大きさのベース領域を形成することが
できる。更に、これら孔の２つを使用するも、この場合
、これら孔としては、その孔の伸長部分が互に対向しか
つ互に一列に配置した孔を使用する。これら孔の対向し
て配置した伸長部分の端部間の距離を、対向して配置し
たベース領域例えば５および１０間の最終的に望ましい
距離と等しくするか又はそれよりもわずかに短かくする
。ベース領域１ないし１０および注入層２０をマスク層
の所望の大きさの孔を経て拡散により同時に形成する。
本例においては、マスクパターンを２つの平行な紬条を
以て構成し、これら紬条をその後得られるｎ＋領域の伸
長部分を横切方向に延在させ、しかも互に向合って配置
した伸長部分間の中間スペースの大部分に設け、各々が
その１端において、前記伸長部分の端部とわずかに重な
り合うようにするか、又はこれらが互に触れ合うように
する。前記紬条の幅を各ベース領域および注入眉間の所
望な距離に一致させる。例えば、鶴素を自由表面を経て
、例えば２．５仏ｍの深さに内方拡散し、単位面積当り
の抵抗を、例えば約１５００とする。２つのマスク紬条
間において、注入層を得、更に、互に分離されたベース
領域１なし、し１０を得る。その理由は前記拡散処理の
表面濃度が不十分であるため既に形成されている導電型
をｎ十部分２１ｃに変えるからである。このように、ベ
ース領域を自動的にｎ＋副領域２１ｃに直接隣接せしめ
る。これら副領域の各々を、その３側面において、Ｕ字
状のｎ十型領域を囲む。コレクタ領域２２なし、し３７
を、例えば、燐を約１．５ムｍの深さにかつ単位面積当
り５０の抵抗となるように局部拡散することにより形成
し、次に接点孔を絶縁層内に食刻しかつ導電細条１４の
パターンを例えば、アルミニウム層を蒸着し次に食刻す
ることにより形成する。注入層２０の幅を、例えば例２
０仏ｍとする。
注入層２０から各ベース領域までの距離を約８仏ｍとす
る。ベース領域５の大きさを、例えば、約５０一ｍ×８
０ムｍとし、コレクタ領域３３の大きさを２０〆ｍ×２
０仏ｍとする。隣接ベース領域間のｎ十伸長部分の幅を
、例えば、１０ｒｍとする。抵抗性副領域２１Ｃの全体
又は１部分の代りに埋込絶縁層を使用する場合には、該
柳絶縁層を、例えば、窒化珪素から成るマスク層を用い
て、例えば局部的に酸化処理して得ることができる。第
６および１３図に１例として示すように、健暦層を使用
する場合には、これらに対して例えば、枇素を不純物添
加してその表面濃度を約１び９原子／立方センチメート
ルとしまた単位面積当りの抵抗を約２００とする。例え
ば第１３図に示す埋層層１３５をバイアスされるべきベ
ース領域よりも高い不純物添加濃度とする。こうするこ
とにより前記埋層層が関連トランジスタのェミッ夕領域
の１部分を形成する場合に特に利益を奏することができ
る。本発明は上述した実施例に限定されることなく幾多
の変更が可能である。
例えば、ゲルマニウムおよび半導体材料料のＡＯＢＶ化
合物又は組合せの如き他の半導体材料を使用することが
できる。すなわち、例えば基板を回路素子が形成された
表面領域とは別の半導体材料を以て構成する。上部に低
不純物添加層２１ｂをェピタキシャル成長させたｎ＋基
板２１１（第２図）から出発する代りに、また出発材料
を低抵抗体基板とし、これに不純物の外方拡散により一
層低い不純物添加表面層を設けることもできる。更にま
た上記実施例および参考例における導電型を相互に交換
する場合には、これと同時に、電圧極性を交換する必要
がある。また、集積回路に例えば１個以上の光学信号入
力端子および／又は信号出力端子を形成することもでき
る。例えば入来光学信号を回路に組込んだフオトダイオ
ード又はフオトトランジスタを用いて電気信号に変換す
ることもできる。この場合、電気信号を回路の他の部分
の入力信号とする。また、注入層を例えば電流注入部の
中間層から絶縁材料の薄い層により分離された層として
使用することもできる。
トンネル注入を使用して、電荷キャリャを導電層から薄
い絶縁層を経て電流注入部の中間層に少数電荷キャリャ
として到達させることができる。電流注入部を例えば、
４個の又は少なくとも偶数個の層を以て構成することが
できる。
なおしかし、この電流注入部を奇数個の層で構成して使
用するのが好適である。また、４個又はそれ以上の個数
から成る電流注入層の場合には、バイアスされるべき領
域から離間して関連回路素子のせいぜい他の１つの領域
を電流注入部ある層と一緒に形成する。更に、例えば７
重層から成る電流注入部の第３および第５層を互に独立
に使用して、バイアスされるべき領域に供総合されるべ
きバイアス電流を制御する。
従って、第３および第５層を、例えば出力端子をバイア
スされるべき領域により形成するＡＮＤゲ−トの２つの
入力端子とすることもできる。図示のバイポーラトラン
ジスタ以外の回路素子領域、例えばダイオードおよび電
界効果トランジスタの領域に、同様にして電流注入部を
用いて、バイアス篭流を供聯合することもできる。
更に、例えば電界効果トランジスタ、特に、低限界値電
圧電界効果トランジスタのゲート電極を電流注入層部を
用いて制御することができる。第１図に示す横方向電流
注入部を使用する場合には、バイアスされるべき各領域
に供給されるバイアス電流間の比はバイアスされるべき
関運べ‐ス領域および中間層２１間のｐ−ｎ接合の注入
層２０と向い合う部分の長さ間の比に比例する。
図示例においては、得られるバイアス電流量は各ベース
領域に対して等しい。構造の長さの違いを用いてその比
を変えることができる。このように、例えば集積回路の
小板上の第１トランジスタおよび／又は最終段トランジ
ス外こは比較的大電流を供給して小板の入力端子および
出力端子の雑音マージンを大きくすることができる。必
要があれば、この雑音マージンを大きくする他の方法は
電流源値３を大とすることである。このように高い回路
利得を、問題のトランジスタに比較的広いコレクタ領域
を形成することによって得ることができる。このような
比較的広いコレクタ領域の寸法を例えば４０ムｍ×２０
仏ｍとし、第１図の実施例の場合に使用した２０仏ｍ×
２０ムｍとは違える。この伸長コレクタ領域を第１図に
おける場合に５０ｒｍではなくて７０仏ｍの比較的広い
ベース領域内に形成する。バイアスされるべき異なる領
域の異なるバイアス電流をセットアップする他の方法に
おいては、電流注入部の関連する注入整流接合およびバ
イアスされるべき異なる領域間の異なる距離を使用する
。
この距離が大となると、増々バイアスされるべき領域に
より捕獲される電荷キャリヤの数が少なくなり、かつ増
々ベース領域バイアスされるべき領域に隣接する領域内
の有効拡散長が増大する。更に、不純物添加を行なう代
りに、電流注入部の１個以上の層を、半導体本体内に例
えば表面状態および／又は絶縁層内の電荷および／又は
絶縁層上に設けられた電極層を用いて、譲出することが
できる。
上述した５重層電流注入部においては、例えば第３層を
譲出反転層によって形成することができる。また、電流
注入の１個以上の層を不純物添加により得られる部分と
これと密着した譲出部との組合せを以て構成することも
できる。例えば、不純物添加により電流注入都内に得ら
れた注入接合および捕獲接合間の距離を比較的大きくす
るので、電流注入部の前記部分においては、ほとんど電
流が流れない場合には、前記距離を他の層と向い合う側
面上の表面における１方又は双方の層を反転層によって
伸長させて減少させることができる。上述した反転層を
使用する楊場合に、特にこれら層を絶縁電極層を用いて
形成した場合には、バイアスされるべき領域に供聯合さ
れるバイアス電流を電極層の電圧によって制御すること
ができる。
上述した各実施例より明らかなように、本発明集積回路
の構造をコンパクトにし得ると共に、これを簡単な方法
により製造することができる。本集積回路構造において
は、表面に接する１導電型の半導体領域を設け、該半導
体領域内に反対導電型の伸長細条状態表面積域を延在さ
せて、例えばチャンネルやグリッドの系の１部分を形成
すると共に隣接する領域とｐ−ｎ接合を形成し、更に互
にかつ前記細条状領域の少なくとも１つの長側部上の表
面に隣接する紬条状領域から分離された反対導電型の数
個の並置表面領域を設け、該表面領域は回路の回路素子
のバイアスされるべき領域特にバイポーラトランジスタ
のバイアスされるべきベース領域を構成し、前記隣接す
る領域および細状表面領域のそれぞれに接続部を設けて
前記ｐ−ｎ接合を順方向にバィアスして前記隣接する領
域に少数電荷キャリャを注入し、前記バイアスされるべ
き領域は、前記隣接する領域から、該領域と前記バイア
スされるべき領域とにより形成されるｐ−ｎ後合を経て
少数電荷キャリャを捕獲することによりバイアス電流を
受けることを特徴とする。本発明の実施に当っては次の
事項をも実施の条件とすることが出来る。｛１１ 前記
分離領域１５２ａは第２導電型の半導体材料から形成し
、この分離領域１５２ａおよび前記第２層１５３は第２
１導電型の共通の半導体領域を形成していること。
【図面の簡単な説明】
第１図は電流注入部を使用する集積回路の第１の参考例
の１部分を示す略線的平面図、第２図は第１図に示す集
積回路のローロ線上に沿って取った断面図、第３図は第
１図および２図に示す集積０回路を示す電気回路図、第
４図は電流注入部を使用するゲート回路を示す回路図、
第５図は第１および２図に示す集積回路のＶ一Ｖ線上に
沿った断面図、第６図は電流注入部を使用する集積回路
の第２参考例の１部分を示す断面図、第７は電流部ク分
を使用する集積回路の第３参考例の１部分を示す略線的
回路図、第８図は第７図の集積回路の断面図、第９図は
電流注入部を使用する集積回路の第４参考例を示す略線
的断面図、第１０図は前記第４参考例に関連した電気回
路を示す回路図、第０ １１図は本発明による集積回路
の第１実施例を示す回路図、第１２図は注入部を使用す
る集積回路の他の参考例の原理を説明するために線図、
第１３図は第１１図に示す集積回路の第１実施例の１部
分を示す略線的断面図、第１４図は電流注入部夕を使用
する集積回路の第５参考例の１部分を示す略線的平面図
、第１５図は第１４図のＸＶ−ＸＶ線上に沿って取って
示す断面図、第１６図は本発明による集積回路の第２実
施例の１部分を示す略線的平面図、第１７図は第１６図
のＸ肌−×肌線０上に沿って取った断面図、第１８図は
電流注入部を使用する集積回路の第６参考例を示す略線
的断面図、第１９図は電流注入部を使用する集積回路の
第７実施例と関連する電気回路を示す回路図、第２０図
は第１９図の集積回路を示す略線的平面図、第２１図は
電流注入部を使用する集積回路の第８参考例と関連する
電気回路を示す回路図、第２２図は第２１図に示す集積
回路を示す平面図、第２３図は第２２図のＸＸ血−ＸＸ
ｍ線上に沿った断面図である。 １〜１０・・・・・・回路素子、５・・・・・・捕獲層
、１２・・・・・・半導体本体、１４・・・・・・導電
細条、１５，１６，１３２・・…・接続部、１７・・・
・・・電源、１８，１９，１３０，１３１・・・・・・
整流接合、２０，１２８・・．・・・注入層、２１・・
・・・・中間層、１２０・・・・・・半導体本体の１側
面、１２５・・・・・・電流注入層、１２７・・・・・
・隣接層。 Ｆｉｇ．ｌ Ｆｉ９．２２１ Ｆｉｇ．ム Ｆ‘９． Ｆｉｇ．３ Ｆｉｇ．６ Ｆｉ９．８ Ｆｉｇ．９ Ｆｉ９．１０ Ｆｉ９．１１ Ｆｉｇ．１２ Ｆｉ９．１５ Ｆｉｇ．１３ Ｆｉ９．１４ Ｆｉ９．１６ Ｆｉｇ．１７ Ｆｉｇ．１８ Ｆね・２０ Ｆｉｇ．１９ Ｆｉ９．２１ Ｆｉｇ．２２ Ｆｉｑ．２３

Claims (1)

    【特許請求の範囲】
  1. １ 回路素子に共通の本体の一側に並置された複数個の
    当該回路素子を具えており、該回路素子の半導体領域は
    これに対し電気接続を行なうため前記一側に存在する導
    電細条のターンに接続してあり、該パターンは電気信号
    用の少なくとも１個の入力部および少なくとも１個の出
    力部を有しており、前記回路素子の少なくとも２個の回
    路素子は第１導電型の第１電極領域を有し、この第１電
    極領域は前記一側において前記共通本体の表面に隣接し
    ていると共に該表面に隣接した第２電極領域と整流接合
    を形成しており、前記第１電極領域はバイアス電流源と
    して供する電流注入部の３層構造の一部分を第３層とし
    て形成し、前記３層構造はさらに第１層としての注入層
    と、該注入層からは第１整流接合によつて分離された前
    記第３層からは第２整流接合によつて分離されている第
    ２層とを有しており、前記共通本体は少なくとも２個の
    個別の前記第３層を具えており、該２個の個別の第３層
    の各々は前記２個の第１電極領域の１つと共通半導体領
    域を共有しており、さらに、前記第１整流接合を順方向
    にバイアスして前記第３層に対して電荷キヤリアを供給
    せしめるための手段を具えており、前記第１層は第２導
    電型の第２層の隣接している部分よりも不純物添加濃度
    の一層高い第１導電型の領域とする集積回路において、
    前記少なくとも２個の回路素子の２個の前記第１電極領
    域は第１導電型の表面層の一部分であつてこの表面層は
    これら一部分に共通する基板領域上を延在しており、第
    １導電型のこれら前記一部分は、これら一部分の各々が
    前記表面層を通つて少なくとも前記共通の基板領域にま
    で延在している分離領域によつて囲まれることによつて
    互いに横方向に分離されており、１個又は２個以上の該
    分離領域は、これら２個の前記一部分の第１導電型の材
    料と１個又は２個以上のｐｎ接合を形成する第２導電型
    の半導体材料及び絶縁材料の両者又はいずれか一方を含
    み、これら２個の前記一部分は該ｐｎ接合及び該絶縁材
    料の両者又はいずれか一方によつて横方向に制限されか
    つ該ｐｎ接合及び該絶縁材料の両者又はいずれか一方に
    まで横方向に延在していることを特徴とする集積回路。
JP55086015A 1971-05-22 1980-06-26 集積回路 Expired JPS6019669B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NL7107040 1971-05-22
NL7107040A NL7107040A (ja) 1971-05-22 1971-05-22

Publications (2)

Publication Number Publication Date
JPS568870A JPS568870A (en) 1981-01-29
JPS6019669B2 true JPS6019669B2 (ja) 1985-05-17

Family

ID=19813233

Family Applications (14)

Application Number Title Priority Date Filing Date
JP47049966A Pending JPS5215359B1 (ja) 1971-05-22 1972-05-22
JP51026620A Expired JPS594862B2 (ja) 1971-05-22 1976-03-11 集積回路
JP8601080A Granted JPS568866A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601980A Granted JPS5638857A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8602180A Granted JPS5638859A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601180A Granted JPS568867A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086018A Expired JPS5857910B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8602080A Granted JPS5638858A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086013A Expired JPS604593B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8601680A Granted JPS5638854A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086017A Expired JPS604594B2 (ja) 1971-05-22 1980-06-26 集積化直線増幅回路
JP8601280A Granted JPS568868A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086015A Expired JPS6019669B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8601480A Granted JPS568869A (en) 1971-05-22 1980-06-26 Integrated circuit

Family Applications Before (12)

Application Number Title Priority Date Filing Date
JP47049966A Pending JPS5215359B1 (ja) 1971-05-22 1972-05-22
JP51026620A Expired JPS594862B2 (ja) 1971-05-22 1976-03-11 集積回路
JP8601080A Granted JPS568866A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601980A Granted JPS5638857A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8602180A Granted JPS5638859A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601180A Granted JPS568867A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086018A Expired JPS5857910B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8602080A Granted JPS5638858A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086013A Expired JPS604593B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8601680A Granted JPS5638854A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086017A Expired JPS604594B2 (ja) 1971-05-22 1980-06-26 集積化直線増幅回路
JP8601280A Granted JPS568868A (en) 1971-05-22 1980-06-26 Integrated circuit

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP8601480A Granted JPS568869A (en) 1971-05-22 1980-06-26 Integrated circuit

Country Status (22)

Country Link
US (4) US4056810A (ja)
JP (14) JPS5215359B1 (ja)
AR (1) AR193989A1 (ja)
AT (1) AT361042B (ja)
AU (1) AU474945B2 (ja)
BE (1) BE783738A (ja)
BR (1) BR7203222D0 (ja)
CA (1) CA970473A (ja)
CH (1) CH551694A (ja)
DE (5) DE2266041C2 (ja)
DK (1) DK138198B (ja)
ES (1) ES403026A1 (ja)
FR (1) FR2138905B1 (ja)
GB (1) GB1398862A (ja)
HK (7) HK38678A (ja)
IE (1) IE37694B1 (ja)
IT (1) IT958927B (ja)
NL (5) NL7107040A (ja)
NO (1) NO135614C (ja)
SE (3) SE382137B (ja)
YU (1) YU35934B (ja)
ZA (1) ZA723230B (ja)

Families Citing this family (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL160687C (nl) * 1972-06-10 1979-11-15 Philips Nv Toongenerator voor het opwekken van gekozen frequenties.
DE2344244C3 (de) * 1973-09-01 1982-11-25 Robert Bosch Gmbh, 7000 Stuttgart Laterale Transistorstruktur
FR2244262B1 (ja) * 1973-09-13 1978-09-29 Radiotechnique Compelec
US4153909A (en) * 1973-12-10 1979-05-08 National Semiconductor Corporation Gated collector lateral transistor structure and circuits using same
GB1507299A (en) * 1974-03-26 1978-04-12 Signetics Corp Integrated semiconductor devices
DE2442716C3 (de) * 1974-09-06 1984-06-20 Deutsche Itt Industries Gmbh, 7800 Freiburg Monolithisch integriertes NOR-Gatter
JPS5431872B2 (ja) * 1974-09-06 1979-10-09
DE2442773C3 (de) * 1974-09-06 1978-12-14 Deutsche Itt Industries Gmbh, 7800 Freiburg Integrierte Master-Slave-Flipflopschaltung
NL7413264A (nl) * 1974-10-09 1976-04-13 Philips Nv Geintegreerde schakeling.
DE2560485C2 (ja) * 1974-10-09 1987-02-26 N.V. Philips' Gloeilampenfabrieken, Eindhoven, Nl
NL7513827A (nl) * 1974-11-26 1976-05-31 Sony Corp Halfgeleiderinrichting, meer in het bijzonder volgens het principe van "integrated injection logic" werkende halfgeleiderinrichting.
DE2460150C2 (de) * 1974-12-19 1984-07-12 Ibm Deutschland Gmbh, 7000 Stuttgart Monolitisch integrierbare Speicheranordnung
US4054900A (en) * 1974-12-27 1977-10-18 Tokyo Shibaura Electric Co., Ltd. I.I.L. with region connecting base of double diffused injector to substrate/emitter of switching transistor
JPS5615587B2 (ja) * 1974-12-27 1981-04-10
US4119998A (en) * 1974-12-27 1978-10-10 Tokyo Shibaura Electric Co., Ltd. Integrated injection logic with both grid and internal double-diffused injectors
JPS561783B2 (ja) * 1974-12-27 1981-01-16
US4107719A (en) * 1975-02-19 1978-08-15 Siemens Aktiengesellschaft Inverse planar transistor
DE2509530C2 (de) * 1975-03-05 1985-05-23 Ibm Deutschland Gmbh, 7000 Stuttgart Halbleiteranordnung für die Grundbausteine eines hochintegrierbaren logischen Halbleiterschaltungskonzepts basierend auf Mehrfachkollektor-Umkehrtransistoren
FR2308206A2 (fr) * 1975-04-14 1976-11-12 Radiotechnique Compelec Circuit logique integre a injecteurs de courant
DE2529951A1 (de) * 1975-07-04 1977-01-27 Siemens Ag Lateraler, bipolarer transistor
US4599635A (en) * 1975-08-28 1986-07-08 Hitachi, Ltd. Semiconductor integrated circuit device and method of producing same
FR2326810A1 (fr) * 1975-09-30 1977-04-29 Thomson Csf Nouveaux inverseurs logiques integres
FR2337431A1 (fr) * 1975-12-29 1977-07-29 Radiotechnique Compelec Perfectionnement a la structure des circuits integres a transistors bipolaires et procede d'obtention
FR2337432A1 (fr) * 1975-12-29 1977-07-29 Radiotechnique Compelec Perfectionnement a la structure des circuits integres a transistors bipolaires complementaires et procede d'obtention
DE2700587A1 (de) * 1976-01-15 1977-07-21 Itt Ind Gmbh Deutsche Monolithisch integrierte i hoch 2 l-speicherzelle
NL7606193A (nl) * 1976-06-09 1977-12-13 Philips Nv Geintegreerde schakeling.
JPS608628B2 (ja) * 1976-07-05 1985-03-04 ヤマハ株式会社 半導体集積回路装置
US4150392A (en) * 1976-07-31 1979-04-17 Nippon Gakki Seizo Kabushiki Kaisha Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors
JPS5325375A (en) * 1976-07-31 1978-03-09 Nippon Gakki Seizo Kk Semiconductor integrated circuit devi ce
JPS5838938B2 (ja) * 1976-08-03 1983-08-26 財団法人半導体研究振興会 半導体集積回路
DE2652103C2 (de) * 1976-11-16 1982-10-28 Ibm Deutschland Gmbh, 7000 Stuttgart Integrierte Halbleiteranordnung für ein logisches Schaltungskonzept und Verfahren zu ihrer Herstellung
FR2373163A1 (fr) * 1976-12-03 1978-06-30 Thomson Csf Structure pour circuits logiques
JPS588147B2 (ja) * 1976-12-08 1983-02-14 ヤマハ株式会社 半導体集積回路装置
JPS5811134B2 (ja) * 1976-12-14 1983-03-01 株式会社東芝 分周回路
US4067038A (en) * 1976-12-22 1978-01-03 Harris Corporation Substrate fed logic and method of fabrication
NL7614610A (nl) * 1976-12-31 1978-07-04 Philips Nv Inrichting voor het koppelen van in i2l techniek bedreven transistoren met een op hogere rust- stroom ingestelde transistor.
NL7700420A (nl) * 1977-01-17 1978-07-19 Philips Nv Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan.
JPS53121487A (en) * 1977-03-30 1978-10-23 Mitsubishi Electric Corp Semiconductor logic circuit device of electrostatic induction type
JPS53122381A (en) * 1977-03-31 1978-10-25 Mitsubishi Electric Corp Semiconductor logic circuit device of electrostatic induction type
US4400689A (en) * 1977-04-07 1983-08-23 Analog Devices, Incorporated A-to-D Converter of the successive-approximation type
GB1584724A (en) * 1977-07-14 1981-02-18 Philips Electronic Associated Integrated injection logic circuits
FR2404962A1 (fr) * 1977-09-28 1979-04-27 Ibm France Dispositif semi-conducteur du genre cellule bistable en technologie a injection de courant, commandee par l'injecteur
FR2408914A1 (fr) * 1977-11-14 1979-06-08 Radiotechnique Compelec Dispositif semi-conducteur monolithique comprenant deux transistors complementaires et son procede de fabrication
GB2014387B (en) * 1978-02-14 1982-05-19 Motorola Inc Differential to single-ended converter utilizing inverted transistors
US4348600A (en) * 1978-02-14 1982-09-07 Motorola, Inc. Controlled current source for I2 L to analog interfaces
DE2816949C3 (de) * 1978-04-19 1981-07-16 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierte Halbleiteranordnung und deren Verwendung zum Aufbau einer Speicheranordnung
NL7806989A (nl) * 1978-06-29 1980-01-03 Philips Nv Geintegreerde schakeling.
US4199776A (en) * 1978-08-24 1980-04-22 Rca Corporation Integrated injection logic with floating reinjectors
JPS55145363A (en) * 1979-04-27 1980-11-12 Toshiba Corp Semiconductor device
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition
US4458406A (en) * 1979-12-28 1984-07-10 Ibm Corporation Making LSI devices with double level polysilicon structures
US4412142A (en) * 1980-12-24 1983-10-25 General Electric Company Integrated circuit incorporating low voltage and high voltage semiconductor devices
US4475280A (en) * 1980-12-24 1984-10-09 General Electric Company Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices
JPS57116430A (en) * 1981-01-13 1982-07-20 Toshiba Corp Inverted logical circuit
US4654684A (en) * 1981-04-13 1987-03-31 International Business Machines Corp. Magnetically sensitive transistors utilizing Lorentz field potential modultion of carrier injection
JPS5947467B2 (ja) * 1981-09-01 1984-11-19 セイコーインスツルメンツ株式会社 温度センサ−用半導体素子
US4567500A (en) * 1981-12-01 1986-01-28 Rca Corporation Semiconductor structure for protecting integrated circuit devices
US4629912A (en) * 1982-02-02 1986-12-16 Fairchild Camera And Instrument Corp. Schottky shunt integrated injection
JPS58122611U (ja) * 1982-02-15 1983-08-20 カルソニックカンセイ株式会社 自動車用空気調和装置
JPS6048090A (ja) * 1983-08-26 1985-03-15 伊勢電子工業株式会社 螢光表示装置
JPS6074455A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd マスタスライス集積回路
JPH031424Y2 (ja) * 1985-02-08 1991-01-17
US4813017A (en) * 1985-10-28 1989-03-14 International Business Machines Corportion Semiconductor memory device and array
US4794277A (en) * 1986-01-13 1988-12-27 Unitrode Corporation Integrated circuit under-voltage lockout
JPS6241030A (ja) * 1986-05-09 1987-02-23 Sumitomo Rubber Ind Ltd タイヤの製造方法
US5087579A (en) * 1987-05-28 1992-02-11 Texas Instruments Incorporated Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5060044A (en) * 1987-05-28 1991-10-22 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
JPS6439120U (ja) * 1987-09-04 1989-03-08
DE58907969D1 (de) * 1988-02-15 1994-08-04 Siemens Ag Schaltungsanordnung zum Schutze einer integrierten Schaltung.
JPH0828423B2 (ja) * 1988-10-14 1996-03-21 日本電気株式会社 半導体記憶装置
JP3237757B2 (ja) * 1989-12-28 2001-12-10 呉羽化学工業株式会社 電子部品封止用樹脂組成物および封止電子部品
US4999687A (en) * 1990-04-25 1991-03-12 At&T Bell Laboratories Logic element and article comprising the element
JPH0721531U (ja) * 1991-07-22 1995-04-18 積水化成品工業株式会社 折り箱容器
JP2955106B2 (ja) * 1992-01-06 1999-10-04 三菱電機株式会社 半導体装置
US5244098A (en) * 1992-11-02 1993-09-14 The Read Corporation Material separating apparatus and method
JP2537308Y2 (ja) * 1993-08-18 1997-05-28 善孝 小林 自転車用サドルカバー入れ
US5978688A (en) * 1995-12-29 1999-11-02 Advanced Micro Devices, Inc. Apparatus and method for protocol interface
US5943373A (en) * 1995-12-29 1999-08-24 Advanced Micro Devices, Inc. External protocol hooks system and method
US6125139A (en) * 1995-12-29 2000-09-26 Advanced Micro Devices, Inc. Narrowband digital cordless telephone
US6978009B1 (en) * 1996-08-20 2005-12-20 Legerity, Inc. Microprocessor-controlled full-duplex speakerphone using automatic gain control
US6514785B1 (en) * 2000-06-09 2003-02-04 Taiwan Semiconductor Manufacturing Company CMOS image sensor n-type pin-diode structure
US7598521B2 (en) * 2004-03-29 2009-10-06 Sanyo Electric Co., Ltd. Semiconductor device in which the emitter resistance is reduced
US7433192B2 (en) * 2004-12-29 2008-10-07 Agere Systems Inc. Packaging for electronic modules
US7215204B2 (en) * 2004-12-29 2007-05-08 Agere Systems Inc. Intelligent high-power amplifier module
CN105047289A (zh) * 2015-07-06 2015-11-11 舒泳军 一种带滑槽滑块的隔热屏罩的电缆
CN104979045A (zh) * 2015-07-06 2015-10-14 余储 一种带有防火层的隔热屏罩的电缆
US10249607B1 (en) 2017-12-15 2019-04-02 Texas Instruments Incorporated Internally stacked NPN with segmented collector
KR102239463B1 (ko) * 2020-11-25 2021-04-14 재단법인대구경북과학기술원 칼슘 이온 전지용 나시콘계 전극 조성물 및 이를 포함하는 칼슘 이온 전지

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4935030A (ja) * 1972-08-03 1974-04-01

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2838617A (en) * 1953-01-13 1958-06-10 Philips Corp Circuit-arrangement comprising a four-zone transistor
US2936384A (en) * 1957-04-12 1960-05-10 Hazeltine Research Inc Six junction transistor signaltranslating system
US3165710A (en) * 1961-03-27 1965-01-12 Westinghouse Electric Corp Solid state oscillator
US3177414A (en) * 1961-07-26 1965-04-06 Nippon Electric Co Device comprising a plurality of transistors
JPS4632972B1 (ja) * 1967-11-13 1971-09-27
US3517324A (en) * 1968-01-22 1970-06-23 Eastman Kodak Co Complementary emitter follower
US3579059A (en) * 1968-03-11 1971-05-18 Nat Semiconductor Corp Multiple collector lateral transistor device
US3643235A (en) * 1968-12-30 1972-02-15 Ibm Monolithic semiconductor memory
US3817797A (en) * 1969-05-12 1974-06-18 Ibm Construction of monolithic chip and method of distributing power there-in for individaul electronic devices constructed thereon
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee
NL6917885A (ja) * 1969-11-28 1971-06-02
US3657612A (en) * 1970-04-20 1972-04-18 Ibm Inverse transistor with high current gain
DE2021824C3 (de) * 1970-05-05 1980-08-14 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische Halbleiterschaltung
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
US3778688A (en) * 1971-03-15 1973-12-11 Texas Instruments Inc Mos-bipolar high voltage driver circuit
DE2165729C3 (de) * 1971-12-30 1975-02-13 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung
US3708691A (en) * 1972-01-21 1973-01-02 Tektronix Inc Large scale integrated circuit of reduced area including counter
DE2212168C2 (de) * 1972-03-14 1982-10-21 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierte Halbleiteranordnung

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4935030A (ja) * 1972-08-03 1974-04-01

Also Published As

Publication number Publication date
NL187551B (nl) 1991-06-03
CH551694A (de) 1974-07-15
HK39178A (en) 1978-07-21
HK39278A (en) 1978-07-21
FR2138905B1 (ja) 1980-04-04
BE783738A (fr) 1972-11-20
JPS5638854A (en) 1981-04-14
NL7107040A (ja) 1972-11-24
YU35934B (en) 1981-08-31
JPS568866A (en) 1981-01-29
JPS568869A (en) 1981-01-29
JPS568870A (en) 1981-01-29
JPS5215359B1 (ja) 1977-04-28
FR2138905A1 (ja) 1973-01-05
DE2266040C2 (ja) 1991-08-08
BR7203222D0 (pt) 1973-08-09
SE404459B (sv) 1978-10-02
ZA723230B (en) 1973-12-19
US4714842A (en) 1987-12-22
NL8203799A (nl) 1983-01-03
JPS604594B2 (ja) 1985-02-05
SE382137B (sv) 1976-01-12
JPS5638858A (en) 1981-04-14
NO135614C (no) 1978-06-29
NL8204809A (nl) 1983-04-05
US4078208A (en) 1978-03-07
NL8204833A (nl) 1983-04-05
NL187551C (nl) 1991-11-01
JPS5623309B2 (ja) 1981-05-30
AR193989A1 (es) 1973-06-12
HK38678A (en) 1978-07-21
JPS568867A (en) 1981-01-29
JPS5638856A (en) 1981-04-14
NL188608B (nl) 1992-03-02
JPS5638859A (en) 1981-04-14
DE2266041C2 (ja) 1992-03-12
JPS5623308B2 (ja) 1981-05-30
HK38878A (en) 1978-07-21
YU135572A (en) 1980-12-31
JPS594862B2 (ja) 1984-02-01
AU7098974A (en) 1976-01-08
JPS568868A (en) 1981-01-29
JPS5857910B2 (ja) 1983-12-22
DK138198B (da) 1978-07-24
JPS5617056A (en) 1981-02-18
AU4256572A (en) 1973-11-29
JPS5638855A (en) 1981-04-14
HK38978A (en) 1978-07-21
NL8204877A (nl) 1983-04-05
US4286177A (en) 1981-08-25
JPS5712302B2 (ja) 1982-03-10
ES403026A1 (es) 1975-05-01
DK138198C (ja) 1978-12-27
JPS604593B2 (ja) 1985-02-05
DE2224574A1 (de) 1972-11-30
HK39078A (en) 1978-07-21
JPS51112192A (en) 1976-10-04
ATA439572A (de) 1980-07-15
NL188608C (nl) 1992-08-03
SE404460B (sv) 1978-10-02
NL187550C (nl) 1991-11-01
JPS5623310B2 (ja) 1981-05-30
AU474945B2 (en) 1976-08-05
JPS5719580B2 (ja) 1982-04-23
DE2266042C2 (ja) 1992-03-12
IT958927B (it) 1973-10-30
IE37694L (en) 1972-11-22
AT361042B (de) 1981-02-10
US4056810A (en) 1977-11-01
JPS5732510B2 (ja) 1982-07-12
JPS5638857A (en) 1981-04-14
DE2224574C2 (ja) 1990-01-11
JPS5719581B2 (ja) 1982-04-23
IE37694B1 (en) 1977-09-28
SE7507351L (sv) 1975-06-26
NL187661C (nl) 1991-12-02
CA970473A (en) 1975-07-01
HK38778A (en) 1978-07-21
NO135614B (ja) 1977-01-17
JPS5719582B2 (ja) 1982-04-23
GB1398862A (en) 1975-06-25

Similar Documents

Publication Publication Date Title
JPS6019669B2 (ja) 集積回路
US4007385A (en) Serially-connected circuit groups for intergrated injection logic
JPH0644619B2 (ja) 光電変換装置
CA1118531A (en) Semiconductor integrated logic circuit
EP0043007B1 (en) Saturation-limited bipolar transistor circuit structure and method of making
KR930001220B1 (ko) 반도체 집적회로 장치 및 그의 제조방법
US4255671A (en) IIL Type semiconductor integrated circuit
US4475280A (en) Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices
US3979766A (en) Semiconductor device
ES358978A1 (es) Un dispositivo de interruptor de comunicacion integrado.
JPS61113270A (ja) モノリシックトランジスタ論理回路
JP3008952B2 (ja) Ｎｐｎ逆ベータ感度を減少させたフィードホワードダーリントン回路
WO1981000924A1 (en) Current source having saturation protection
US4199776A (en) Integrated injection logic with floating reinjectors
GB2058453A (en) Static bipolar memory
JPS6022504B2 (ja) 半導体装置の製造方法
JPS5832505B2 (ja) 半導体集積回路
IE860793L (en) Selectively accessible memory having active load
JP2959003B2 (ja) 半導体記憶装置
JPS5575256A (en) Semiconductor device
JPH0770603B2 (ja) 半導体装置
JPH0468787B2 (ja)
JPS6262059B2 (ja)
JPS6123658B2 (ja)
JPH03175672A (ja) バイポーラ型記憶装置