JPS604593B2 - 集積回路 - Google Patents

集積回路

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JPS604593B2
JPS604593B2 JP55086013A JP8601380A JPS604593B2 JP S604593 B2 JPS604593 B2 JP S604593B2 JP 55086013 A JP55086013 A JP 55086013A JP 8601380 A JP8601380 A JP 8601380A JP S604593 B2 JPS604593 B2 JP S604593B2
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コルネリス・マリア・ハ−ト
アリエ・スロ−ブ
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Koninklijke Philips NV
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Koninklijke Philips Electronics NV
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Publication date
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Publication of JPS5617056A publication Critical patent/JPS5617056A/ja
Publication of JPS604593B2 publication Critical patent/JPS604593B2/ja
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Description

【発明の詳細な説明】 本発明は半導体本体の１側面上に互に並置された数個の
回路素子を具え、該回路素子の半導体領域を前記半導体
本体の１側面に設けられ、前記回路素子の電気接続を行
なう導電性細条のパターンに接続し、該パターンには電
気信号用の少なくとも１つの入力端子と少なくとも１つ
の出力端子とを設け、前記半導体本体には更に電源の２
つの電極に接続しバイアス電流を前記回路素子の１個以
上に供給する接続部を設けて成る集積回路に関する。
かような集積回路の共通半導体本体を、例えば、主とし
てその上に１個以上の半導体領域が形成されているかあ
るいは多数の斯様な領域が埋設されている絶縁材料を以
て構成する。
しかし、共通半導体本体により、一般に半導体本体のほ
ぼ全体を構成する。一般には単結晶の半導体本体におい
てはまたある場合にはその全体又は１部分におし、て、
例えばダイオード、トランジスタ、抵抗および容量の如
き回路素子を、異なる電気特性、ｐ−ｎ接合、ショット
キ酸合、絶縁および導電層等々を有する半導体領域を以
つて構成し、各回路素子を導電性細条のパターンを用い
て接続して回路を形成する。集積回路単位当りの回路素
子の数を増大させる場合には、多くの問題が生ずる。
例えば、生産高に関しては、半導体表面領域が増大する
場合には生産高が減少するように、これは回路に要する
半導体表面領域の大きさもこ強く依存する。更に、回路
素子の寸法が回路素子自身の高周波特性に影響を与える
。例えば、関連回路素子の寸法が大きい場合には一般に
はこれに応じてカットオフ周波数が小さくなる。また、
これがため、回路素子の寸法をできるだけ小さくし、で
きるならば製造技術を簡単にすることが望ましい。他の
問題は許容消費に関するものである。
直ちに経費および／又は集積回路の価格を低減するもの
ではないが、消費従って回路のエネルギー消費を減少す
ることにより斯様な回路の応用が広く可能となる。しか
し、また、他の標準も消費に対し重要な要素となる。例
えば、大規模で複雑な集積回路の場合には「全体の消費
エネルギーも非常に大きいので、共通半導体本体の冷却
に関しては厳しい要請を与えて、最大温度を回路の理想
的動作を妨げない値以下に維持している。更に、例えば
蓄電池作動回路においては、蓄電池の寿命に関係して、
望ましくは小消費電力回路を使用する。一般に、小電力
消費回路においては、回路内のトランジスタ用の高抵抗
値を有する負荷抵抗を使用する。しかし、斯様な高抵抗
値抵抗では相当に広い半導体表面領域を必要とし、これ
がため、上述したように、製造生産高が大きく影響を受
けおよび／又は集積回路単位当りの回路素子の数が比較
的小さくなる。また、上述した矛盾した要請と関連して
、従来より、斯様な集積回路において、負抵抗を相補型
トランジスタとし、これらを共通半導体本体内に設けて
残りの他のトランジスタより分離するようにすることが
提案されている。
このように、例えば、回路素子に要する半導体表面領域
と許容消費との間に妥協を見出す場合には、回路素子の
数を増加させると、回絡素子自身ではなくて内部接続部
および給電細条を含む前記回路素子のバイアスに要する
導電性綱条のパターンが必要とされる表面領域を少なく
とも決定するものとなる。
バイアス電流には直流電流バイアス用回路素子に供給す
べき電流の全てを含むものとする。
多数の電流、一般には関連する回路素子の電流通路およ
び主電極例えばトランジスタのェミツタおよびコレクタ
を経て流れるこれら電流により信号増幅−出力信号およ
び入力信号のエネルギー間の比一に使用できるエネルギ
ーを供給する。“給電紬条’’とは一番最後に述べた電
流を供給する紬条のことを言う。・導電性紬条のパター
ンの１部分を回路素子の電気的バイアスに必要な接続に
よって形成する。
動作状態において、相当大きな電流が特に給電細条を経
て流れる。この紬条においては、一般に、ほとんど電圧
損失がない。これがため、特に給電紬条を、従来の集積
回路においては比較的広く機成することも度々ある。更
に、回路内の任意の場所において回路素子に電流を供給
する必要があるため、関連縄条は一般に相当長い。従っ
て、回路素子のバイアスに要する給電細条はパターンに
利用可能なスペースの相当の部分を必要とする。これが
ため、限定されたスペース内における残りの他の導電性
接続部の設置の妨害となる。その理由は交差接続を回避
するのが好ましいからである。実際上、この問題は非常
に大型の集積回路においてのみならず、場合によっては
それほど重要ではないが少数回路素子から成る回路にも
生ずる。オランダ国特許出願第６８００８８１号（１９
６８年７月２７日公告）においてはバイアス電流供給用
表面導電性細条をできるだけ省略した集積回路が提案さ
れている。本集積回路には、通常の如く、ｐ型半導体基
板ではなくｎ型半導体基板を設ける。
次いで、このｎ型基板上に第ｌｐ型層を次にｎ型層をヱ
ピタキシャル成長させる。回路素子を従来の集積回路に
おけると同様にｐ型ェピタキシャル層内に設ける。この
場合、少なくとも電気的にはｐ型ェピタキシャル層の機
能はｐ型基板と同一である。動作中、外部電源の負電極
をｐ型層に接続し、正電極をｎ型基板に接続する。直接
的導電性接続部をｎ型基板とｎ型ヱピタキシャル層の１
個以上の部分との間に設け、ｎ型ェピタキシャル層を成
長させるに先立ち、関連する場所内のｐ型導電層を拡散
によりｎ型に変える。このように、電圧源の２つの極性
電圧を直接的低抵抗性導電性接続を経て半導体表面の任
意所望箇所に実質的に得ることができる。しかし、前記
回路の製造が従釆の集積回路における場合よりも著しく
複雑となる。その理由はｎ型基板とｎ型ェピタキシャル
層との間の導電性接続部を形成するために外部ｐ型ェピ
タキシャル層および外部拡散処理を行なうためである。
本発明の目的は回路の集積化に対する新しい方法を提供
せんとするにある。特に、本発明は従来より久しくトラ
ンジスタ内で起り、かつ、第２接合を経て中間層より捕
獲される電荷キャリャを第１接合を経て中間層内に注入
することにより電流を中間層に流入させ得る機構を電流
注入部を称せられる多重層構造に使用しバイアス電流を
従来とは異なる方法で集積回路の回路素子に供給するこ
とおよび電流注入部より供給されるべき回路素子と関連
する電流注入部を集積回路内に組込み、該回路内におい
て、電流注入部の電気接続用として容易に利用可能であ
り、回路素子に共通でかつ前記導電性紬条のパターンが
形成される面とは反対側の半導体本体の１側面を使用す
るかあるいは又電流注入部をバイアスされるべき１個以
上の回路素子と結合し少なくとも１つの共通領域を有す
るようになし、構造の著しい簡略化、著しいコンパクト
化、簡単な導線パターンおよび例えば供給入力端子を信
号入力端子より分離するという技術的および電気的手段
により集積回路の構造の修理さえも可能とすることがで
きるということに基づいて成されたものである。本発明
によれば、上述した型の集積回路の重要なる特徴におい
ては、共通半導体本体はバイアス電流供給用電流注入部
を具え、該電流注入部を整流接合により互に分離した少
なくとも３つの連続する層を有する多重層構造を以て綾
成し、これら層には少なくとも１つの整流接合により調
整されるべき回路素子より分離される第１層一注入層と
称す−と半導体材料の隣接第２層−中間層と称す一とが
あり、前記注入層は前記電圧源の１方の電極に対する接
続を有し、かつ、前記中間層は前記電圧源の他方の電極
に対する接続を有し前記注入層および中間層間の整流接
合を順方向にバイアスさせ、該中間層に隣接する電流注
入部の第３層一捕獲層と称す−により捕獲される電荷キ
ャリャを前記注入層より前記中間層へと注入し、以下説
明する本発明の１個以上の要旨に従って前記電流注入部
を、位置および距離に関してはバイアスされるべき回路
素子と笹薮な関係において使用する。
本発明の第１要首、すなわち、本発明によれば電流注入
部が組込まれている上述した型の集積回路においては、
更に注入層従ってこれに接続した１電源接続部より少な
くとも２つの整流接合によって分離される回路素子の１
つの１領域−バイアスされるべき領域と称す−により該
領域と境界を接する整流接合の両端子間において、電流
注入部の層の１つから電荷キャリャを捕獲し従ってバイ
アス電流を受け、前記領域を導電性紬条のパターンに直
接接続することを特徴とする。このように、前記電流注
入部を少なくとも前記１回路素子に結合してコンパクト
な細体を形成し、該絶体において、順方向にバィアスし
本質的には１回路素子に属していない整流接合の両端子
間における電荷キャリャの注入によって、バイアスされ
るべき領域に必要とされるバイアス電流を形成する電荷
キャリャの流れに前記領域に供給する。
導電性細条のパターンに、バイアスされるべき領域を接
続してバイアス電流を供給することは必らずしも必要で
はないということが特に重要である。これは導電性紐条
の前記パターンが簡単となる１つの理由である。更に、
電流注入部により得られる前記電気バイアスを供給電流
の形態とし、その結果抵抗の使用が実質的に不必要とな
る。電流注入部により供給されるバイアス電流に加えて
、所望ならば、電気信号を導電性細条のパターンを経て
バイアスされるべき領域に供給するかあるいは領域より
導出することができる。回路素子のバイアスされるべき
領域を主電極、、例えばトランジスタのェミッタおよび
コレク夕に属すことができるが、また、これら領域を問
題の回路素子の制御電極に属しめることができる。
本発明の第２要旨によれば前記電流注入部を少なくとも
１つの回路素子に結合して特にコンパクトの組体を形成
する。
本発明の第２要旨による集積回路は電流注入部と該電流
注入部の層の１つから電荷キャリャを捕獲する１回路素
子のバイアスされるべき領域とを具え、前記集積回路は
、更に、前記電流注入部の前記１つの層により１回路素
子の別の領域を形成し、バイアスされるべき領域を集積
回路の別の部分、例えば、導電性級条のパターンおよび
／又は別の回路素子に直接接続すること特徴とする。本
実施例は特に制御電極、例えばトランジスタのべ−ス領
域の電気的バイアスに使用して好適である。
本発明の第３要旨に依れば、所望ならば前記各要旨と結
合することができるが、電流注入部を横方向、すなわち
「互に隣接する電流注入部の層を有しかつ半導体本体の
前記１側面に隣擬する構造とする。
この横方向電流注入部の実施例においては、バイアス電
流を坦う電荷キャリャが横方向従って半導体本体の１側
面にほぼ平行に偏移する。上述した如き電流注入部を具
える本発明の前記第３要旨による集積回路においては、
注入層従ってこれに接続した１電源接続部より少なくと
も２つの整流接合によって分離された回路素子の１つの
１領域−バイアスされるべき領域と称す−および前記バ
イアスされるべき領域と同一導電型の電流注入のこれら
層を反対導電型の同一領域において半導体本体の前記１
側面より互に隣接して延在し、かつ前記領域により半導
体本体内において囲まれた１導電型の表面領域とし、前
記バイアスされるべき領域は前記反対導電型領域と相換
って前記バイアスされるべき領域と境界を接する接合を
形成し、該接合を経て前記バイアスされるべき領域は前
記反対導電型領域より電荷キヤリャを捕獲し従ってバイ
アス電流を受け、該電荷キャリャを、前記反対導電型領
域に、該領域と整流接合を構成し、かつ半導体本体の前
記１側面上に位置する電流注入層より注入することを特
徴とする。また、本横方向電流注入部の実施例によれば
、以下詳細に説明するも、導電性細条のパターンを著し
く簡単にすることができると共に、更に前記実施例によ
れば、以下明らかになるも、特に著しく簡単な技術の助
けにより集積回路を形成することができる。所望ならば
前記第１および第２要旨と結合し得る本発明の第４要旨
によれば、電流注入部を縦方向として構成する。
本発明の第４要旨による集積回路は上述した如き電流注
入部を具え、更に、注入層は前記半導体の１側面とは反
対側に位置する半導体本体の他側面と隣接し、注入層従
ってこれに接続した１電源接続部より少なくとも２つの
整流接合により分離した電流注入部の層−反対側に位置
する層と称す−は半導体本体の前記１側面上に注入層と
反対側に延在し、前記反対側に位置する層は電流注入部
の隣接する層より前記層と境界を接する整流接合を経て
電荷キャリャを捕獲し従ってバイアスされるべき領域を
反対側に位瞳する層に接続する回路素子の１つの１領域
−以下バイアスされるべき領域と称す−に対するバイア
ス電流としての電流を受けることを特徴とする。斯様な
縦方向電流注入部の実施例により共通本体の前記１側面
上に長い導電性紬条を必要とすることなく、前記１側面
上の所望の位置に電流を得ることができる。このバイア
ス電流を半導体本体の反対側に位置する側面上の電源接
続部および順方向にバィアスした接合を用いて供給する
。また、このように、特に簡単な導電性紬条のパターン
を得ることができる。電流注入部の注入層を、例えば、
半導体中間層より薄い絶縁層によって分離された金属層
により形成することができ、電荷キャリャをトンネルに
よる注入により中間層に導入する。
しかし、注入層を中間層とｐ−ｎ接合を形成する半導体
層とするのが好適である。特に簡単な構造を提供する本
発明による集積回路の好適実施例においては、電流注入
部を３重層構造とし、該層横造の注入層および捕獲第３
層を１導電型の半導体層としおよび中間層を反対導電型
とし、バイアスされるべき領域を電流注入部の‐捕獲第
３層に属しめる。
外部電位を印加しない場合には、捕獲層、一般には電流
注入部の隣接層より電荷キャリャを捕獲する電流注入部
の任意の層を、２つの関連層間の整流接合を順方向にバ
イアスさせる位置とする。
その結果、また前記捕獲接合の両端子間において電荷キ
ャリャの注入が行なわれる。捕獲接合の両端子間におい
て両方向に等量の電流が流れる場合には、該接合の両端
子間電圧は最大となり、電流注入部の注入接合の両端間
電圧にほぼ等しい。他の全ての場合には、順方向電圧の
値は関連する捕獲層によって又は捕獲層より導出された
（バイアス）電流の値に依存する。関連する捕獲整流接
合の両端子間に実施的に電圧が印加されていない場合に
は、導出される電流が最大となる。このように、電流注
入部を用いて又バイアス電流の供給により、バイアスさ
れるべき領域に対するバイアス電位を得ることができ、
このバイアス電位の値を電源に接続した電流注入部の２
つの電源接続部間電圧により制限される範囲内に押さえ
る。
電流注入部を用いて得られるバイアス電位は、最大限、
最大電位の電源接続部の電位と等しく、最４・限、最４
・電位の電源接続部の電位と等しくする。更に、電源接
続部間の電圧を注入層および中間層間の整流接合を順方
向に作動させるために必要な電圧に等しくする。この電
圧を一般には比較的低くする。例えば、珪素のｐ−ｎ綾
合に対する前記順方向電圧の値を一般にはほぼ０．６な
いし０．８Ｖとする。多くの場合、全回路を上述した低
電圧で作動させるため、消費を著しく低くすることがで
きる。また、高電圧を供給すべき例えば１個以上の出力
トランジスタ以外の回路の主要部分を前記低電圧で作動
させて回路の出力に一層高い電力を得るようにすること
により、消費を少なくすることにより利益を得ることが
できる。次いで、電流注入部を用いてまたバイアス電流
を前述した電圧よりも高い電圧で動作する回路素子の領
域に供給することができる。その場合、電流注入部に接
続したバイアスされるべき領域の電位を上述した範囲外
に位置させて、バイアスされるべき領域および電流注入
部の隣接層間の整流接合を逆方向にバイアスさせること
ができる。電流注入部の層の数を偶数又は奇数の双方に
することができるが奇数とするのが好適である。
本発明による集積回路の重要な実施例においては、電流
注入部を少なくとも５つの好ましくは奇数個の連続する
層を有する多重層構造とし、捕獲第３層と隣接するその
電流注入部の第４層を中間層と同一の導電型の半導体層
とし、第３層により第４層に電荷キャリャを注入し、か
つ第５層は第４層より該第５層と境界を接する整流接合
を経て電荷キャリャを捕獲し、従って、電流注入部の最
後の層が１回路素子のバイアスされるべき領域に対する
バイアス電流として作用する電流を受ける。本実施例に
おいては、中間層と電流注入部の第４層とにより本体内
に同一導電型の連続領域を形成するのが好適である。本
発明による集積回路の他の実施例においては、電流注入
部により入れられるべきバイアス電流をバイアスされる
べき領域により制御する装置を構成する。
このように、バイアス電流を零の値および電流注入部の
電源接続にセットアップされた電圧により決められる値
間において変えることができるかあるいは所望のレベル
に調整することができる。５重層電流注入部においては
、前記制御又は調整を、捕獲第３層と電流注入部の前記
第３層に燐酸する層との間の少なくとも１時的に導適す
る接続を用いて、簡単に行なうことができる。
このような接続には、例えば、トランジスタの如き電子
スイッチを設ける。電流注入部を用いて供給されるべき
バイアス電流を例えばダィオードもこ供給する。
しかし、バイアスされるべき回路素子を少なくとも２つ
の主電極と少なくとも１つの制御電極とを有するトラン
ジスタ、例えば「 ソースおよびドレィン領域および１
個以上のゲート電極を有する電界効果トランジスタとす
るのが好適である。バィポーラトランジスタを回路に使
用する場合には、電流注入部を用いてバイアス電流を１
個以上のトランジスタのベース領域に供給するのが特に
好適である。電流注入部をトランジスタと結合する場合
には、バイアスされるべきベース領域に隣接しこれから
ベース領域により電荷が捕獲される電流注入部の層によ
り問題のトランジスタのェミッ夕領域又はコレクタ領域
を形成することができる。特に最初に述べた場合におい
ては、特に簡単な構造の回路配置を得ることができる。
これがため、回路に共通ェミツタ配置の多数のトランジ
スタを設け、バイアスされるべき各ベース領域により電
流注入部の同一層から電荷を捕獲し、前記層によりトラ
ンジスタの共通ェミッタ領域を形成するようにするのが
好適である。これがため、このように、バイアス電流を
１回路素子を用いて数個の回路素子に同時に供給する。
電流注入部を縦型として構成する場合には、共通ェミッ
タ領域により回路又はその１部分に対する基準電位面を
形成し、該電位面により回路素子を注入層およびこれに
接続した電源接続部から分離することができる。更に、
多重コレクタトランジスタを共通ェミッ夕回路に使用す
ることにより回路を著しくコンパクトにかつ配線パター
ンを著しく簡単にすることができる。各トランジスタの
ベース領域に単一注入層および単一中間層によりバイア
ス電流を供給する集積回路の重要な実施例においては、
第１トランジスタのコレクタを導電性紬条のパターンを
経て第２トランジスタのベースに接続する。
この縦続接続配置を低電力および／又は直線増幅用回路
例えば補聴器又はＮＯＲゲートの如き論理回路に容易に
用いることができる。この場合、第２トランジスタのベ
ース領域に供給されるバイアス電流を第２トランジスタ
のベース電流又は第１トランジスタのコレクタ供給電流
として互に同時又は時間をずらして供せしめることがで
きる。斯様な縦続接続集積回路を非常に簡単な方法によ
り製造することができる。
すなわち、特に斯様な縦続接続論理回路に著しく簡単な
配線パタ−ンを形成することができる。その理由は制御
電極用バイアス電流および主電極用供総合電流の双方を
電流注入部により供給することができる。加えて、この
ような電流供給方式によれば一般には負荷抵抗の使用を
不必要とし、また、これがため数個の入力端子を有する
ＮＯＲゲートを、例えば、共通ェミッタ領域を有する多
数のトランジスタを以て簡単に構成することができる。
この場合、各トランジスタのコレクターェミッタ通路を
コレクタの相互接続により並列接続する。例えば、また
共通ェミッタを有するトランジスタを交差結合して成る
集積トリガ回路を容易に得ることができる。本発明によ
り構成された斯様なトリガ回路によれば、比較的小半導
体領域を必要とし、かつ配線パターンが簡単となり、並
びに電力消費も低くなり、これがため、これらトリガ回
路を大規模記憶装置のマトリックス素子として使用する
に特に好適である。バイアスされるべき多数の領域の半
導体本体の前記１側面に隣接せしめ、前記バイアスされ
るべき領域を電流注入部の１部分を形成する反対導電型
の同一半導体層内に延在させ、前記半導体層に属する表
面領域を少なくとも前記２つのバイアスされるべき領域
間に延在させ、前記表面領域を前記バイアスされるべき
領域より高い不純物添加濃度をする。
この高不純物添加濃度表面領域を前記１側面から半導体
本体内に少なくともバイアスされるべき領域と同じ深さ
にまで延在させるのが好適である。本発明集積回路の他
の好適実施例においては、少なくとも１個のバイアスさ
れるべき領域を電流注入部の注入整流接合および／又は
半導体本体の前記１側面上の１個以上の高不純物添加濃
度表面領域によってほぼ完全に囲む。
少なくとも１個のバイアスされるべき領域を１個以上の
斯様な高不純物添加濃度領域に隣接させるのが好適であ
る。更に、一層高い不純物添加濃度の１個又は複数個の
表面領域を半導体本体の前記１側面上から半導体層内に
延在せしめ、前記半導体層の方向にこの層をほぼ完全に
通過せしめる。本発明集積回路の他の好適実施例におい
ては、多数のバイアスされるべき領域を前記半導体本体
の前記１側面に隣酸せしめ、前記バイアスされるべき領
域を電流注入部の１部分を形成する反対導電型の同一半
導体層内に延在せしめ、半導体本体内に少なくとも部分
的に埋込まれた絶縁層を少なくとも２つの前記バイアス
されるべき領域間に設けて前記半導体本体の前記１側面
から前記半導体層内に少なくともこの層の厚さの１部に
わたり延在せしめる。
前記半導体本体の１側面上における少なくとも１個のバ
イアスされるべき領域を、電流注入部の注入整流接合お
よび／又は少なくとも部分的に埋込まれた１個以上の絶
縁層によって、ほぼ完全に囲む。更に、１個又は複数個
の少なくとも部分的に半導体本体内に埋込まれた絶縁層
を、半導体層のほぼ全体にわたって、この層の方向に横
断せしめるように延在させる。本発明集積回路の他の好
適実施例においては、共通半導体本体を反対導電型の半
導体本体とし、この本体を以て前記領域および共通ェミ
ッタ領域を構成し、および前記本体の前記１側面上に本
体の残りの隣接部分より低い不純物添加濃度の表面層−
基板と称す−を設け、回路素子の全半導体領域および電
流注入部を基板から離間した表面層の表面に隣接させる
。
１群の共通ェミツタトランジスタを有する本発明集積回
路の他の実施例においては、更にこの群に属するトラン
ジスタを以つて２個以上の直流結合されたトランジスタ
を有する直線増幅回路を形成し、第１トランジスタのコ
レク夕を次段のトランジスタのベースに接続し、直流電
流員帰還結合を増幅回路に設ける。
群に属する１個以上のトランジスタを有する本発明集積
回路の他の好適実施例においては直線増幅回路を２個以
上の直流結合トランジスタを以て構成し「また、群の第
１トランジスタのベース領域により横方向相補型トラン
ジスタの主電極を構成し、直流結合を第１トランジスタ
のコレクタから直流電流を導出するように構成し、前記
電流を横方向トランジスタの他の主電極に供給する。
電流注入部の中間層を反対導電型の表面層とし、この層
内に高不純物添加濃度を有し、かつ注入層を以て構成し
た整流接合に隣接する反対導電型の１個以上の埋層領域
を設け、該埋暦領域をバイアスされるべき各領域の下側
に孔として残し、この孔内に埋直領域よりも低い不純物
添加濃度を有する中間層の１部分を注入層との整流接合
まで延在させる。少なくとも１個のバイアスされるべき
領域用本発明集積回路の他の好適実施例においては、前
記バイアスされるべき領域により捕獲されるほぼ全電荷
キャリャがバイアス電流を供給する時に注入される電流
注入部の整流接合の表面をバイアスされるべき１個以上
の他の領域よりも大とする。
前記１側面上の少なくとも２個のバイアスされるべき領
域に対して前記領域に面する電流注入部の整流接合の緑
の長さが異なる場合には、横方向電流注入部を用いて、
異なるバイアス電流をバイアスされるべき異なる領域に
容易にセットアップすることができる。トランジスタの
１個以上のコレクタを隣接するベース領域とショツトキ
接合を形成する金属含有層により形成する。
本発明集積回路の他の好適実施例において、共通半導体
本体に反対導電型の半導体領域を設け、これを前記１側
面に隣接させ、およびこの半導体領域内において、回路
素子のバイアスされるべき領域を形成する１導電型の１
個以上の表面領域を延在せしめ、少なくとも１導電型の
表面領域に「順次交互に異なる導電型の連続する表面領
域として構成される層を有する電流注入部を設ける。
電流注入部の中間層を反対導電型の表面領域とし、これ
を前記１側面とほぼ平行な方向に、半導体本体内の前記
領域および反対導電型の前記半導体領域間に連続接続部
を形成するような距離にわたって延在せしめる。本発明
集積回路の他の好適実施例においては、回路の１個以上
のコレクタ出力端子および特に論理ゲート回路の１個以
上のコレクタ出力端子を、横方向相補型トランジスタの
ェミッターコレクタ通路を経て、接続点に接続して電流
注入部の電圧範囲外の比較的大きな電位を供給し、相補
型トランジスタのベースを前記トランジスタ群の共通ェ
ミッタ領域により構成しおよび前記トランジスタのェミ
ッ外こより、前記共通ェミッタ領域から電荷キャリャを
捕獲することによりバイアス電流を受ける。
本発明集積回路の他の好適実施例においては、直流結合
を回路の少なくとも１個のコレクタ出力端子および他の
トランジスタのベース領域間に設け、この他のトランジ
スタの主電極をトランジスタの群の共通ェミッタ領域に
より構成し、他の主電極を電流注入部の電圧範囲外の比
較的大なる電位の接続′部こ接続する。
例えば、直流結合に横方向相補型トランジスタのェミツ
ターコレクタ通路を設ける。更に、他のトランジスタの
１主電極をコレクタとし、他の主電極を前記トランジス
タのェミツタとするのが好適である。本発明集積回路の
他の好適実施例においては、２進記憶回路をマトリック
スパターンの１群のりリガ回路を以て構成し、各トリガ
回路には第１および第２トランジスタを設け、これらト
ランジスタのベース電極を他のトランジスタのコレクタ
に接続してトリガ回路を２つの異なる情報状態にし、よ
ってトランジスタの１つを導通させ、他のトランジスタ
をカットオフにするかあるいはその逆の状態にし、電流
注入部を設けてバイアス電流を前記トランジスタのべ一
丸こ供給し、前記電流注入部の中間層により、トリガ回
路の少なくとも行の第１および第２トランジスタに共通
なェミッタ領域を、形成し、第１および第２トランジス
タのベースを、横方向相補型トランジスタのェミッター
コレクタ通路を経て、トリガ回路の列に共通な読出−書
込導線に接続する。
本発明の集積回路の他の好適実施例においては、注入層
をほぼ均一に不純物添加し、かつ、別記１側面から見て
、バイアスれるべき全領域の下側に延在せしめる。
ほぼ均一の不純物添加注入層を、共通層としてバイアス
されるべき数個の領域の下に延在させるのが好適である
。以下図面により電流注入部を使用する集積回路及び本
発明の実施例を説明する。
第１図および第２図は電流注入部を使用する集積回路の
第１参考例の１部分を示す線図である。
本巣積回路を複数個の回路素子、この場合トランジスタ
を以て構成し、このトランジスタのベース領域を１なし
、し１０を以て示す。これらトランジスタを回路素子に
共通な半導体本体１２の１側面上に並直す。この半導体
本体１２の大部分を半導体材料により構成し、半導体表
面１１の１側面上に絶縁層１３を設け、この両端間に半
導体本体１２の１側面上に設けた導電紬条１４のパター
ンを延在させる。導電細条を第１図に破線で示す絶縁層
１３の孔を経て該孔の半導体表面に現われる回路素子の
部分に接続する。このように前記細条１４をトランジス
タの電気接続部とする。更に半導体本体１２に第１図に
図式的に示す接続部１５および１６を設け、電源１７の
正および負電極に接続してバイアス電流を１個以上の回
路素子に供給する。
半導体本体１２に、この場合互に整流接合１８および１
９により分離した３つの連続層２０，２１および５を有
する多重層構造を以って構成する電流注入部を設ける。
第１又は注入層２０をバイアスされるべき回路素子から
少なくとも１個の整流接合すなわち接合１８によって分
離する。電流注入部の第２又は中間層２１を第１および
第３層２０および５とそれぞれ整流接合１８および１９
をそれぞれ構成する半導体層とする。注入層２０に電源
１７の１方の電極用接続部１５を又、中間層２１に電源
１７の他方の電極用接続部１６を設ける。この電源１７
を用いて、注入層２０と中間層２１との間の整流接合１
８を順方向にバィアスし、電荷キャリャを注入層２０か
ら中間層２１に注入すると共にこの中間層２１に隣接す
る電流注入部の第３層により捕獲する。また電流注入部
の第３層によりトランジスタすなわち３層トランジスタ
３３，５，２１の１つのバイアスされるべきベース領域
を形成する。
このバイアスされるべきベース領域５を、注入層２０従
ってまたこれに接続した電源接続部１５から、少なくと
も２つの整流接合すなわちｐ−ｎ接合１８および１９に
より分離し、前記第３領域５により、これと境界を鞍す
る接合１９を経て所望バイアス電流を供給する電荷キャ
リャを電流注入部の中間層２１から捕獲する。更に、前
記第３領域５を導電織条１４の１つに接続し、これを経
て例えば電気信号を供給するか又は受け取ることができ
る。本参考例においては、他の残りのベース領域１なし
、し４および６なし、し１０のバイアス電流を上述と同
様に注入層２０および中間層２１を用いて供給する。
例えば、層２０，２１および１０を以て、バイアス電流
を３層トランジスタ３６，１０，２１のベース領域１０
に供給する電流注入部を構成する。また、このバイアス
される領域１０を、注入層２０およびこれに接続した１
電源接続部１５から、２つの整流接合すなわち接合３８
および１８により分離する。更に前記領域１０は電流注
入部の中間層２１から接合３８を経て電荷キャリャを捕
獲し、また、中間層２１により回路素子の１領域、この
場合３層トランジスタの最外側領域の１つを形成する。
トランジスタ３６，１０，２１のバイアスされるべきベ
ース領域１０を他の３層トランジスタ３７，１０，２１
に接続する。
この接続を半導体本体１２内において内部的に行ない、
領域１川こより両トランジスタに共通なべース領域を形
成する。更にまた、ベース領域１０を導電紬条１４の１
つに接続し、この導電細条によりベース領域１０を３層
トランジスタ３３，５，２１に導出する。注入層２０を
、電流注入部の第３又は捕獲層を構成する層１ないし１
０と同一導電型の半導体層とする。前記層１なし、し１
０および２０を半導体本体の１側面から並置させ、導電
紬条を反対導電型の同一領域２１内に設け、かつ半導体
本体１２内において前記領域２１により囲む。バイアス
されるべき領域１なし、し１０‘こより、前記１側面に
設けられた電流注入部の層すなわち注入層２０から整流
接合１８を経て領域２１内に注入された電荷キャリャを
この領域２１から捕獲する。第１および第２図に示す集
積回路の１部分を第３図に示すマスタスレーブフリツプ
フロツプとする。
このフリツプフロツプには各々２つの入力端子を有する
８個のＮＯＲゲートを形成する１６個のトランジスタＴ
２２なし、しＴ３７を設ける。これらトランジスタＴ２
２なし、しＴ幻のコレクタを第１および第２図における
対応する番号２２ないし３７を以て示す。前記トランジ
スタのベース領域を領域１なし・し１０とし、領域１，
３，４，６，７および１０‘こより２つのトランジスタ
に共通なべース領域を形成する。トランジスタの全ェミ
ッタを互に接続する。これら各ェミッタを電流注入部の
中間層を形成する共通ェミッタ領域２１により構成する
。バイアスされるべき捕獲領域１ないし１０を有する電
流注入部を第３図においては電流源１で示す。更に第３
図においては電気入力端子ＩＮ、電気出力端子Ｑおよび
それぞれマスタおよびスレーブフリップフロツブ用クロ
ックパルス接続部ＣＰＭおよびＣＰＳを示し、これらに
対応する導亀紬条１４を第１図に示す符号と同符号で示
す。第３図に示すトランジスタＬ７は実際にはフリップ
フロツプに属するものではない。
実際上、トランジスタＴ３４のコレクタによりフリツプ
フロツプの出力端子を構成し、トランジスタＴ３７はフ
リップフロップの前記出力端子に接続する他のゲート回
路に属する。また図示の集積回路の入力端子には、フリ
ップフロッブに属しかつトランジスタＴ２２とフリップ
フロップのＮＯＲ入力ゲートを構成するところの第３図
に破線で示すトランジスタＴ′８７を設けない。集積形
態において丁度これらトランジスタＱ２なし、しＴ的を
構成単位として群とする手段は、トランジスタＴ３６お
よびＬ７のベース間に示す接続部である。この接続部に
より、実際には、トランジスタＴ３７をトランジスタＴ
３６のベース領域１０内の余分なコレクタ領域３７とし
て簡単に形成することができる。その結果、所要半導体
表面範囲を節約することができる。同じ理由により、ま
た、トランジスタＴ′３７を例えば前段のフリッブフロ
ップの如きフリップフロップの前段の回路の１部分と組
合ごろ組体として構成するのが好適である。斯様な２個
以上の分離コレクタに共通なべース領域を有するマルチ
コレクタトランジスタを使用することにより、集積回路
を著しく簡単な構造にすることができる。
その理由は特に３個の分離トランジスタに要するよりも
、例えば３個のコレクタを有するマルチコレクタトラン
ジスタに要する半導体表面スペースが著しく少なくてす
むからである。更に、マルチコレクタトランジスタに要
する接続部の数が同数の分離トランジスタに要する接続
部数よりも著しく少なくなり、その結果、配線パターン
をマルチコレクタトランジスタの場合には一層簡単にす
ることができる。上述したフリップフロップを特にコン
パクトな集積回路とすることができる。
その理由は、特に使用電流注入部をバイアスされるべき
回路素子と非常に近接して接続するからである。使用回
路素子に加えて、電流注入部に対しては、他の領域、す
なわち、注入層２０と、余分な整流接合、すなわち、ｐ
−ｎ接合１８のみを必要とするにすぎない。電流注入部
の残りの層をこの回路素子自体に既に必要な半導体層と
する。更に、第１図に示す如く、電流注入部の注入層２
０および中間層２１の接続部１５および１６を半導体本
体１２の縁に設けることができる。バイアス電流を、内
部的に、電流注入部を用いて、半導体本体を経て供給す
る。第２図において接続部１６′を以て示すように、本
実例においてはまた、半導体本体の表面１８とは反対側
の表面３９を中間層の接続として用いる。電流注入部に
よりトランジスタのベース領域に対するバイアス電流の
みならずまた前記トランジス外こ必要なェミッターコレ
ク夕主電流を供給することができるため、集積回路を簡
単かつコンパクトにすることができる。
例えば、ベース領域５を、導電細条１４を経て、特にコ
レクタ領域２９に接続する。トランジスタＴ２９および
Ｌ３を以てＤＣ結合縦続接続を構成する。トランジスタ
Ｔ２９を導適すると、電流注入部により領域５に供給さ
れるバイアス電流が前記導電細条の相当な部分を経てト
ランジスタ２９のェミツターコレクタ通路を経る主およ
び供給電流として流れる。このように、フリップフロッ
プに必要なバイアス電流の全てを単一接続電源１７によ
り得る。更に、これと関連して、バイアス電流を電流注
入部による電流として供給することにより、トランジス
タのェミッターコレクタ回路の通常の負荷インピーダン
スが不必要となる。
一般に、これがため相当のスペースを節減することがで
きる。他の要旨においてはェミツタを直接接続した多数
のトランジスタを回路に組込むことである。これら接続
したェミッタを共通ェミッタ領域２１として構成するこ
とができる。この場合、トランジス外こ対しては一般的
である二重拡散３層構造を逆方向に使用する。表面に設
けられ表面１１を見てコレクタとして作用する最小領域
をベース領域上に設け、これを半導体本体内においてベ
ース領域により囲む。前記ベース領域をコレクタ領域の
周囲の表面１１に隣接し、かつェミッ夕として作用する
中間層２１内の前記表面から延在する表面領域とする。
本来、このように使用されるトランジスタ構造の電流増
幅率８は従来の非反転トランジスタよりも小さい。しか
し、多くの回路において、前記低電流増幅率８は何等支
障なく、電流注入部と相換って共通ェミッタ領域を使用
することにより非常に簡単な構造の集積回路を得ること
ができ、特にトランジスタを電気的に絶縁する分離領域
用のスペースを必要とせず。更に集積回路の製造が著し
く簡単になる。更に又、反転トランジスタ構造の電流増
幅率８を増大させる方法につき以下説明する。既に述べ
たように、フリップフロツプを単一接続電源１７を以て
完全に動作させる。
これがため、特に、動作中、回路内の全電圧を電源１７
‘こより接続部１５および１６１こ供給される電位差に
よって与えられる範囲内にすることができる。この電位
差は注入層２０と中間層２１との間のｐ−ｎ接合１８の
両端間において順方向である。注入層２０と領域５との
間の距離は実際には中間層内の少数電荷キャリャ拡散長
程度であるが、この距離があまり大きくない場合には、
中間層に注入され該層においては少数電荷キャリャであ
る電荷キャリャを、注入層２０と同一導電型の領域、例
えば領域５により機獲することができる。領域５および
中間層２１間の接合１９を、例えば領域５を導電紬条亀
４を経て適当な電位点に接続することにより、逆方向に
バイアスする場合に、注入層２０からバイアスされるべ
き領域５へ電流を流すことができる。この場合、この回
路に第２電圧源を使用する必要がある。既知の如く、整
流接合を逆方向にバィアスして電荷キャリャを捕獲する
ようにすることは必らずしも必要がない。
捕獲電荷キャリャのため、領域５に電位変化が生ずる。
その結果、また順方向電圧が接合１９の両端間にセット
アップされる。前記順方向電圧が十分に大となると、接
合１９を経る電荷キャリャの注入が行なわれる。その結
果、電荷キャリャの捕獲により、電流は前記接合を経て
流れる電流の方向とは反対の方向に接合を経て流れる。
領域５の電位を自己調整して所望ならば領域５における
接続部を経て電流を流して増大させ、前記２つの電流の
差をトランジスタ３３，５，２１を作動するに必要なべ
ースバィアス電流に等しくする。このような定常状態に
おいては、一般には領域５の電位を接続部５および１６
の電位間に調整する。接合１９を逆方向に動作させる場
合には、３層トランジスタ３３，５，２１を、領域３３
をエミッ夕とし、領域５をベースとしかつ層２１をコレ
ク夕として使用し、ベースバイアス電流の全部又は１部
分を電流注入部により供給する。
また接合１９の両端間に順方向電圧をセットアップする
場合には、すなわち、領域３３および５間の接合４０を
順方向に十分にバイアスする場合には、層２１を３層ト
ランジスタ３３，５，２１のコレクタとして使用するこ
とができる。しかし、更に、重要なことは、接合１９を
順方向にバイアスする場合に、本例においては、中間層
２１がトランジスタ２１，５，３３のェミッタとして作
用する。これにつき以下詳述する。横方向電流注入部２
０，２１，５を有する本実施例においては、共通本体１
２をｎ型半導体本体とし、本半導体本体により電流注入
部の中間層を構成するも、この場合、この中間層２１を
低抵抗性ｎ型基板２１ａとこの上に設けられた高抵抗性
ｎ型表面層２１ｂとを以て構成する。
回路素子および電流注入部の全半導体領域を基板２１ａ
より離間した表面層２１ａの表面１１と隣接させる。注
入層２０およびベース領域１ないし１０を同時に形成す
ると共に、これら双方の不純物添加濃度を、この場合、
ェピタキシャル表面層２１ｂ内のｐ型表面領域と同一に
する。この比較的簡単な製造技術により、ｐ−ｎ接合１
８および１９の近くにおける不純物添加濃度およびその
勾配をほぼ等しくする。２つの接合１８および１９のこ
の同等性により、中間層２１をｎ−ｐ−ｎトランジスタ
２１，５，３３のェミツタとして使用しなくとも良いと
思われる。
実際上、接合１８により電流注入部の注入接合を構成す
るので、該接合における順方向電流を、その効率からし
て、できるだけ正孔を以て構成する必要がある。同じ理
由により、トランジスタのェミッターベース接合として
の接合１９における順方向電流をできるだけ電子を以て
構成する必要がある。換言すれば、ェピタキシャル層２
１ｂを電流注入部の中間層とするために、不純物添加濃
度を低くする必要があり、トランジスタのェミッタとし
ての前記ェピタキシャル層を高不純物添加濃度とするの
が望ましい。電流注入部の中間層２１をトランジスタの
ェミッタとして使用するためには、注入接合内の電子電
流と正孔電流との比を前記接合のいずれかの側の不純物
添加濃度およびこの接合間の電圧により与えられる少数
電荷キヤリャに依存させるのみならず、また、前記少数
電荷キヤリア濃度の勾配により決めることができるとい
う事実を利用する。これらの濃度勾配は特にベースーコ
レクタ接合４０の如き捕獲接合および該接合４０と注入
接合１９との間の距離とに依存する。捕獲接合４０の近
くにおいては、前記接合４０の捕獲効果によるベース領
域５の少数電荷キャリャ濃度は前記接合の両端間バイア
ス電圧にはあまり依存しない。接合４０と１９との間の
距離がベース領域５の少数電荷キャリャの１または数個
の拡散長よりも短い場合には、接合４０の捕獲効果によ
り少数電荷キャリャ濃度の勾配が増大する。また、この
効果をベース領域５の少数電荷キヤ１」ヤの有効拡散長
を短かくすることとしても説明することができる。その
結果、この場合、接合１９に対し接合４０の両端間電圧
およびノ又は接合１８と１９に対し接合１９および４０
間の距離を選択して、接合１８の両端間順方向電流の大
部分を正孔を以て構成することができ、接合１９の両端
間順方向電流の大部分を、ェミッ夕としての層２１の不
純物添加濃度が比較的低いにもかかわらず、電子を以て
構成することができる。ベース領域５の電子の短か〈さ
れた有効拡散長を中間層２１の正孔の有効拡散長よりも
短かくする必要がある。上述した如く、本実施例におけ
るフリップフロツプをェミッターコレクタ通路を並列に
接続した多数のトランジスタから成る多数のＮＯＲゲー
トを以て構成する。
第４図は２個以上のゲートトランジスタＴ４ｏ，Ｔ４．
・・…・・・・を以て構成する斯様なＮＯＲゲートを示
す。ゲートトランジスタＴ４ｏ，Ｔ４．・・・……の入
力端子Ａ，Ｂ，…・…”をトランジスタＬｏ，Ｔ山・・
・・・・・・・のベース領域を以て構成し、これらのヱ
ミッターコレクタ通路をトランジスタＴ舷のヱミツタ−
ベース通路により短絡する。電流注入部を電流源Ｌｏ，
１４，および１４２を以て示し、これらの極性をそれぞ
れベースおよびヱミツタ間において示す。トランジスタ
ｔｏもＬ，も導適していない場合には、すなわち入力端
子ＡおよびＢの双方が接地電位であるかあるいはトラン
ジスタＬｏおよびＴ４，のそれぞれの内部ベース入力限
界値電圧よりも低い電圧がェミッタに供給されている場
合には、トランジスタＴ４２のみが通電する（これは日
頃方向に動作している電流源Ｌ２に基づくものである）
。電流源ＬｏおよびＬ，の電流は大地に流れ、また、ト
ランジスタＬ２が導適しているので、そのコレクタ（点
Ｄ）の電圧がほぼ接地電位に降下する。１個以上の入力
端子ＡおよびＢの電圧がベース入力限界値電圧以上にな
る場合には、導通した入力トランジスタを経て電流源１
４２の電流が流れ、トランジスタＴ４２のベースに対し
てはほとんど電流残らず、この微少電流によりトランジ
スタを通電させる。
このように、電流注入部により電流源Ｌ２を形成し、ト
ランジスタＴ４ｏ，Ｔ４．・・・・・…・の主電流通路
に確実に電流を供給せしめ、トランジスタＴ４２のベー
スーェミツタ接合により前記トランジスタの負荷インピ
ーダンスを構成する。多くの回路においては、２個のゲ
ートトランジスタＴ，およびＴ２より多くのトランジス
タのコレクターェミッタ通路（ファンィン）を点Ｃおよ
び大地間に接続し、また、数個のトランジスタのベース
ーェミッ夕通路をトランジスタＴ班と同様に前記点間に
接続する。
点ＡおよびＢのそれぞれを例えば前段の同様なゲート回
路の出力端子Ｃ′に接続し、図示のゲート回路の出力端
子Ｃを後段の同様なゲート回路の入力端子Ａ′又はＢ′
に接続する。使用トランジスタのコレクタ−ベース電流
増幅率３によりファンアウトを制限する。上述より明ら
かなように、ェミッターべ−ス電圧が限界値電圧以上で
ある導通トランジスタに追加して、斯様な回路にはェミ
ッタ−ベース通路が実質的に短絡される非導通トランジ
スタが生じる。
すなわち、第１図に示す集積回路内に、各ベース領域例
えばベース領域４および５間において作動する寄生トラ
ンジスタを、前記領域間距離があまり大きくない場合に
は、容易にして形成することができる。これと関連して
、ベース領域４および５よりも高く不純物添加されたｎ
型中間層２１に属する表面領域２１ｃをバイアスされる
べ前記２つのベース領域４および５間に延在させる。ス
ペースを節減するために、前記不純物添加濃度の高い表
面領域２１ｃを電気的に分離されるべきベース領域に直
接隣接せしめる。しかし、また、前記ｎ＋領域２１ｃを
分離されるべきベース領域からある距離のところに設け
る場合には、もしあるならば漂遊トランジスタを有効的
に抑制することができる。本例においては、表面領域２
１ｃを分離されるべきベース領域間のみに設けるもので
なく、各ベース領域１なし、し１０の全体を、表面１１
において、注入層２０の１部分および不純物添加濃度が
一層高い領域２１ｃを以て構成する組合せ層によって実
質的に囲む。各ベース領域の３側面をＵ型領域２１ｃに
より囲む。第６図に示す断面図において明らかなように
、４・孔を注入層２０のいずれかの側面上の接合１８お
よびｎ十一ｎ接合４４間に設ける。図を明確にするため
に、この接合４４を第１図においては示していないし、
また、これを中間層の領域２１ｃの低抵抗性Ｕ型部分お
よび隣姿する高抵抗性部分２１ｂ間に形成する。これが
ため、各ベース領域１なし、し１０を、ｎ型材料と隣接
する限りにおいては、ｎ＋−ｎ穣合４４および基板２１
ａとェピタキシャル層２１ｂとの間のｎ＋−ｎ接合４５
によって、ほぼ完全に囲まれる比較的小ｎ型領域内に延
在又は少なくとも隣接させることができる。これらｎ＋
−ｎ接合によりェピタキシャル層２１ｂ内の正孔に対す
る障壁を構成し、この結果、このように注入層２０又は
ベース領域５により囲まれた部分に注入された正孔が接
合１８および１９から離間したｎ型中間層２１の部分に
容易には流出しない。ベース領域内の電子の有効拡散長
を短か〈すると同様に、ベース領域５に隣接するすなわ
ち接合１９の池側面上のェピタキシャル層２１ｂの部分
内の正孔の有効拡散長を増大することにより、３層トラ
ンジスタ２１，５，３３の電流増幅率８を大きくするこ
とができる。これと関連して、ベース領域５と隣接する
ｎ型領域２１ｂをできるだけ囲むのが好適である。更に
、前記領域２１ｂをできるだけ小さくして、再結合によ
り小数電荷キャリャが失なわれるのを防止する。べ−ス
領域および注入層２０をｎ＋基板２１ａまで、少なくと
もｎ＋層まで延在させるのが好適である。こうすること
により、注入層２０の注入を表面１１に沿って主として
横方向に行なうことができる利益がある。前記領域の厚
さを表面層２１ｂよりも小さくする場合には、ｎ十表面
領域２１ｃを基板２１ａにまであるいはこの中にまで延
在させるのが好適である。囲いの中の小孔により比較的
微小の悪い影響が生ずるけれども、表面１１のｎ＋表面
領域を注入層２０１こ直綾隣接させる。第５図に示すよ
うに注入層のいずれか１側面上に孔を設けることは、囲
うということの効果に関するよりはむしろ集積回路を製
造する方法に関係する。製造方法に関係して、表面再結
合による損失が多少重要な問題となる。
半導体表面１１および該表面と絶縁層１３との間の接合
の特性を、その表面再結合が比較的大であるものとする
場合には、例えば均一に不純物添加されたバイアスされ
るべき領域がェピタキシャル層の１部分を形成し、半導
体表面に隣接するバイアスされるべきベース領域の少な
くとも１部分に、表面から半導体表面に向う方向に増大
する不純物添加濃度勾配を形成することにより、トラン
ジスタの電流増幅率を増大させることができる。その結
果得られるドリフトフィールド‘こより表面から離して
少数キャリャを保持する。表面領域２１ｃが直接ベース
領域と隣接せずに、これら間の領域２１ｂが表面にまで
到達する場合には、同じ理由で半導体表面に隣接する領
域２１ｂの層内の対応する濃度勾配を必とする。領域２
１ｂ内の勾配を、例えば、普通の拡散コレクタ領域３３
を同時に設けることにより簡単に得ることができる。注
入層２０をリボン状表面領域とし、この領域のいずれか
の側面に沿って互に分離され、かつバイアスされる数個
のベース領域１ないし１０を並置する。
このように、多数のバイアスされるべき領域に同じ注入
層によってバイアス電流を供給することができる。斯様
な伸長注入層２０の直列抵抗を、連続又は中断導電細条
４６を用いて減少することができる。第６図は集積回路
の第２参考例の断面図である。
共通本体６０を５個の連続層６１，６２ａ，６３，６２
ｂ，６４を有する電流注入部を以て構成し、これら層を
互に整流接合６５，６６，６７および６８により分離す
る。前記参考例につき述べたように、注入層６１から電
荷キャリャを注入することにより、電流注入部の第３層
６３の電位は接合６６とまた接合６７とが順方向となる
電位となる。すなわち、第２又は中間層６２ａから第３
層６３に電荷キャリャを注入し、これを第４層６２ｂに
より捕獲することができる。これと同様にまた第５層６
４を設けた場合に、第３層６３から第４層６２ｂに電荷
キャリャを注入し、この電荷キャリャを、前記第５層６
４に隣接しこれと境界を接する接合６８を経て、前記第
４層から前記第５層により捕獲する。本例においては、
また、電流注入部の第５層６４により、例えば層６９，
６４および７０より成るバィポーラトランジスタのバイ
アスされるべきベース領域を構成する。電流注入部およ
びトランジスタの前記層を例えば絶縁基板上に設けた薄
い半導体層内に設け、電流注入部の５個の層を、例えば
、前記半導体層の厚さを経て延在させることができる。
図示の例においては、中間層６２ａおよび第４層６２ｂ
を以て、半導体本体内に、同一導電型の連続区域を構成
する。第６図において、前記区域の残りの部分を６２ｃ
ないし６２ｆで示す。前記区域の少なくとも大部分を反
対導電型の半導体基板７１上に設けた１導電型のェピタ
キシャル層６２に属せしめ、前記区域を以下島と称し、
この島を、反対導電型の分離領域７２を用いて、ェピタ
キシヤル層６２の残りの部分から分離する。島にェピタ
キシャル層６２の本来の不純物添加濃度よりも高い濃度
を有する１導電型の埋設層６２ｆを設ける。この埋設層
を基板とェピタキシャル層との境界上およびその近くに
設ける。電流注入部の層６１，６３および６４を表面７
３から埋設層６２ｆに達する表面領域とする。尚、層６
４は回路素子の一部分を形成する表面領域である。その
結果注入層６１および第３層６３と島６２との間のｐ−
ｎ接合であって表面７３とほぼ平行な接合の拡散電圧は
前記接合の部分６５，６６および６７の拡散電圧よりも
大とする。これと関連して層６１および６３により表面
７３にほぼ平行な横方向に電荷キャリャの注入が行なわ
れる。更に又、前記注入が行なわれる層６２ａおよび６
２ｂを非常に小さくして、上述したように、比較的わず
かな注入電荷キャリャしか島内で矢なわれないようにす
る。また、本例においては、電流注入部および回路素子
の組合せ部分をできるだけ囲み、横方向に少数電荷キャ
リャが流出するのを制限する。島内に設けられた低抵抗
性領域６２ｅを注入層に隣接せしめる。領域６２ｅを用
いて注入層のバイアスされるべき領域とは離れた側の注
入層の、横方向における、電荷キャリャの注入を拡散電
圧を増大させることにより制限する。また領域６２ｅを
、外部電源７５の１方の電極を電流注入部の中間層６２
ａに接続する接続部７４に対する接点領域とする。バイ
アスされるべきベース領域６４の所望の囲いを、本例に
おいては、部分的に半導体本体６０内に設けられかつ表
面７３からバイアスされるべき領域が設けられた半導体
層６２内に延在した絶縁層７６を用いて得ている。
本例においては、絶縁層７６を層６２の厚さの１部分に
わたり延在させるのみである。この埋込絶縁層７６によ
りベース領域６４の大部分を囲み、かつ、この層７６を
第３層又は注入層６１もしくは領域６２ｅにできるだけ
隣接させる。従って、バイアス電流を第３層６３および
／又は注入層６１と同時に数個のバイアスされるべき並
置領域又はベース領域６４のみに供給することができる
。注入層６１に電源７５の他方の電極用接続部７７を設
ける。
更に、図示電流注入部にバイアスされるべきベース領域
６４に供給されるべきバイアス電流を制御するか又は調
整する装置を設ける。中間層６２ａおよび／又は第４層
６２ｂの上方の絶縁層７８上に設けられるべき例えば絶
縁電極を用いて、斯様な制御を行なうことができる。こ
の場合、前記電極の電位により前記層の表における少数
電荷キャリヤの再結合を制御する。本例においては、他
のバイアス電流制御方式を使用する。すなわち、電流注
入部の第３層６３から電流を取りもと、すことにより制
御を行なう。このため、この第３層６３に導電性接続部
７９を設ける。例えば、第３層を前記接続部を経て第４
層６２ｂ又は中間層６２ａに短絡する場合には、接合６
６および６７の両端間電圧は非常に小さいので、第３層
６３が捕獲するけれども、全く又はほとんど第３層から
の注入が行なわれない。これがため、ベース領域６４に
はバイアス電流が全く供給されない。電流注入部により
回路の１個以上の回路素子にバイアス電流を全く供給し
ない状態が常時望ましい。この場合、接合６６および／
又は接合６７を表面７３において簡単に導電性層と短絡
することができる。しかし、ベース領域６４用のバイア
ス電流を、例えば、電子スイッチを接続７９および７４
間に設ける場合には、１時的にオン又はオフにする。第
６図にこのようなスイッチをトランジスタ８０で図式的
に示し、このベース８１を例えば回路の他の部分により
制御しかつ半導体本体６０内に簡単に組込むことができ
る。また、勿論電流注入部を経て流れかつバイアス電流
として得ることできる電流の１部分のみをトランジスタ
８０を経て取りもどすことができる。電流注入部の層が
設けられた上記島により多数のトランジスタに共通なェ
ミッタ領域を形成することができる。
この場合、図示トランジスタを２つのコレクタ６９およ
び７０を有するマルチコレクタトランジスタとする。注
入層６１を、例えば、リボン状とし、断面図に現われな
い数個のベース領域を前記リボン状表面領域に沿って並
置する。１個以上の前記ベース領域と、注入層６１と島
により形成される中間層とを以て例えば、３重層電流注
入部を形成することができる。
これら両層を共通とする。領域６４を含む１個以上の他
ベース領域により、５重層電流注入部の１部分を形成し
て層６３を共通注入層６１と関連ベース領域間に延在さ
せる。層６３をバイアスされるべき前記ベース領域に共
通とするも、互に分離された分離領域を以て構成するこ
ともできるので、バイアス電流を各個別ベース領域に対
して制御することができる。集積回路には、電流注入部
および１個以上のトランジスタが設けられた図示の島に
追加して、他の島を設ける。
この島を互に絶縁しこの内部に同様にして回路素子を設
ける。また、回路素子を１個以上の島内に設け、また、
こられ回路素子に電流注入部を使用ることなく普通の方
法でバイアス電流を供給することできる。これまで説明
した参考例から、各々が半導体領域を有し、この半導体
領域を電荷キャリャを供給するための電流注入部に結合
させるようになしている２個以上の回路素子を使用する
場合には、より不純物添加濃度の高い領域（例えば第１
図及び第２図の領域２１ｃ）及び／または絶縁材料を具
える分離区域（例えば第６図の絶縁層７６）を共通本体
中のバイアスされるべき半導体領域間に設けるのが好ま
しい。
特に、より高い不純物添加領域或いは分離区域を設ける
ことは、バイアスされるべき領域に供給される電荷キャ
リャがこれらバイアスされるべき領域と回路素子に共通
である半導体領域との間の接合を順方向にバイアスする
傾向がある場合には、性能の改良を図ることができる。
電流注入部は３，４，５或いはそれ以上の個数の層を有
していてもよく、これら層の１個または２個以上を電流
注入層で共有してもよい。第６図についての集積回路構
造においては、表面領域である半導体電極領域６４はバ
イアス電流源として供する電流注入部６１，６２ａ，６
３，６２ｂ，６４の３層構造６３，６２ｂ，６４の一部
分を第３層として形成しており、この３層構造はさらに
第１導電型の注入層６３を有しており、この注入層は電
流注入部に結合されている回路素子の１つである例えば
トランジスタ６２ｆ，６４，６９の範囲外に位置し前記
１個の電極領域６４からは第２導電型の中間層６２ｂに
よって分離されている。この３層構造６３，６２ｂ，６
４はさらに注入層６３と中間層６２ｂとの間の第ｌｐ−
ｎ接合６７および中間層６２ｂと１個の電極領域６４と
の間の第本−ｎ接合６８とを有している。さらにこの例
では前記第ｌｐ−ｎ接合６７を順万向にバィアスして１
個の電極領域６４に電荷キャリャを供給するための手段
７４，７７，６１，６２ａ，６３を臭え、この第ｌｐ−
ｎ接合６７をバイアスするための手段７４，７７，６１
，６２ａ，６３は第１導電型の少なくとも１個の別の層
６１を具え、この別の層は電流注入部６１，６２ａ，６
３，６２ｂ，６４の一部分を形成すると共に回路素子で
あるトランジスタ６２ｆ’６４，６９および３層構造６
３，６２ｂ，６４の範囲外に位置している。この別の層
６１は注入層６３に隣接している第２導電型のある層６
２ａと電流注入部６１，６２ａ，６３，６２ｂ，６４の
第３ｐ−ｎ接合６５を形成している。前述の手段７４，
７７，６１，６２ａ，６３はさらに第３ｐ−ｎ接合６５
を順方向にバィアスして前記注入層６３に電荷キャリャ
を供給するための手段７４，７７を具えている。上述し
たゲート回路の重要な利益として、本ゲート回路を非常
に微少な電流および電圧により、従って、低電力消費に
おいて、動作させることができる。
しかし、論理信号電圧および／又は信号電流が小さいの
で、異なる論理回路、例えば、ＴＴＬ又はＭＯＳＴ回路
に大規模組体を絹合せるような場合には、信号値を選定
する必要がある。これを、ェミッタホロワとして接続し
たィンバ…タ又はトランジスタを用いて特に簡単に行う
ことができる。例えば、第３図のトランジスタＴ３７を
外部ィンバータとし、そのコレクタを、例えば、抵抗を
経て、比較的高電位点に接続する。出力端子Ｑにおける
電圧変動をフリップフロップの任意の出力端子、例えば
、トランジスタＴ３４のコレクタよりも著しく大とする
。層２１，１０および３７より成るトランジスタＴ３７
を、表面領域３７をェミツタとし、また、層２１をコレ
クタとしてそれぞれ用いることができる。その場合、前
記トランジスタはェミッタホロワを形成する。ェミッ夕
領域３７を、例えば、抵抗を経て、比較的高い負の電位
点に導出する。第７図において、回路の出力端子に使用
するェミツタホロワを、出力端子Ｕに接続したトランジ
スタＴ７。として示す。トランジスタＴ７，を、例えば
、ゲート回路又は出力信号に依存する附加ィンバータの
１トランジスタとする。本例においては、低い値の論理
信号を相補トランジスタＴ７２のェミツターコレクタ通
路を経て出力トランジスタのベースに供給する。その結
果、一層高い電圧を許容でき、従って、破壊する危険が
減少する。他の方法としては、出力信号をトランジスタ
Ｔ７２のコレクタ９９から導出し、トランジスタＴ７ｏ
を省略する。第８図は第７図に示す回路を電流注入部を
使用する集積回路に組込方法を説明するための状態を示
す。同図において、共通半導体本体を低抵抗性ｎ型半導
体基板９０と高抵抗性ｎ型表面層９１とを以て構成し、
この層内には、多数のｐ型表面領域を設け、これらを基
板９０と表面層９１との境界にまで延在させる。半導体
本体には、ｐ型注入層９２と基板９０および表面層９１
より形成されるｎ型中間層とバイアスされるべき２つの
ｐ型領域、すなわち、トランジスタＴ７２のェミッタ領
域９３およびトランジスタＴ７，のベース領域９４を以
て構成する電流注入部を形成する。第７図において、こ
の電流注入部を２つの電流源１７，および１７２で示す
。ｎ型本体により、同時に、トランジスタＴ７・のエミ
ツ夕、トランジスタＴ７２のベースおよびトランジスタ
Ｔ７ｏのコレクタを形成する。
更に、トランジスタＴ７，にはそのベース領域９４上に
接続部９５と、絶縁層９７の上に設けられた導電細条９
８を経てトランジスタＴ７２のェミッタに接続するｎ型
コレクタ領域９６を設ける。トランジスタＴ７２のコレ
クタをトランジスタＴ７ｏのベースをも形成するｐ型領
域９９により形成する。更に、トランジスタＴ７ｏには
出力端子Ｕに接続したｎ型ェミッタ領域１００を設ける
。高不純物添加濃度のｎ型領域１０１をｐ型領域９４お
よび９９に隣接せしめ、上記電荷の損失を制限する。注
入層９２および中間層９０，９１を電源１０２に接続す
る。
電流注入部よりトランジスタＴ７，にベースバイアス電
流を供給し、また、半導体本体を経てトランジスタＴ７
２のェミッターコレク夕通路に、あるいは細条９８を経
てトランジスタＴ７，のェミッターコレクタ通路に主又
は供給電流を供給する。トランジスタＴ７，が導適する
と、トランジスタＴ７２およびＴ７。は非導通となる。
その理由は、トランジスタＴ７２が非導通であるために
、ベース電流を得ることができないからである。従って
、端子Ｕにおける電圧がほぼ一Ｖに等しくなる。トラン
ジスタＴ７，が非導通になると、電流源１７２より、ト
ランジスタＴ花を経て、トランジスタＴ７ｏにそのベー
ス電流として電流が流れる。これがため、トランジスタ
Ｔ７。が導通し、端子Ｕにおける電圧がほぼ０になるか
又は少なくとも電圧一Ｖよりも低くなる。第９図は相補
型トランジスタを有する集積回路の他の参考例を示す断
面図である。
半導体本体を基板１０５とェピタキシャル層１０６とを
以て構成する。このェピタキシャル層には、反対導電型
の表面領域１０７を設け、この領域を縦方向トランジス
タのベース領域および横方向相補型トランジスタのェミ
ッタとする。縦方向トランジスタには、エミツタ１０５
，１０６、ベース１０７およびコレクタ１０８を設ける
。この場合、この後者を、例えば、アルミニウム層の如
き金属含有層を以つて構成し、これをベース領域上に設
けてこのベース領域とショットキ接合を形成する。前記
ショットキ接合の形成と関連して、この場合、ベース領
域の不純物添加濃度を１び７ないし１び８原子／立方セ
ンチメートルより小さくする。ショツトキ接合１０９を
トランジスタのコレクタ−ベース接合とする。横方向ト
ランジスタにはヱミッタ領域ｌｏ７、ベース領域１０５
，１０６およびコレクタ領域１ １０を設ける。領域１
０７および１ １０をバイアスされるべき領域とし、こ
れら領域と半導体本体１０５，１０６および注入層１１
１により形成される中間層と相換って３重層電流注入部
を形成する。上記雨層をバイアス電流供給電源１１２に
接続する。図示の接続部１１３をコレクタ１０８および
１１０間に設け、領域１０７に接続部ｂを設ける。第１
０図に前記集積回路の等価回路を示し、同図において、
縦方向トランジスタ１０６，１０７，１０８をＬｏで示
し、横方向トランジスタ１０７，１０６，１１０をＴ９
，で示す。
この場合、電流注入部を２つの電流源１９。および１９
，で示す。電流注入部よりＴ９ｏのベースに電流を供給
して、これを導通させる。その結果、電流注入部より半
導体本体を経てトランジスタ〜，のコレクタ領域に供給
される電流は主として、電流注入部から接続部１１３お
よびトランジスタＴ９ｏのコレクターェミッタ通路を経
て流れる。これがため、トランジスタＴ９，のコレク夕
霞圧がトランジスタＴ９ｏの電極ｂの電圧以下に降下し
、よって、横方向トランジスタＴ９，を経て電流が流れ
始める。この電流を電流注入部よりベース領域１０７に
供給されるバイアス電流から取り出す。最終的には、領
域１０７に供給されるバイアス電流の何分の１かのみを
、ベース電流として、トランジスタＴ９ｏを経て流すよ
うな状態となる。すなわち、この電流量は前記トランジ
スタを直線動作範囲内で動作させるような微少量である
。このようなバイアスにより、トランジスタをその強い
導適状態で作動させるに丁度必要となる量より以上の蓄
積が行なわれない。また、別の直線回路を簡単に形成す
ることができる。
例えば、第１１図は等価回路で示す直線増幅器である。
この増幅器に３個のトランジスタＴ，．ｏ，Ｔ，．，お
よびＴ，．２を設ける。第１トランジスタのコレクタｃ
を第２トランジスタのベースｂに接続し、第２トランジ
スタのコレクタを第３トランジスタのベースに接続する
。更に、第３トランジスタのコレクタを第１トランジス
タのベースに、直流電流を流しかつ、拡声器又は受信器
ＬおよびマイクロホンＭを以て構成する回路を経て接続
する。コンデンサＣを用いて交流員帰還結合を抑制する
＾前記直流伝送回路を経て直流負帰還結合を行なうため
に、再び第９および１０図につき説明した各トランジス
タに要する電流を得ることができるので（電流源１，．
ｏ，１，．，および１，．２の残りの電流は縦続接続の
前段のトランジスタのコレクターェミツタ回路を経て流
れる）、これら各トランジスタを直線動作範囲内で調整
することができる。このように、−非常に簡単な増幅器
を、例えば、補聴器用として得ることができる。集積回
路においては、トランジスタＴ，．ｏ，Ｔ，．・および
Ｔ，．２のベース領域を第１図につき説明したと同機に
リボン状注入層に沿って並置する。
他の方法としては、横方向電流注入部の代りに縦方向電
流注入部を使用する。斯様な構成の原理を第１２図に示
す。
同図において、集積回路に本回路の、例えば、基板の１
部分を構成する、例えばｎ型層なる半導体層１８０を設
ける。ｐ型層１８１としての注入接点を前記層の１側面
上に設ける。この層１８０と注入接点１８１との間に電
源１８２を接続してこれら間の整流接合を順方向にバイ
アスする。これがため、層１８川こ注入された電荷キャ
リャ、この場合、正孔は、この層が例えば拡散長よりも
厚くないような場合には、層１８０の接点とは反対の池
側面上に設けたｐ型層１８３に到達する。これがため、
層１８３の電位はｎ型層１８川こ対して正の電位となる
。このように、層１８０の他側面上にエネルギー源を得
、これにより電流を供給しかつこれを例えば、回路素子
１８４の如き１個以上の回路素子に接続することできる
。これを導線１８５又は半導体本体に設けた内部接続部
を経て得ることがきる。更に、回路素子１８４および層
１８０間に接続部を設ける場合には、電流注入部の電流
が回路素子を経て、例えば、供給電流として流れる。
再び、斯様な接続部を導線を経て得ることができるしあ
るいは又、例えば層１８０内において回路素子１８４の
１部分を形成するものとして得ることができる。この場
合、回路素子を層１８０で形成するェミッタを有するト
ランジスタとする。更に、トランジスタにはベース領域
１８６およびコレクタ領域１８７を設ける。また、層１
８０をェミッタ接地配置の多数のトランジスタに共通な
ェミッタ領域とすることもできる半導体層のベース領域
１０６とは反対側上に同図に破線で示す第２注入接点１
０８を設けて、所要バイアス電流を供給する第２電流注
入部１８８，１８０，１８６を得ることができる。
このように「トランジスタの全バイアス電流を同一外部
電源１８２を用い電流注入部を経て供給する。この場合
、回路素子を設ける場合には半導体層の１側面上に前記
電流供輪合用配線を必要としない。更に、半導体層１８
０を接地し、バイアス電流を接地層１８０を経て回路素
子に供給する。次に２〜３の実施例を参照して第１２図
に示す原理を詳細に説明する。
上述した如く、縦方向電流注入部を第１１図に示す回路
の集積装置に使用する。
この場合、集積回路を第１３図に示す形態とする。また
、この場合、トランジスタを共通半導体本体１２１の１
側面１２０上に並置する。
各トランジスタの半導体領域を導電細条１２２，１２３
および１２４のパターンに接続する。このパターンに電
気信号入力様子すなわち細条１２２を設け、これを経て
マイクロホンＭから生じた入力信号を第１ト．ラソジス
タのベースに供給する。パターンには更に出力端子、す
なわち細条１２４を設け、これを経て第３トランジスタ
の増幅出力信号を拡声器Ｌに供ｖ給する。紬条１２３に
より、コレクタ領域１２６を次段のトランジスタのベー
ス領域１２５に接続する。更に、トランジスタの反対導
電型基板１２８上に１導電型のヱピタキシヤル層１２７
により形成される共通ェミツタ領域を設ける。
半導体本体１２１に電流注入部を設け、−その注入層を
基板１２８で構成し、これを半導体本体の１側面１２０
とは反対側の面１２９に隣接せしめ、更に２つの整流接
合１３０および１３１により注入層１２８およびこれと
接続した電源１３３の電源接続部１３２から分離した層
１２５を、１側面１２０‘こ沿い注入層１２８に対向し
て延在せしめ、前記反対側に配置した層１２５により、
電流注入部の隣接層１２７から、前記層と境界を接する
接合１３１を経て電荷キャリャを捕獲し、従つて、トラ
ンジスタのベースおよびこれと接続した前段のトランジ
スタのコレクタのバイアス電流としての電流を受ける。
トランジスタの共通ェミッタ領域および電流注入部の中
間層を同時に形成するェピタキシャル層１２７に電源１
３３の他方の電極に対する電源接続部１３４を設ける。
この実施例においては、中間層１２７を増幅回路の基準
電位として構成する。基準電位、例えば接地電位を供給
される基準面により電流注入部を用いてバイアス電流が
供給され、半導体の１側面１２０上に設けられた領域１
２５の全てを、反対側面１２９に設けられた注入層１２
８から分離する。このように、雷気しやへし、を行って
、所望バイアス電流を、一般には接地層１２７を経てバ
イアスされるべき関連領域に直接供給する。中間層１２
７には、埋設層１３５および表面１２０から埋設層１３
５にまで延在する立上り壁部１３６とから成る同一導電
型の高不純物添加濃度の副領域を設ける。
またこの立上り壁部１３６の全体又は１部分を埋込絶縁
層で構成することもできる。この副領域の特に壁部１３
６により並置ベース領域１２５間における寄生トランジ
スタ作用を抑制する。
更に、この場合、前記部分１３６を用いて分離ベース領
域１２５との境界を形成する。すなわち、これら各ベー
ス領域を、互に１導電型のェピタキシャル層１２７上に
設けた部分１３６により、分離された反対導電型のェピ
タキシャル層１３７の部分を以て構成する。更に部分１
３６は埋層層１３５と相俊つて、バイアスされるべき領
域１２５の囲いを構成して、中間層１２７の高抵抗性領
域において、前記領域１２５からこの中間層１２７に注
入される小数電荷キャリャをできるだけ制限すると共に
前記電荷キャリャの有効拡散長を所望の如く増大させる
ことができる。このように、副領域１３５，１３６によ
りトランジスタの各々を互に分離すると共に基板１２８
からも分離する。必らずしも必要ではないが、小孔を前
記分離領域の、例えば、接合１３０の部分１３０ａおよ
び１３０ｂの範囲に設ける。接合１３０のこれら部分１
３０ａおよび１３０ｂを接合１３０の残りの部分よりも
低い拡散電圧とし、注入層１２８から中間層１２７への
電荷キャリャの注入を主として、前記部分１３０ａおよ
び１３０ｂを経て行わしめ、中間層１２７から注入層１
２８への逆方向の注入を、前記範囲における中間層が比
較的低い不純物添加濃度であるために、比較的少なくす
る。各ベース領域１２５に供給されるバイアス電流間の
比は接合１３０の部分１３０ａおよび１３０ｂの範囲の
大きさにより影響を受ける。
本においては、部分１３０ａの表面領域を部分１３０ｂ
よりも大とするので、第１１図の電流源１，．ｏにより
出力トランジスタＴ，．２に対し確実に電流を供給する
も、この電流源から電流源１，．，および１，．２より
も多量の電流を供給する。所望ならば自動利得調整を、
例えば、第６図に示すトランジスタにおけると同機に２
つのコレクタを用いて簡単に得ることができる。
これらコレクタの１方を可調整抵抗（例えばトランジス
タの内部抵抗）を経て接地する場合には、他方のコレク
タへの信号電流は前記抵抗に依存するようになるので、
容易に自動調整を行なうことができる。第１４および１
５図に示す参考例においては、注入層を格子状表面領域
１４０とし、これを半導体本体１４２の表面１４１に隣
接させる。表面１４１において、１導電型の格子表面領
域１４０‘こより囲まれた反対導電型の領域１４３の部
分１４３ａに、バイアス電流されるべき領域１４４を設
け、これにより３層トランジスター４３，１４４，１４
５のベース領域を構成する。電流注入部の中間層を構成
する領域１４３を低抵抗性基板と高抵抗性表面層とに副
分割する。
この副分割を、基板１４１から基板１４３ｂまであるい
はこの内部にまで延在する格子状注入層１４０を用いて
行なう。図示の如く、トランジスタまたは他の回路素子
を高抵抗性部分１４３ａおよび１４３ｃ内に設けること
もできる。更に、前記部分のそれぞれの大きさを違えて
、数個の回路素子を１個以上の部分に並置させることも
できる。格子状表面領域１４０を電流注入部の注入層と
して使用することにより、斯様な領域の直列抵抗を低く
することができるという利益を得る。同様にベース領域
１４４に対するよりも注入層に対して浸透を深くするこ
とおよび／又は不純物添加濃度を高くすることができる
。ベース領域１４４の最大許容不純物添加濃度を、実際
には制限する。その理由は、特に、前記領域内に一般に
は、反対導電型の領域１４５を設ける必要があるからで
ある。直流電源１４６を電流注入部の注入層１４および
中間層１４３間に後続する。
このため、所望ならば斯様な電源をコンデンサー４７で
分路して交流電圧接続部１４８および１４９を短絡する
。集積回路の他の参考例においては、第１６および１７
図に示すように、１個以上の３層トランジスタ１５０，
１５１，１５２ａ，ｂを設ける。ｎ型ェミッタ又はコレ
クタ領域１５川こ追加して、ｎ型領域１５３を例えばｐ
型のベース領域１５１内に延在せしめ、このｎ型領域１
５３により他のｐ型表面領域１５４を囲む。前記領域１
５３および１５４により、それぞれ、電流注入部の中間
層および注入層を構成する。第１６図に破線で示すよう
に、絶縁層１５８に孔を設けて半導体表面を露出し、こ
の孔を経て領域１５０，１５１，１５３および１５４を
電気接続用導電紬条に接続する。電流注入部の注入層１
５４および中間層１５３に接続部１５５および１５６を
それぞれ設け、これにより第１７図に示すように電源１
５７に接続する。回路の１個又は数個の回路素子に電流
注入部を用いてバイアス電流を供給する必要がある場合
には、本実施例は特に好適である。また中間層１５３を
直接トランジスタの領域１５２ａ，ｂに接続するも、例
えば、これを半導体表面の中間層１５３を低抵抗性領域
１５２ａまで又はこの領域内に延在させて行なう。その
結果、接続部１５６を所望ならば、基板１５２ｂの下側
面上に追加して設けるけれども、スペースを節減するこ
とができる。第１８図は１群のトリガ回路から成るトリ
ガ回路の回路図を示し、同図において、トリガ回路群を
マトリックスパターンに従って、同時に記憶回路を構成
すると同一の方法で構成する。
トリガ回路にトランジスタＴ，ｏ，，・・・・・…・Ｔ
，ｏ７を設け、これらのェミッタを全て接地電位に接続
する。
トリガ回路本体をトランジスタＴ，ｏ，およびＴ，。２
を以て構成し、これらのコレクタを他のトランジスタの
ベースに交差接続する。
更に、トランジスタＴ，。３のコレクタに接続し、その
ベースをトランジスタＴ，。
５のコレクタに接続する。
同時に、トランジスタＴ，。２のベースをトランジスタ
Ｔ，。４のコレク夕に接続し、そのベースをトランジス
タＴ，。
６のコレクタに接続する。
更に、トランジスタＴ順およびＴ，。６のベースを書込
導体ＲおよびＳに接続し、この場合これら導体をトリガ
回路の行に対して共通にする。
読出可能とするために、トランジスタＴ，ｏ，に余分の
コレクタを設け、これをトランジスタＴ，。７のベース
に接続し、このコレクタをトリガ回路の行に対して共通
の読出導体０に接続する。
トランジスタＴ，ｏ，，Ｔ，。
２，Ｔ，。
５およびＴ，ｏ６のベース電極を、電流源１，血１，。
２，１，。５および１・ｏ６の図示の通性を経て、トリ
ガ回路の各列に対し共通の供給線路Ｖに接続し、トラン
ジスタＴ側，Ｔ・ｏ４およびＴ，。
７のベース電極を、同様の電流源１，の，１，。
４および１，のを経て、トリガ回路の列に対して共通な
選択路線ＳＥに接続する。
電流源を、関連する供給又は選択線路が正の電圧を流す
場合にのみ、これら電流源より電流を供給するような形
態とする。供給線路Ｖを常時正電圧とするので、電流源
１，ｏ，，１，。
２，１，。
５および１，。
６を常時作動する。
休止状態の期間中、すなわち、選択が図示の回路に属す
るトリガ回路の列に対して行なわれない場合には、選択
線路ＳＥを接地電位又は低くするので、電流源１側，１
，。４および１，のを作動しない。
その結果、休止状態においては、トランジスタＴ，。３
，Ｔ，。
４，Ｔ，。
５，Ｔ，。
６およびＴ，。
７により電流が流されず、従って消費量が低い。
トリガ回路の休止状態においては、トランジスタＴ，ｏ
，およびＴ，ｏ２の１方が導適する。
今、トランジスタＴ，ｏ，が導適するとする。そうする
と、トランジスタＴ側のベース電圧は十Ｖｊに等しくな
る。ここでＶｊは飽和トランジスタのベースおよびェミ
ッタ間の“接合”電圧である。トランジスタＴ，ｏ２の
ベース電圧はＶｋに等しい。ここでＶｋは過駆動トラン
ジスタのコレクタおよびェミッタ間の電圧である。珪素
トランジスタの場合には、一般にはＶｊは０．７Ｖであ
り、Ｖｋは０と０．４Ｖとの間の値である。すなわち、
トランジスタＴ，。２のベース電圧をトランジスタＴ，
ｏ，のベース電圧よりも低く、すなわち、接合電圧Ｖｊ
よりも低くするので、トランジスタＴ，。
２がカットオフとなる。
トランジスタＴ，。，のコレクタ電流を電流源１，。２
より供給し、そのベース電流を電流源１，ｏ，より供給
する。
情報をトリガ回路から謙取るかあるいは新しい情報を書
込む必要がある場合には、正のパルスを選択線路に供給
するので、電流源１，。
３，１，ｏ４および１，。
７が動作する。
書込みを行なう場合には「書込導線ＲおよびＳの１方を
接地電位にする。今、例えば、書込導線Ｒを接地電位と
する。そうすると電流源１順による電流が大地へ流れて
トランジスタＴ，。５がカットオフとなる。
電流源１皿による電流はトランジスタＴ，。３のベース
電流として流れるのでこれが導適する。
従って「 このトランジスタを経て電流源１，ｏ，から
の電流が流れるので、トランジスタＴ，ｏ，がカットオ
フとなる。浮動書込導線Ｓについていえば、同様にして
、トランジスタＴ，。２が導適する。
トランジスタＴ，。２のコレクタ電流を電流源Ｌ。
，より供給する。これがため、この電流源１，ｏ，から
トランジスタＴ，。２およびＴ，。
３のコレク夕電流をそれぞれ供給する。
選択線路ＳＥの撰択パルスが終了すると、トランジスタ
Ｔ，雌が導適状態に留まり、トランジスタＴ，ｏ，がカ
ットオフ状態に留まるので、情報をトリガ回路内に記憶
することができる。書込導線Ｒ又はＳの１方の書込パル
スにより、非選択トリガ回路が影響を受けることはない
。
選択パルスが選択線路ＳＥに生じていない場合には、電
流源１，ｏ３および１，。４は、実際には動作しておら
ず、これがため、トランジスタＴ，。
３およびＴ，。
４がカットオフとなり、従って、情報を書込導線からト
ランジスタＴ，ｏ，およびＴ側に伝送することができな
い。
読出しを行なう場合には「書込導線ＲおよびＳを浮かせ
、選択パルスが入来している場合に、トランジスタＴ，
。
５およびＴ，。
６を導通にする。
この結果、トランジスタＴ，。３およびＴ，Ｍがカット
オフとなるので、トリガ回路の情報を取出すことができ
ない。
トリガ回路の状態に依存して、トランジスタＴ，。７を
導通又は非導通にする。
再び、トランジスタＴ肌をカットオフし、トランジスタ
Ｔ側を導通にすると、選択パルスにより動作する電流源
１，。７より供給される電流はトランジスタＴ，。
７のベース電流となり、これがため、前記トランジスタ
が導通となる。
トランジスタＴ，。７の状態を読出導線○を経て謙出す
。
図には唯１つの論出し導線を示しているにすぎないが、
同様に第２読出導線を設け、これを同様にトランジスタ
Ｔ，。２の余分なコレク外こ接続することもできる。
第１９図は集積記憶回路の１部分を示し、同図において
は図を明確にするために、１個のトリガ回路と、マトリ
ックスの他の残りの同様なトリガ回路の２つの隣接する
マトリックス素子のみを示すにすぎない。
トリガ回路のトランジスタＴ，ｏ，ないしＴ，ｍの多数
のｐ型ベース領域をｎ型半導体本体の表面層内に設ける
。
前記各ベース領域により、半導体本体内において、１個
の又はトランジスタＴ，ｏ，の場合には、２個のｎ型コ
レクタ領域を囲み、半導体本体により全トランジスタに
共通なェミッタ領域を構成する。トランジスタを、導電
紬条１９２のパターンを用いて、第１８図に示すトリガ
回路に接続する。同図においては、マトリックスの各ト
リガ回路を導電細条Ｒ，Ｓおよび０に接続する。第１８
図に示す電流源１，ｏ，ないし１，。７を電流注入部と
共に集積回路内に形成する。
供給線路として作用しかつトランジスタＴ，。２，Ｔ，
。
３，Ｔ，。
５およびＴ，。
６のベース領域１９０を配置したいずれかの側に設けら
れたりボン状ｐ型表面領域Ｖを半導体表面に隣接させる
。
表面領域Ｖにより電流注入部の注入層を構成し、半導体
本体を電流注入部の中間層とし、前記ベース領域をバイ
アス電流が上述と同様にして供給されるバイアスされる
べき領域とする。同様にして、選択線路として作用する
ｐ型表面領域ＳＥと半導体本体およびトランジスタＴ，
。３，Ｔ，。
４およびＴ，。
７のベース領域１ ９０とにより電流注入部を構成する
。
更に、半導体本体には２つの平行ｎ型表面領域を構成す
る。これら領域をそれぞれ２つの注入層ＶおよびＳＥと
平行に延在せしめると共にｐ型半導体本体の隣薮部分よ
りも高不純物添加濃度とする。前記１方の領域、すなわ
ち、１９３を領域ＳＥの最側部の１方に隣接せしめるの
で、領域ＳＥからの電荷キャリャの注入を、主としてト
ランジスタＴ，。３，Ｔ，。
４およびＴ，ｏ？の方向に行なうものであり、隣接トリ
ガ回路のトランジスタＴ，ｏ，およびＴ，伍の方向に行
なうものではない。
他方のｎ型領域１９４をトランジスタＴ，。３，Ｔ，。
４およびＴ側のベース領域とトランジスタＴ，。
２およびＴ，。
６のベース領域との間に延在させ、前記領域１９４によ
りこの領域の相対向して位置する側部の両ベース領域間
における寄生トランジスタ作用を防止する。
所望ならば、他にｎ型領域を隣接する行のトリガ回路間
に設け、該領域を注入層ＶおよびＳＥ間において紬条Ｒ
およびＳと平行に延在させる。上記実施例の場合と同様
に、また、全ベース領域の大部分をｈ＋表面領域により
個別的に囲むかあるし、は埋込絶縁層を高不純物添加ｎ
型領域の代り１こ使用しても良い。上述した集積回路に
おいては、トランジスタＴ，。５およびＴ，。
６は、これらにより書込用個別の記憶素子を選択するも
のであるから必要なものである。
本回路においては、全トランジスタのェミツタを互に接
続するので、記憶素子の選択をベース接続部を経てのみ
得ることができる。その結果、行および列を選択するた
めに個別のトランジスタを必要とする。第２０図は行お
よび列に配置された多数の等しい記憶回路より形成され
るマトリックスに使用する第２記憶回路を示す。
本記憶回路には、ェミッタを例えば接地電位の如き一定
の電位点に接続した２つのｎ−ｐ−ｎ型トランジスタＴ
２ｏ，およびＴ２。２を設ける。
双安定素子を得るためには、各トランジスタのベースを
他方のトランジスタのコレク外こそれぞれ接続する。記
憶回路に対する供給電流をトランジスタＴ弧，およびＴ
２。２のベースに接続した電流源１２ｏ，および１２ｏ
２を経て供給する。
情報の書込および読出をｐ−ｎ−ｐ型トランジスタＴ２
。３およびＴ２。
４を用いて行なう。
これらトランジスタＴ２ｏ３およびＴ２ｏ４の主電流通
路を経て、トランジスタＴ２ｏ，およびＬｏ２と読出お
よび書込導線ＳおよびＲとの間の援銃をそれぞれ行なう
。これら各導線は記憶回路の行に対し共通である。これ
らトランジスタＴ２。３およびＴ２■を対称構造とする
のが好適である。
その理由は、これらトランジス外ま両方向に動作して講
取りおよび書込み動作を行なうからである。所望記憶回
路の選択を、記憶素子の列に対し共通であり、かつ、ト
ランジスタＴ２。
３およびＴ２ｏ４のベースに接続した選択線路を用いて
関連する列を選択することおよび謙出および書込導線Ｓ
およびＲを用いて関連する行を選択することにより行な
う。
選択および非選択の両状態において、選択線路と読出お
よび書込線路との電圧レベルの値を適当に選択すること
が必要である。例えば、非選択状態における選択線路に
電圧を供給してトランジスタＴ２。３およびＴ２。
４を、導線Ｓ又はＲのいずれかに書込パルスが入来して
いるか又は入来していないかには無関係にカットオフに
する。
選択状態においては、選択線路の電圧を選定して記憶回
路の２つの安定状態における場合にトランジスタＬｏ，
およびＴ２ｏ２のベースに生ずる各電圧値間の値とする
。非選択状態においては、読出および書込導線Ｓおよび
Ｒを、例えば浮かせるので、関連する記憶素子に属する
列の選択又は非選択状態とは無関係に情報が失なわれる
ことはない。情報を書込む場合には、書込パルスを選択
された選択線路の電圧レベルよりも十分に正にして関連
するトランジスタＴ２０３又はＴ２。４を導通させる必
要があるが、情報を読出す場合には、説出導線の電圧レ
ベルを選択された選択線路の電圧レベルよりも低くする
のが好適である。
記憶回路の消費をできるだけ少なくするために、また高
読出速度を実現するにもかかわらず、定常状態の間は記
憶回路の供給レベルを低くし、かつ謙出の間は電流源１
２ｏ，および１２。
２より供給される電流を制御することにより前記供給レ
ベルを高いレベルに切換える。
第２０図に示す回路配置は半導体本体に集積化して特に
好適である。
その場合、ｐ−ｎ−ｐ型トランジスタＴ２。３およびＬ
ｏ４をそれぞれ横方向トランジスタとし、この場合、２
つの方向を使用するも、特に横方向トランジスタの場合
には、両方向の電気特性をほぼ等しくすることが重要で
ある。
更に、２つの電流源１２ｏ，および１２。２を電流注入
部を用いて簡単に形成することができる。
その結果、また、集積構造に対しては比較的小半導体表
面を必要とするにすぎない。第２１および２２図は電流
注入部を有する記憶マトリックスの集積構造の１部分を
示す。
これを第２１図の破線２２３内に設け、更にこの部分に
第２０図のマトリックス素子を設ける。半導体本体２０
川こ、この場合ｐ型導電型の半導体基板２０１を設ける
。このｐ型基板２０１には、普通の方法により、ｐ型分
離領域２０３を用いて島に副分割されたｎ型ェピタキシ
ャル層２０２を設ける。列のマトリックス素子の全ての
ｎ−ｐ−ｎトランジスタＴ２ｏ，およびＬｏ２を細長い
島２０４内に設ける。この島を半導体本体の縁部におい
て、例えば、図示の接続部２０５を用いて接地する。島
２０４により前記ｎ−ｐ−ｎトランジスタの共通ェミッ
タ領域を構成する。多数の注入層を前記島２０４内に設
け、それらの１つのみを図に示す。前記層を、この場合
、ｐ型表面領域２０６を以て構成する。各注入層２０６
のいずれかの側に、４個のｎ−ｐ−ｎトランジスタを設
ける。これらトランジスタにはｐ型ベース領域２０７と
ｎ型コレクタ領域２０８を設ける。このベース領域２０
７を３つの側面における表面２０９において低抵抗性ｎ
型表面領域２１川こより囲む。この領域２１０を表面２
０９からェピタキシャル層内に延在さして、基板２０１
とェピタキシャル層２０２との境界に設けられたｎ型埋
層層２１１と隣接させる。中間層２０４に属する領域２
１０，２１１を以て多数の凹所を有する低抵抗性組体を
構成し、この凹所に注入層２０６、中間層２０４の高抵
抗性部分２１２およびバイアスされるべき領域２０７を
設ける。更に、領域２１０，２１１および埋層層２１１
により島２０４の直列抵抗を小さくせしめるので、動作
中、前記島をほぼ等電位面とする。マトリックス素子の
横方向ｐ−ｎ−ｐトランジスタＴ２。
３およびＴ２。
４を形成した同様な島２２１を島２０４のいずれかの側
において延在させる。
また、この島に表面領域２１３および埋層層２１４によ
り構成した低抵抗性ｎ型領域を設けて直列抵抗を減少さ
せる。実際には、これら島２２１によりマトリックス素
子の列ｐ−ｎ−ｐトランジスタの共通ベース領域を構成
し、選択線路ＳＥＬとして作用せしめる。更に、各ｐ−
ｎ−ｐトランジスタにｐ型領域２１５を設ける。この領
域は、情報論出時にはェミッ夕領域として作用し、また
、情報書込時にはコレクタ領域として作用する。更に前
記トランジスタにｐ型領域２１６を設ける。この領域も
それぞれコレク夕領域およびェミッタ領域として作用す
る。これらｐ−ｎ−ｐトランジスタの各々を、低抵抗性
領域２１３，２１４のカップ状部分により囲む。その結
果、隣接するｐ−ｎ−ｐトランジスタのベース領域間に
は寄生トランジスタ作用がほとんど生じない。半導体本
体２００の表面２０９上に絶縁層２１７を設け、この上
に導電紬条２１８を延在させる。
この紬条によりマトリックス素子の内部接線部を構成す
ると共にこれを回路素子の半導体領域に第２１図に破線
で示す絶縁層内の孔を経て接続する。更に、絶縁層２０
６を接続部２２０が設けられいる導電紬条２１９に接続
し、マトリックス素子の行のトランジスタＴ２。３の領
域２１６が導電紬条Ｓに接続し、マトリックス素子の行
のトランジスタＴ２Ｍの領域２１６を導電細条Ｒに接続
する。
電源２２２を接続部２０５および２２０間に接続して注
入層２０６と島間のｐ−ｎ接合と中間層２０４とを順方
向にバイアスする。
この層２２２を、例えば、可制御として休止状態および
書込みの期間中におけるよりも情報論出し期間中におい
て、一層多量のバイアス電流をマトリックス素子のｎ−
ｐ−ｎトランジスタに供給することができる。また、バ
イアス電流の斯様な制御を導電細条２０９単位当り行な
うので、バイアス電流を、マトリックス素子の隣接する
２つの行の各々に対して、個別的に制御することができ
る。第２１および２２図につき説明した集積構造は特に
コンパクトとなる。
所望半導体表面範囲を、表面２０９からェピ夕・キシャ
ル層２０２および基板２０１間の境界まで延在している
埋込絶縁層をｎ＋領域２１０および２１３の代りに用い
ることにより、減少させることができる。その場合、実
際には、ｐ型分離領域２０３およびｎ型領域２１０およ
び２１３の１部分をいずれかの側に設けるも、その代り
に１個の単一埋込絶縁層を用いることもできる。その結
果、ｎ−ｐ−ｎトランジスタと行のｐ−ｎ−ｐトランジ
スタとの間の距離および隣接するｐ−ｎ−ｐトランジス
タ間の距離を小さくすることができる。上述した実施例
及び参考例より明らかなように、本発明を用いて重大な
る利益を得ることができる。多くの場合、製造に際し５
個のマスクを用いるのみで十分である。更に又、能動素
子の高実装密度を得ることができるが、抵抗がほぼ完全
に必要ではなくなる。使用トランジスタのェミッタを直
接互に接続するので、導電紬条のパターンが比較的簡単
となり、コレクタを自動的に互に分離することができる
。更に、マルチコレクタトランジス夕を簡単に使用する
ことができるので、広い範囲と多数の導電紬条とを節減
することができる。動作中、電流注入部を用いて供給さ
れる全バイアス電流を注入接合の両端間電圧により、同
様にして変えるのが特に有益である。その結果、集積回
路の機能を電流レベルからほぼ独立させることできるの
で、広い雑音マージンを得ることができる。上述した回
路においては、これら電流を特に、電流注入部を用いて
供給するも、この電流注入部を設けるのは、アナログ又
はデジタル信号電流又は電圧を含む任意の情報を処理し
たり又、応用できる場合には、書込情報を記憶するため
である。
予備電流と称せられるこれら電流には、論理回路、トリ
ガ回路および記憶素子の如き成分における全ての電流を
含み、これら成分の静的又は動的状態において、これら
電流により、これら成分を待機状態とし、すなわち情報
が入力端子に生じた場合には、必要ならば選択信号を結
合して、前記情報を取出すことができるようにしたり、
書込情報を記憶できるようにしたりおよび／又は前記情
報を、所望ならば選択後、出力端子に通知することがで
きるようにする。上述した実施例及び全ての参考例にお
ける集積回路を半導体技術に普通に用いられる方法、す
なわち例えば、ェピタキシャル方法、埋層層の形成、局
部拡散にする不純物添加および／又はイオン注入法、パ
ターン状絶縁マスク等導電層の形成等々により完全に製
造することができる。
更に、上述した集積回路を、普通の方法で普通の囲いの
内部に組合せることができる。例えば、第１参考例の製
造、すなわち、第１ないし５図に示すフリップフロップ
の製造方法につき以下詳細に説明する。出発材料を例え
ばｎ型導電型および固有抵抗が０．００５および０．０
１５０・伽間の珪素基板２１ａ（第２図）とする。
この基板上に固有抵抗を例えば０．２および０．６０・
抑間とし、かつ厚さを例えばほぼ５仏仇としたｎ型ェピ
タキシャル珪素層２１ｂを設ける。これに関連して、使
用反転トランジスタ構造の電流増幅率６はヱピタキシャ
ル層の固有抵抗に依存する。前記増幅率８を約２０とし
、固有抵抗が約０．１０・伽とすると、同じｐおよびｎ
型拡散および約０．６０・伽の固有抵抗の場合には約１
０となり、これにより、回路を理想的に作動させるため
には８を３以上の値にすることが望ましいこと力ミ半Ｕ
る。次に、例えば、二酸化珪素のマスク層を使用しおよ
び低抵抗性ｎ型部分２１ｃを得るために不純物として燐
の拡散処理を行なう。
この部分の表面濃度を例えば１ぴ１原子／立方センチメ
ートルとする。前記燐の不純物添加領域を半導体本体に
形成する孔を多数平行に延在させて、２つの隣嬢延在部
分間に常時十分な範囲を設けて該範囲内に、次の処理工
程において、所望の大きさのベース領域を形成すること
ができる。更に、これら孔の２つを使用するも、この場
合、これら孔としては、その孔の伸長部分が互に対向し
かつ互に一列に配置した孔を使用する。これら孔の対向
して配置した伸長部分の端部間の距離を、対向して配置
したベース領域例えば５および１０間の最終的に望まし
い距離と等しくするか又はそれよりもわずかに短かくす
る。ベース領域１ないし１０および注入層２０をマスク
層の所望の大きさの孔を経て拡散により同時に形成する
。本例においては、マスクパターンを２つの平行な細条
を以て構成し、これら細条をその後得られるｎ＋領域の
伸長部分を横切方向に延在させ、しかも互に向合って配
置した伸長部分間の中間スペースの大部分に設け、各々
がその１端において、前記伸長部分の端部とわずかに重
なり合うようにするか、又はこれらが互に触れ合うよう
にする。前記紬条の幅を各ベース領域および注入層間の
所望な距離に一致させる。例えば、棚素を自由表面を経
て、例えば２．５ｋｍの深さに内方拡散し、単位面積当
りの抵抗を、例え‘ま約１５００とする。２つのマスク
紬条間において、注入層を得、互に分離されたベース領
域１なし、し１０を得る。
その理由は前記拡散処理の表面濃度が不十分であるため
既に形成されている導電型をｎ＋部分２１ｃに変えるか
らである。このように、ベース領域を自動的にｎ榎Ｕ領
域２１ｃに直接隣接せしめる。これら副領域の各々を、
その３側面において、Ｕ字状のｎ＋型領域で囲む。コレ
クタ領域２２ないし３７を、例えば、燐を約１．５Ａ肌
の深さにかつ単位面積当り５０の抵抗となるように局部
拡散することにより形成し、次に接点孔を絶縁層内に食
刻しかつ導電紬条１４のパターンを例えば、アルミニウ
ム層を蒸着し次に食刻することにより形成する。注入層
２０の幅を、例えば、約２０仏のとする。
注入層２０から各ベース領域までの距離を約８〆肌とす
る。ベース領域５の大きさを、例えば、約５０仏の×８
０仏のとし、コレクタ領域３３の大きさを２０山肌×２
０仏のとする。隣接ベース領域間のｎ十伸長部分の幅を
、例えば、１０仏凧とする。抵抗性副領域２１ｃの全体
又は１部分の代りに埋込絶縁層を使用する場合には、該
絶縁層を、例えば、窒化珪素から成るマスク層を用いて
、例えば局部的に酸化処理して得ることが出釆る。同様
に第８，１３，１７，１９及び２２図に示す例において
、高不純物添加濃度領域１０１，１３６，１５２ａ，１
９４または２１０の全体又は一部分を埋込（又は差込）
酸化物領域で置き換えてもよい。第６および１３図に１
例として示すように、埋層層を使用する場合には、これ
らに対して例えば、枇素を不純物添加してその表面濃度
を約１び９原子／立方センチメートルとしまた単位面積
当りの抵抗を約２００とする。
例えば第１３図に示す埋層層１３５をバイアスされるべ
きベース領域よりも高い不純物添加濃度とする。こうす
ることにより前記埋道層が関連トランジスタのェミッタ
領域の１部分を形成する場合に特に利益を奏することが
できる。本発明は上述した実施例に限定されることなく
幾多の変更が可能である。
例えば、ゲルマニウムおよび半導体材料のＡ皿ＢＶ化合
物又は組合せの如き他の半導体材料を使用することがで
きる。すなわち、例えば基板を回路素子が形成された表
面領域とは別の半導体材料を以て構成する。上部に低不
純物添加層２１ｂをェピタキシャル成長させたｎ＋基板
２１ａ（第２図）から出発する代りに、また出発材料を
低抵抗性基板とし、これに不純物の外方拡散により一層
低い不純物添加表面層を設けることもできる。更にまた
上記実施例及び参考例における導電型を相互に交換する
場合には、これと同時に、電圧極性を交換する必要があ
る。また、集積回路に例えば１個以上の光学信号入力端
子および／又は信号出力端子を形成することもできる。
例えば入来光学信号を回路に組込んだフオトダイオード
又はフオトトランジスタを用いて電気信号に変換するこ
ともできる。この場合、電気信号を回路の他の部分の入
力信号とする。また、注入層を例えば電流注入部の中間
層から絶縁材料の薄い層により分離された層として使用
することもできる。
トンネル注入を使用して、亀荷キャリャを導電層から薄
い絶縁層を経て電流注入部の中間層に少数電荷キャリャ
として到達させることができる。電流注入部を例えば、
４個の又は少なくとも偶数個の層を以て構成することが
できる。
なおしかし、この電流注入部を寄数個の層で構成して使
用するのが好適である。また、４個又はそれ以上の個数
から成る電流注入層の場合には、バイアスされるべき領
域を除いた関連回路素子の多くとも他の１つの領域を電
流注入部のある層と一緒に形成するのが好ましい。更に
、例えば７重層から成る電流注入部内の第３および第５
層を互に独立に使用して、バイアスされるべき領域に供
給されるべきバイアス電流を制御する。
従って、第３および第５層を、例えば出力端子をバイア
スされるべき領域により形成するＡＮＤゲートの２つの
入力端子とすることもできる。図示のバィポーラトラン
ジスタ以外の回路素子領域、例えばダイオードおよび電
界効果１・ランジスタの領域に、同様にして電流注入部
を用いて、バイアス電流を供聯合することもできる。
更に、例えば電界効果トランジスタ、特に、低限界値電
圧電界効果トランジスタのゲート電極を電流注入部を用
いて制御することができる。第１図に示す横方向電流注
入部を使用する場合には、バイアスされるべき各領域に
供給されるバイアス電流間の比はバイアスされるべき関
連べ−ス領域および中間層２１間のｐ−ｎ接合の注入層
２０と向い合う部分の長さ間の比に比例する。
図示例においては、得られるバイアス電流量は各ベース
領域に対して等しい。構造の長さの違いを用いてその比
を変えることができる。このように、例えば集積回路の
４・坂上の第１トランジスタおよび／又は最終段トラン
ジスタには比較的大電流を供給して小板の入力端子およ
び出力端子の雑音マージンを大きくすることができる。
必要があれば、この雑音マージンを大きくする他の方法
は電流利得値Ｂを大とすることである。このように高い
回路利得を、問題のトランジスタに比較的広いコレク夕
領域を形成することによって得ることができる。このよ
うな比較的広いコレクタ領域の寸法を例えば４０ムの×
２０ｖのとし、第１図の実施例の場合に使用した２０仏
の×２０仏のとは違える。この伸長コレクタ領域を第１
図における場合の５０〆のではなくて７０仏のの比較的
広いベース領域内に形成する。バイアスされるべき異な
る領域の異なるバイアス電流をセットアップする他の方
法においては、電流注入部の関連する注入整流接合およ
びバイアスされるべき異なる領域間の異なる距離を使用
する。
この距離が大となると、増々バイアスされるべき領域に
より捕獲される電荷キヤリャの数が少なくなり、かつ増
々前記バイアスされるべき領域に隣接する領域内の有効
拡散長が増大する。更に、不純物添加を行なう代りに、
電流注入部の１個以上の層を、半導体本体内に例えば表
面状態および／又は絶縁層内の電荷および／又は絶縁層
上に設けられた電極層を用いて、譲出することができる
。上述した５重層電流注入部においては、例えば第３層
を譲出反転層によって形成することができる。また、電
流注入層の１個以上の層を不純物添加により得られる部
分とこれと密着した譲出部分との組合せを以て構成する
こともできる。例えば、不純物添加により電流注入部内
に得られた注入接合および捕獲接合間の距離を比較的大
きくするので、電流注入部の前記部分においては、ほと
んど電流が流れない場合には、前記距離を他の層と向い
合う側面上の表面における１方又は双方の層を反転層に
よって伸長させて減少させることができる。上述した反
転層を使用する場合に、特にこれら層を絶縁電極層を用
いて形成した場合には、バイアスされるべき領域に供給
されるバイアス電流を電極層の電圧によって制御するこ
とができる。
上述した各実施例より明らかなように、本発明集積回路
の構造をコンパクトにし得ると共に、これを簡単な方法
により製造することができる。本集積回路構造において
は、表面に接する１導電型の半導体領域を設け、該半導
体領域内に反対導電型の伸長紬条状表面領域を延在させ
て、例えばチャンネル又はグリッドの系の１部分を形成
すると共に隣接する領域とｐ−ｎ接合を形成し、更に互
にかつ前記紬条状領域の少なくとも１つの長側部上の表
面に隣接する紬条状領域から分離された反対導電型の数
個の並置表面領域を設け、該表面領域は回路の回路素子
のバイアスされるべき領域特にバイポーラトランジスタ
のバイアスされるべきベース領域を構成し、前記隣接す
る領域および紬条状表面領域のそれぞれに接続部を設け
て前記ｐ−ｎ接合を日頃方向にバイアスして前記隣接す
る領域に少数電荷キャリャを注入し、前記バイアスされ
るべき領域は、前記隣接する領域から、該領域と前記バ
イアスされるべき領域とにより形成されるｐ−ｎ接合を
経て少数電荷キャリャを捕獲することによりバイアス電
流を受けることを特徴とする。図面の簡単な説明第１図
は電流注入部を使用する集積回路の第１参考例の１部分
を示す略線的平面図、第２図は第１図に示す集積回路の
ロー０線上に沿って取った断面図、第３図は第１図およ
び第２図に示す集積回路を示す電気回路図、第４図は電
流注入部をもったゲート回路を示す回路図、第５図は第
１図および第２図に示す集積回路のＶ一Ｖ線上に沿って
取った断面図、第６図は電流注入部を使用する集積回路
の第２参考例の１部分を示す断面図、第７図は電流注入
部を使用する集積回路の第３参考例の１部分を示す略線
的回路図、第８図は第７図の集積回路の断面図、第９図
は電流注入部を使用する集積回路の第４参考例を示す略
線的断面図、第１０図は前記第４参考例に関連した電気
回路を示す回路図、第１１図は電流注入部を使用する集
積回路の第１実施例を示す回路図、第１２図は注入部を
使用する集積回路の他の参考例の原理を説明するための
線図、第１３図は第１１図に示す集積回路の実施例の１
部分を示す略線的断面図、第１４図は本発明による集積
回路の第５参考例の１部分を示す略線的平面図、第１５
図は第１４図のＸＶ−ＸＶ線上に沿って取って示す断面
図、第１６図は電流注入部を使用する集積回路の第６参
考例の１部分を示す略線平面図、第１７図は第１６図の
ＸＷ−Ｘ肌線上に沿って取った断面図、第１８図は電流
注入部を使用する集積回路の第７参考例と関連する電気
回路を示す回路図、第１９図は第１８図の集積回路を示
す略線的平面図、第２０図は電流注入部を使用する集積
回路の第８参考例と関連する電気回路を示す回路図、第
２１図は第２０図に示す集積回路を示す平面図、第２２
図は第２０図のＸＸｍ−ＸＸ囚線上に沿って取った断面
図である。
１〜１０・…・・回路素子、５・・・・・・捕獲層、１
２…・・・半導体本体、１４……導電性細条、１５，１
６，１３２・・・・・・接続部、１７・・・・・・電源
、１８，１９，１３０，１３１…・・・整流接合、２０
，１２８・・・…注入層、２１・・・・・・中間層、１
２０・・・・・・半導体本体の１側面、１２５・・・・
・・電流注入層、１２７・・・・・・隣接層。
Ｆ竃９．３ Ｆｉ９．４ Ｆ叫５ Ｆｉｇ．ｌ Ｆｉ９．２ Ｆｉ９．６ Ｆｉｇ．７ Ｆｉ９．８ Ｆｉ９．９ Ｆｉｇ．１０ Ｆｉｇ．１１ Ｆｉｇ．１２ Ｆｉｇ．１３ Ｆｉｇ．１４ Ｆｉ９．１５ Ｆｉ９．１６ Ｆｉ９．１７ ＦＩｇ．１８１ Ｆｉ９．１９ Ｆｉ９２０ Ｆｉ９．２１ Ｆ；９２２

Claims (1)

  1. 【特許請求の範囲】 １ 共通本体の表面に並置され第１導電型の共通第１領
    域を有する少なくとも２個のトランジスタを含んでいる
    数個の回路素子を具えており、前記トランジスタの各々
    は前記共通第１領域に隣接する第２導電型の表面領域に
    よって形成された第２領域を有すると共に該第２領域か
    ら整流接合によって分離された第３領域を有しており、
    前記表面における前記第２領域の各々は信号導電細条の
    パターンの一部分を形成する電気信号接続部を有してお
    り、前記第２領域の各々はバイアス電流源として供する
    電流注入部の３層構造の一部分を第３層として形成して
    おり、第３層構造はさらに第１層として注入層を有して
    おり、この注入層はこれと隣接する第２層から第１整流
    接合によって分離されており、前記第２層は前記第３層
    と第２整流接合を形成しており、さらに前記第１整流接
    合を順方向にバイアスして前記第２層へ電荷キヤリヤを
    注入せしめおよび前記第３層によって電荷キヤリヤを捕
    獲せしめるための手段を具えており、前記第１および第
    ２整流接合がその目的のためそれらの表面区域の少なく
    とも一部分にわたって互いに対向している集積回路にお
    いて、前記３層構造においては、前記２個のトランジス
    タの２個の前記第２領域のうちの一方の第２領域の第２
    整流接合と対向する前記第１整流接合の表面区域の注入
    部分であってこの注入部分を経て前記一方の第２領域の
    バイアス電流に寄与するほぼ全ての電荷キヤリヤが注入
    される当該注入部分は他方の前記第２領域の前記第２整
    流接合と対向している前記第１整流接合の対応する注入
    部分の表面区域よりも大きい面積とすることにより、こ
    れら２個の前記第２領域のためのバイアス電流間の比を
    ほぼ一定としていることを特徴とする集積回路。 ２ 少なくとも前記２個のトランジスタはバイポーラト
    ランジスタであり、前記共通第１領域は前記２個のトラ
    ンジスタに対する共通エミツタを構成し、前記第２領域
    の各々はベース領域を形成し、前記第３領域の各々はコ
    レクタを形成し、前記２個の第２領域の前記一方の第２
    領域を具えるトランジスタのコレクタ−ベース接合の面
    積は前記２個の第２領域の前記他方の第２領域を具える
    トランジスタのコレクタ−ベース接合の面積よりも大で
    あることを特徴とする特許請求の範囲１記載の集積回路
    。 ３ 前記注入層は、少なくとも１個の長側部を有し前記
    ２個の第２領域から横方向に離間する伸長表面領域を具
    えており、前記２個の第２領域は前記長側部に隣接配設
    されており、この場合、前記長側部に対向する前記２個
    の第２領域のうちの一方の第２領域の長さは前記２個の
    第２領域のうちの他方の第２領域の対応する長さよりも
    大きいことを特徴とする特許請求の範囲１記載の集積回
    路。 ４ 少なくとも前記２個のトランジスタはバイポーラト
    ランジスタであり、前記共通第１領域は前記２個のトラ
    ンジスタに対する共通エミツタを構成し、前記第２領域
    の各々はベース領域を形成し、前記第３領域の各々はコ
    レクタを形成し、前記２個の第２領域の前記一方の第２
    領域を具えるトランジスタのコレクタ−ベース接合の面
    積は前記２個の第２領域の前記他方の第２領域を具える
    トランジスタのコレクタ−ベース接合の面積よりも大で
    あり、さらに前記注入層は、少なくとも１個の長側部を
    有し前記２個の第２領域から横方向に離間する伸長表面
    領域を具えており、前記２個の第２領域は前記長側部に
    隣接配設されており、この場合、前記長側部に対向する
    前記２個の第２領域のうちの一方の第２領域の長さは前
    記２個の第２領域のうちの他方の第２領域の対応する長
    さよりも大きいことを特徴とする特許請求の範囲１記載
    の集積回路。
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