JPS604594B2 - 集積化直線増幅回路 - Google Patents

集積化直線増幅回路

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JPS604594B2
JPS604594B2 JP55086017A JP8601780A JPS604594B2 JP S604594 B2 JPS604594 B2 JP S604594B2 JP 55086017 A JP55086017 A JP 55086017A JP 8601780 A JP8601780 A JP 8601780A JP S604594 B2 JPS604594 B2 JP S604594B2
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Koninklijke Philips Electronics NV
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Description

【発明の詳細な説明】 本発明は半導体本体の１側面上に互に並置された数個の
回路素子を具え、該回路素子の半導体領域を前記半導体
本体の１側面に設けられ、前記回路素子の電気接続を行
なう導電性紬条のパターンに接続し、該パターンには電
気信号用の少なくとも１つの入力端子と少なくとも１つ
の出力端子とを設け、前記半導体本体には更に電源の２
つの電極に接続しバイアス電流を前記回路素子の１個以
上に供給する接続部を設けて成る集積回路に関する。
かような集積回路の共通半導体本体を、例えば、主とし
てその上に１個以上の半導体領域が形成されているかあ
るいは多数の斯様な領域が埋設されている絶縁材料を以
て構成する。
しかし、共通半導体本体により、一般に半導体材料のほ
ぼ全体を構成する。一般には単結晶の半導体本体におい
てはまたある場合にはその全体又は１部分において、例
えばダイオード「トランジスタ、抵抗および容量の如き
回路素子を、異なる電気特性、ｐ−ｎ接合、ショットキ
接合、絶縁および導電層等々を有する半導体領域を以つ
て構成し、各回路素子を導電性紬条のパターンを用いて
接続して回路を形成する。集積回路単位当り回路素子の
数を増大させる場合には、多くの問題が生ずる。
例えば、生産高に関しては、半導体表面領域が増大する
場合には生産高が減少するように、これは回路に要する
半導体表面領域の大きさに強く依存する。更に、回路素
子の寸法が回路素子自身の高周波特性に影響を与える。
例えば、関連回路素子の寸法が大きい場合には一般には
これに応じてカットオフ周波数が小さくなる。また、こ
れがため、回路素子の寸法をできるだけ小さくし、でき
るならば製造技術を簡単にすることが望ましい。他の問
題は許容消費に関するものである。
直ちに経費および／又は集積回路の価格を低減するもの
ではないが、消費従って回路のエネルギー消費を減少す
ることにより斯様な回路の応用が広く可能となる。しか
し、また、他の標準も消費に対し重要な要素となる。例
えば、大規模で複雑な集積回路の場合には、全体の消費
エネルギーも非常に大きいので、共通半導体本体の冷却
に関しては厳しい要請を与えて、最大温度を回路の理想
的動作を妨げない値以下に維持している。更に、例えば
蓄電池作動回路においては、蓄電池の寿命に関係して、
望ましくは小消電力費電力回路を使用する。一般に、小
電力消費回路においては、回路内のトランジスタ用の高
抵抗値を有する負荷抵抗を使用する。
しかし、斯様な高抵抗値抵抗では相当に広い半導体表面
領域を必要とし、これがため、上述したように、製造生
産高が大きく影響を受けおよび／又は集積回路単位当り
の回路素子の数が比較的小さくなる。また、上述した矛
盾した要請と関連して、従来より、斯様な集積回路にお
いて、負抵抗を相補型トランジスタとし、これらを共通
半導体本体内に設けて残りの他のトランジスタより分離
するようにすることが提案されている。
このように、例えば、回路素子に要する半導体表面領域
と許容消費との間に妥協を見出す場合には、回路素子の
数を増加させると、回路素子自身ではなくて内部接続部
および給電紬条を含む前記回路素子のバイアスに要する
導電性紬条のパターンが必要とされる表面領域を少なく
とも決定するものとなる。
バイアス電流には直流電流バイアス用回路素子に供給す
べき電流の全てを含むものとする。
多数の電流、一般には関連する回路素子の電流通路およ
び主電極例えばトランジスタのェミッタおよびコレク夕
を経て流れるこれら電流により信号増幅出力信号および
入力信号のエネルギー間の比一に使用できるエネルギー
を供給する。“給電細条”とは一番最後に述べた電流を
供給する紬条のことを言う。導電性細条のパターンの１
部分を回路素子の電気的バイアスに必要な接続によって
形成する。
動作状態において、相当大きな電流が特に給電紬条を経
て流れる。この細条においては、一般に、ほとんど電圧
損失がない。これがため、特に給電紬条を、従来の集積
回路においては比較的広く構成することも度々ある。更
に「回路内の任意の場所において回路素子に電流を供給
する必要があるため、関連紐条は一般に相当長い。従っ
て、回路素子のバイアスに要する給電紬条はパターンに
利用可能なスペースの相当の部分を必要とする。これが
ため、限定されたスペース内における残りの他の導電性
接続部の設置の妨害となる。その理由は交差接続を回避
するのが好ましいからである。実際上、この問題は非常
に大型の集積回路においてのみならず、場合によっては
それほど重要ではないが少数回路素子から成る回路にも
生ずる。オランダ国特許出願第６８００８８１号（１９
６８年７月２４日公告）においてはバイアス電流供給用
表面導電性紬条をできるだけ省略した集積回路が提案さ
れている。本集積回路には、通常の如く、ｐ型半導体基
板ではなくｎ型半導体基板を設ける。
次いで、このｎ型基板上に第ｌｐ型層を次にｎ型層をェ
ピタキシャル成長させる。回路素子を従来の集積回路に
おけると同様にｐ型ェピタキシャル層内に設ける。この
場合、少なくとも電気的にはｐ型ェピタキシャル層の機
能はｐ型基板と同一である。動作中、外部電源の負電極
をｐ型層に接続し、正電極をｎ型基板に接続する。直接
的導電性接続部をｎ型基板とｎ型ェピタキシャル層の１
個以上の部分との間に設け、ｎ型ェピタキシャル層を成
長させるに先立ち、関連する場所内のｐ型導電層を拡散
によりｎ型に変える。このように、電圧源の２つの極性
電圧を直接的抵抗性導電性接続を経て半導体表面の任意
所望箇所に実質的に得ることができる。しかし、前記回
路の製造が従釆の集積回路における場合よりも著しく複
雑となる。その理由はｎ型基板とｎ型ェピタキシャル層
との間の導電・性接続部を形成するために外部ｐ型ェピ
タキシヤル層および外部拡散処理を行なうためである。
本発明の目的は回路の集積化に対する新しい手段を提供
せんとするにある。特に、本発明は従来より久しくトラ
ンジスタ内で起り、かつ、第２接合を経て中間層より捕
獲される電荷キヤリヤを第１接合を経て中間層内に注入
することにより電流を中間層に流入させ得る機構を電流
注入部と称せられる多重層構造（多層構造とも称する）
に使用しバイアス電流を従来とは異なる方法で集積回路
の回路素子に供給することおよび電流注入部より供給さ
れるべき回路素子と関連する電流注入部を集積回路内に
組込み、該回路内において、電流注入部の電気接続用と
して容易に利用可能であり、回路素子に共通でかつ前記
導電性紬条のパターンが形成される面とは反対側の半導
体本体の１側面を使用するかあるいは又電流注入部をバ
イアスされるべき１個以上の回路素子と結合し少なくと
も１つの共通領域を有するようになし、構造の著しい簡
略化、著しいコンパクト化、簡単な導線パターンおよび
例えば供給入力端子を信号入力端子より分離するという
技術的および電気的手段により集積回路の構造の修理さ
えも可能とすることができるということに基づいて成さ
れたものである。本発明によれば、上述した型の集積回
路の重要なる特徴においては、共通半導体本体はバイア
ス電流供給用電流注入部を具え、該電流注入部を整流接
合により互に分離した少なくとも３つの連続する層を有
する多重層構造を以て構成し、これら層には少なくとも
１つの整流接合により調整されるべき回路素子より分離
される第１層−注入層と称す−と半導体材料の隣接第２
層−中間層と称す−とがあり、前記注入層は前記電圧源
の１方の電極に対する接続を有し、かつ、前記中間層は
前記電圧源の他方の電極に対する接続を有し前記注入層
および中間層間の整流接合を順方向にバイアスさせ、該
中間層に隣接する電流注入部の第３層−捕獲層と称す−
により捕獲される電荷キャリアを前記注入層より前記中
間層へと注入し、以下説明する本発明の１個以上の要旨
に従って前記電流注入部を、位置および距離に関しては
バイアスされるべき回路素子と密接な関係において使用
する。本発明の第１要旨、すなわち、本発明によれば電
流注入部が組込まれている上述した型の集積回路におい
ては、更に注入層従ってこれに接続した１電源接続部よ
り少なくとも２つの整流接合によって分離される回路素
子の１つの１領域ーバィアスされるべき領域と称す−に
より該領域と境界を接する整流接合の両端子間において
、電流注入部の層の１つから電荷キャリャを捕獲し従っ
てバイアス電流を受け、前記領域を導電性細条のパター
ンに直接接続することを特徴とする。このように、前記
電流注入部を少なくとも前記１回路素子に結合してコン
パクトな組体を形成し、該組体において、順方向にバイ
アスし本質的には１回路素子に属していない整流接合の
両端子間における電荷キャリャの注入によって、バイア
スされるべき領域に必要とされるバイアス電流を形成す
る電荷キャリャの流れを前記領域に供給する。
導電性紬条のパターンに、バイアスされるべき領域を接
続してバイアス電流を供給することは必らずしも必要で
はないということが特に重要である。これは導電性紬条
の前記パターンが簡単となる１つの理由である。更に、
電流注入部により得られる前記電気バイアスを供給電流
の形態とし、その結果抵抗の使用が実質的に不必要とな
る。電流注入部により供給されるバイアス電流に加えて
、所望ならば、電気信号を導電性細条のパターンを経て
バイアスされるべき領域に供給するかあるいは領域より
導出することができる。回路素子のバイアスされるべき
領域を主電極、例えばトランジスタのェミツタおよびコ
レクタに属すことができるが、また、これら領域を問題
の回路素子の制御電極に属しめることができる。本発明
の第２要旨によれば前記電流注入部を少なくとも１つの
回路素子に結合して特にコンパクトの組体を形成する。
本発明の第２要旨による集積回路は電流注入部と該電流
注入部の層の１つから電荷キャリャを捕獲する１回路素
子のバイアスされるべき領域とを具え、前記集積回路は
、更に、前記電流注入部の前記１つの層により１回路素
子の別の領域を形成し、バイアスされるべき領域を集積
回路の別の部分、例えば、導電性細条のパターンおよび
／又は別の回路素子に直接接続することを特徴とする。
３本実施例は特に制御電極、
例えばトランジスタのベース領域の電気的バイアスに使
用して好適である。本発明の第３要旨に依れば、所望な
らば前記各要旨と結合することができるが、電流注入部
を横３方向、すなわち、互に隣接する電流注入部の層を
有しかつ半導体本体の前記１側面に隣接する構造とする
。
この横方向電流注入部の実施例においては、バイアス電
流を坦う電荷キャリャが横方向従って半導体本体の１側
面にほぼ平行に偏移する。４上述した如き雷粒注入部を
具える本発明の前記第３要旨による集積回路においては
、注入層従ってこれに接続した１電源接続部より少なく
とも２つの整流整合によって分離された回路素子の１つ
の１領域−バイアスされるべき領域と称す−および前記
バイアスされるべき領域と同一導電型の電流注入のこれ
ら層を反対導電型の同一領域において半導体本体の前記
１側面より互に隣接して延在し、かつ前記領域により半
導体本体内において囲まれた１導電型の表面領域とし、
前記バイアスされるべき領域は前記反対導電型領域と相
挨つて前記バイアスされるべき領域と境界を接する接合
を形成し、該接合を経て前記バイアスされるべき領域は
前記反対導電型領域より電荷キャリャを捕獲し従ってバ
イアス電流を受け、該電荷キャリャを、前記反対導電型
領域に、該領域と整流接合を構成し、かつ半導体本体の
前記１側面上に位置する電流注入層により注入すること
を特徴とする。
また、本横方向電流注入部の実施例によれば、以下詳細
に説明するも、導電性紬条のパターンを著しく簡単にす
ることができると共に、更に前記実施例によれば、以下
明らかになるも、特に著しく簡単な技術の助けにより集
積回路を形成することができる。所望ならば前記第１お
よび第２要旨と結合し得る本発明の第４要旨によれば、
電流注入部を縦方向として構成する。
本発明の第４要旨による集積回路は上述した如き電流注
入部を具え、更に、注入層は前記半導体の１側面とは反
対側に位置する半導体本体の他側面と隣接し、注入層従
ってこれに接続した１電源接続部より少なくとも２つの
整流接合により分離した電流注入部の層−反対側に位置
する層と称す−は半導体本体の前記１側面上に注入層と
反対側に延在し、前記反対側に位置する層は電流注入部
の隣接する層より前記層と境界を接する整流接合を経て
電荷キャリャを捕獲し従ってバイアスされるべき領域を
反対側に位置する層に接続する回路素子の１つの１領域
−以下バイアスされるべき領域と称す−に対するバイア
ス電流としての電流を受けることを特徴とする。斯様な
縦方向電流注入部の実施例により共通本体の前記１側面
上に長い導電性細条を必要とすることなく、前記１側面
上の所望の位置に電流を得ることができる。このバイア
ス電流を半導体本体の反対側に位置する側面上の電源接
続部および順方向にバィアスした結合を用いて供給する
。また、このように、特に簡単な導電性細条のパターン
を得ることができる。電流注入部の注入層を、例えば、
半導体中間層より薄い絶縁層によって分離された金属層
により形成することができ、電荷キャリャをトンネルに
よる注入により中間層に導入する。
しかし、注入層を中間層とｐ−ｎ接合を形成する半導体
層とす 夕るのが好適である。特に簡単な構造を提供す
る本発明による集積回路の好適実施例においては、電流
注入部を３重層構造とし、該層構造の注入層および捕獲
第３層を１導電型の半導体層としおよび中間層を反対導
電Ｚ型とし、バイアスされるべき領域を電流注入部の捕
獲第３層に属しめる。
外部電位を印加しない場合には、捕獲層、一般には電流
注入部の隣接層より電荷キャリャを捕獲する電流注入部
の任意の層を、２つの関連層間のＺ整流接合を順方向に
バイアスさせる電位とする。
その結果、また前記捕獲接合の両端子間において電荷キ
ャリャの注入が行なわれる。捕獲接合の両端子間におい
て両方向に等量の電流が流れる場合には、該接合の両端
子間電圧は最大となり、電流２注入部の注入接合の両端
間電圧にほぼ等しい。他の全ての場合には、順方向電圧
の値は関連する捕獲層によって又は捕獲層より導出され
た（バイアス）電流の値に依存する。関連する捕獲整流
接合の両端子間に実質的に電圧が印加されていない場２
合には、導出される電流が最大となる。このように、電
流注入部を用いて又バイアス電流の供給により、バイア
スされるべき領域に対するバイアス電位を得ることがで
き、このバイアス電位の値を電源に接続した電流注入部
の２つの露３源接続部間電圧により制限される範囲内に
押さえる。
電流注入部を用いて得られるバイアス電位は、最大限、
最大電位の電源接続部の電位と等しく、最小限、最小電
位の電源接続部の電位と等しくする。更に、電源接続部
間の電圧を注入層およ３び中間層間の整流援合を順方向
に作動させるために必要な電圧に等しくする。この電圧
を一般には比較的低くする。例えば、珪素のｐ−ｎ接合
に対する前記順方向電圧の値を一般にはほぼ０．６ない
し０．８Ｖとする。多くの場合、全回路を上述した４低
電圧で作動させるため、消費を著しく低くすることがで
きる。また、高電圧を供給すべき例えば１個以上の出力
トランジスタ以外の回路の主要部分を前記低電圧で作動
させて回路の出力に一層高し、電力を得るようにするこ
とにより、消費を少なくすることにより利益を得ること
ができる。次いで、電流注入部を用いてまたバイアス電
流を前述した電圧よりも高い電圧で動作する回路素子の
領域に供給することができる。その場合、電流注入部に
接続したバイアスされるべき領域の電位を上述した範囲
外に位置させて、バイアスされるべき領域および電流注
入部の隣接層間の整流接合を逆方向にバイアスさせるこ
とができる。電流注入部の層の数を偶数又は奇数の双方
にすることができるが奇数とするのが好適である。
本発明による集積回路の重要な実施例においては、電流
注入部を少なくとも５つの好ましくは奇数個の連続する
層を有する多重層構造とし、捕獲第３層と隣接するその
電流注入部の第４層を中間層と同一の導電型の半導体層
とし、第３層により第４層に電荷キャリャを注入し、か
つ第５層は第４層より該第５層と境界を接する整流接合
を経て電荷キャリャを捕獲し、従って、電流注入部の最
後の層が１回路素子のバイアスされるべき領域に対する
バイアス電流として作用する電流を受ける。本実施例に
おいては、中間層と電流注入部の第４層とにより本体内
に同一導電型の連続領域を形成するのが好適である。本
発明による集積回路の他の実施例においては、電流注入
部により入れられるべきバイアス電流をバイアスされる
べき領域により制御する装置を構成する。
このように、バイアス電流を零の値および電流注入部の
電源接続にセットアップされた電圧により決められる値
間において変えることができるかあるいは所望のレベル
に調整することができる。５重層電流注入部においては
、前記制御又は調整を「捕獲第３層と電流注入部の前記
第３層に隣接する層との間の少なくとも１時的に導適す
る接続を用いて、簡単に行なうことができる。
このような接続には、例えば、トランジスタの如き電子
スイッチを設ける。電流注入部を用いて供給されるべき
バイアス電流を例えばダィオード‘こ供給する。
しかし、バイアスされるべき回路素子を少なくとも２つ
の主電極と少なくとも１つの制御電極とを有するトラン
ジスタ、例えば、ソースおよびドレィン領域および１個
以上のゲート電極を有する電界効果トランジスタとする
のが好適である。バイポーラトランジスタを回路に使用
する場合には、電流注入部を用いてバイアス電流を１個
以上のトランジスタのベース領域に供給するのが特に好
適である。電流注入部をトランジスタと結合する場合に
は、バイアスされるべきベース領域に隣接しこれからベ
ース領域により捕獲される電流注入部の層により問題の
トランジスタのェミッタ領域又はコレクタ領域を形成す
ることができる。特に最初に述べた場合においては、特
に簡単な構造の回路配置も得ることができる。これがた
め、回路に共通ェミツタ配置の多数のトランジスタを設
け、バイアスされるべき各ベース領域により電流注入部
の同一層から電荷を捕獲し、前記層によりトランジスタ
の共通ェミッタ領域を形成するようにするのが好適であ
る。これがため、このように、バイアス電流を１回路素
子を用いて数個の回路素子に同時に供給する。電流注入
部を縦型として構成する場合には、共通ェミッタ領域に
より回路又はその１部分に対する基準電位面を形成し、
該電位面により回路素子を注入層およびこれに接続した
電源接続部から分離することができる。更に、多重コレ
クタトランジスタを共通ェミッ夕回路に使用することに
より回路を著しくコンパクトにかつ配線パターンを著し
く簡単にすることができる。各トランジスタのベース領
域に単一注入層および単一中間層によりバイアス電流を
供給する集積回路の重要な実施例においては、第１トラ
ンジスタのコレクタを導電性紬条のパターンを経て第２
トランジスタのベースに接続する。
この縦続接続配置を低電力および／又は直線増幅用回路
例えば補聴器又はＮＯＲゲートの如き論理回路に容易に
用いることができる。この場合、第２トランジスタのベ
ース領域に供給されるバイアス電流を第２トランジスタ
のベース電流又は第１トランジスタのコレクタ供給電流
として同時又は時間をずらして供せしめることができる
。斯様な縦続接続集積回路を非常に簡単な方法により製
造することができる。
すなわち、特に斯様な縦縞接続論理回路に著しく簡単な
配線パターンを形成することができる。その理由は制御
電極用バイアス電流および主電極用供給電流の双方を電
流注入部により供給することができる。加えて、このよ
うな電流供給方式によれば一般には負荷抵抗の使用を不
必要とし、また、これがため数個の入力端子を有するＮ
ＯＲゲートを、例えば、共通ェミッタ領域を有する多数
のトランジスタを以て簡単に構成することができる。
この場合、各トランジスタのコレクターェミツタ通路を
コレクタの相互接続により並列接続する。例えば、また
共通ェミッタを有するトランジスタを交差結合して成る
集積トリガ回路を容易に得ることができる。本発明によ
り構成された斯様なトリガ回路によれば、比較的４・半
導体領域を必要０とし、かつ配線パターンが簡単となり
、並びに電力消費も低くなり、これがため、これらトリ
ガ回路を大規模記憶装置のマトリックス素子として使用
するに特に好適である。バイアスされるべき多数の領域
を半導体本体の５前記１側面に隣接せしめ、前記バイア
スされるべき領域を電流注入部の１部分を形成する反対
導電型の同一半導体層内に延在させ、前記半導体層に属
する表面領域を少なくとも前記２つのバイアスされるべ
き領域間に延在させ、前記表面領域を前記バイアスされ
るべき領域より高い不純物添加濃度とする。
この高不純物添加濃度表面領域を前記１側面から半導体
本体内に少なくともバイアスされるべき領域と同じ深さ
｝こまで延在させるのが好適である。本発明集積回路の
他の好適実施例においては、少なくとも１個のバイアス
されるべき領域を電流注入部の注入整流接合および／又
は半導体本体の前記１側面上の１個以上の高不純物添加
濃度表面領域によってほぼ完全に囲む。
少なくとも１個のバイアスされるべき領域を１個以上の
斯様な高不純物添加濃度領域に隣接させるのが好適であ
る。更に、一層高い不純物添加濃度の１個又は複数個の
表面領域を半導体本体の前記１側面上から半導体層内に
延在せしめ、前記半導体層の方向にこの層をほぼ完全に
通過せしめる。本発明集積回路の他の好適実施例におい
ては、多数のバイアスされるべき領域を前記半導体本体
の前記１側面に隣接せしめ、前記バイアスされるべき領
域を電流注入部の１部分を形成する反対導電型の同一半
導体層内に延在せしめ、半導体本体内に少なくとも部分
的に埋込まれた絶縁層を少なくとも２つの前記バイアス
されるべき領域間に設けて前記半導体本体の前記１側面
から前言己半導体層内に少なくともこの層の厚さの１部
にわたり延在せしめる。
前記半導体本体の１側面上における少なくとも１個のバ
イアスされるべき領域を、電流注入部の注入整流接合お
よび／又は少なくとも部分的に埋込まれた１個以上の絶
縁層によって、ほぼ完全に囲む。更に、１個又は複数個
の少なくとも部分的に半導体本体内に埋込まれた絶縁層
を、半導体層のほぼ全体にわたって、この層の方向に横
断せしめるように延在させる。本発明集積回路の他の好
適実施例においては、共通半導体本体を反対導電型の半
導体本体とし、この本体を以て前記領域および共通ェミ
ッタ領域を構成し、および前記本体の前記１側面上に本
体の残りの隣接部分より低い不純物添加濃度の表面層−
基板と称す−を設け、回路素子の全半導体領域および電
流注入部を基板から離間した表面層の表面に隣接させる
。
１群の共通ェミッタトランジスタを有する本発明集積回
路の他の実施例においては、更にこの群に属するトラン
ジスタを以つて２個以上の直流結合されたトランジスタ
を有する直線増幅回路を形成し、第１トランジスタのコ
レクタを次段のトランジスタのベースに接続し、直流電
流負帰還結合を増幅回路に設ける。
群に属する１個以上のトランジスタを有する本発明集積
回路の他の好適実施例においては直線増幅回路を２個以
上の直流結合トランジスタを以て構成し、また、群の第
１トランジスタのベース領域により横方向相補型トラン
ジスタの主電極を構成し、直流結合を第１トランジスタ
のコレクタから直流電流を導出するように構成し、前記
電流を横方向トランジスタの他の主電極に供給する。
電流注入部の中間層を反対導電型の表面層とし、この層
内に高不純物添加濃度を有し、かつ注入層を以て構成し
た整流接合に隣接する反対導電型の１個以上の埋層領域
を設け、該理層領域をバイアスされるべき各領域の下側
に孔として残し、この孔内に埋層領域よりも低い不純物
添加濃度を有する中間層の１部分を注入層との整流接合
まで延在させる。少なくとも１個のバイアスされるべき
領域用本発明集積回路の他の好適実施例においては、前
記バイアスされるべき領域により捕獲されるほぼ全電荷
キャリャがバイアス電流を供給する時に注入される電流
注入部の整流接合の表面をバイアスされるべき１個以上
の他の領域よりも大とする。
前記１側面上の少なくとも２個のバイアスされるべき領
域に対して前記領域に面する電流注入部の整流接合の緑
の長さが異なる場合には、横方向電流注入部を用いて、
異なるバイアス電流をバイアスされるべき異なる領域に
容易にセットアップすることができる。トランジスタの
１個以上のコレクタを隣接するベース領域とショツトキ
接合を形成する金属含有層により形成する。
本発明集積回路の他の好適実施例において、共通半導体
本体に反対導電型の半導体領域を設け、これを前記１側
面に隣接させ、およびこの半導体領域内において、回路
素子のバイアスされるべき領域を形成する１導電型の１
個以上の表面領域を延在せしめ、少なくとも１導電型の
表面領域に、順次交互に異なる導電型の連続する表面領
域として構成される層を有する電流注入部を設ける。
電流注入部の中間層を反対導電型の表面領域とし、これ
を前記１側面とほぼ平行な方向に、半導体本体内の前記
領域および反対導電型の前記半導体領域間に連続接続部
を形成するような距離にわたって延在せしめる。本発明
集積回路の他の好適実施例においては、回路の１個以上
のコレク夕出力端子および特に論理ゲート回路の１個以
上のコレク夕出力端子を、横方向相補型トランジスタの
ヱミッターコレクタ通路を経て、接続点に接続して電流
注入部の電圧範囲外の比較的大きな電位を供給し、相補
型トランジスタのベースを前記トランジスタ群の共通ェ
ミッタ領域により構成しおよび前記トランジスタのェミ
ッタにより、前記共通ェミッタ領域から電荷キャリャを
捕獲することによりバイアス電流を受ける。
本発明集積回路の他の好適実施例においては、直流結合
を回路の少なくとも１個のコレクタ出力端子および他の
トランジスタのベース領域間に設け、この他のトランジ
スタの主電極をトランジスタの群の共通ェミツタ領域に
より構成し、他の主電極を電流注入部の電圧範囲外の比
較的大なる電位の接続点に接続する。
例えば、直流結合に横方向相補型トランジスタの．ェミ
ツターコレクタ通路を設ける。更に、他のトランジスタ
の１主電極をコレクタとし、他の主電極を前記トランジ
スタのェミッタとするのが好適である。本発明集積回路
の他の好適実施例においては、２進記憶回路をマトリッ
クスパターンの１群のトリガ回路を以て構成し、各トリ
ガ回路には第１および第２トランジスタを設け、これら
トランジスタのベース電極を他のトランジスタのコレク
タに接続してトリガ回路を２つの異なる情報状態にし、
よってトランジスタの１つを導通させ、他のトランジス
タをカットオフにするかあるいはその逆の状態にし、電
流注入部を設けてバイアス電流を前記トランジスタのベ
ースに供給し、前記電流注入部の中間層により、トリガ
回路の少なくとも行の第１および第２トランジスタに共
通なェミッタ領域を形成し、第１および第２トランジス
タのベースを、横方向相補型トランジスタのェミッター
コレクタ通路を経て、トリガ回路の列に共通な謙出−書
込導線に接続する。
本発明の集積回路の他の好適実施例においては、注入層
をほぼ均一に不純物添加し「かつ、別記１側面から見て
、バイアスされるべき全領域の下側に延在せしめる。
ほぼ均一の不純物添加注入層を、共通層としてバイアス
されるべき数個の領域の下に延在させるのが好適である
。以下図面により電流注入部を使用する集積回路の参考
例と本発明の実施例とにつき説明する。第１図および第
２図は電流注入部を使用する集積回路の第１参考例の１
部分を示す線図である。本集積回路を複数個の回路素子
、この場合トランジスタを以て構成し、このトランジス
タのベース領域を１ないし１０を以て示す。これらトラ
ンジスタを回路素子に共通な半導体本体１２の１側面上
に並置する。この半導体本体１２の大部分を半導体材料
により構成し、半導体表面１１の１側面上に絶縁層１３
を設け、この両端間に半導体本体１２の１側面上に設け
た導電細条１４のパターンを延在させる。導電紬条を第
１図に破線で示す絶縁層１３の孔を経て該孔の半導体表
面に現われる回路素子の部分に接続する。このように前
記細条１４をトランジスタの電気接続部とする。更に半
導体本体１２に第１図に図式的に示す接続部１５および
１６を設け、電源１７の正および負電極に接続してバイ
アス電流を１個以上の回路素子に供給する。
半導体本体１２に、この場合互に整流接合１８および１
９により分離した３つの連続層２０，２１および５を有
する多重層構造を以て構成する電流注入部を設ける。
第１又は注入層２０をバイアスされるべき回路素子から
少なくとも１個の整流接合すなわち接合１８によって分
離する。電流注入部の第２又は中間層２１を第１および
第３層２０および５とそれぞれ整流接合１８および１９
をそれぞれ構成する半導体層とする。注入層２０‘こ電
源１７の１方の電極用接続部１５を又、中間層２１に電
源１７の他方の電極用接続部１６を設ける。この電源１
７を用いて、注入層２０と中間層２１との間の整流接合
１８を順方向にバィアスし、電荷キャリャを注入層２０
から中間層２１に注入すると共にこの中間層２１に隣接
する電流注入部の第３層により捕獲する。また電流注入
部の第３層によりトランジスタすなわち３層トランジス
タ３３，５，２１の１つのバイアスされるべきベース領
域を形成する。
このバイアスされるべきベース領域５を、注入層２０従
ってまたこれに接続した電源接続部１５から、少なくと
も２つの整流整合すなわちｐ−ｎ接合１８および１９に
より分離し、前記第３領域５により、これと境界を接す
る接合１９を経て所望バイアス電流を供給する電荷キャ
リャを電流注入部の中間層２１から捕獲する。更に、前
記第３領域５を導電紬条１４の１つに接続し、これを経
て例えば電気信号を供給するか又は受け取ることができ
る。本参考例においては、他の残りのベース領域１なし
、し４および６ないし１０のバイアス電流を上述と同様
に注入層２０および中間層２１を用いて供給する。
例えば、層２０，２１および１０を以て、バイアス電流
を３層トランジスタ３６，１０，２１のベース領域１０
１こ供給する電流注入部を構成する。また、このバイア
スされるべき領域１０を、注入層２０およびこれに接続
した１電源接続部１５から、２つの整流接合すなわち接
合３８および１８により分離する。更に前記領域１０は
電流注入部の中間層２１から接合３８を経て電荷キャリ
ャを捕獲し、また、中間層２１により回路素子の１領域
、この場合３層トランジスタの最外側領域の１つを形成
する。トランジスタ３６，１０，２１のバイアスされる
べきベース領域１０を他の３層トランジスタ３７，１０
，２１に接続する。
この接続を半導体本体１２内において内部的に行ない、
領域１０により両トランジスタに共通なべース領域を形
成する。更にまた、ベース領域１０を導電紬条１４の１
つに接続し、この導電細条によりベース領域１０を３層
トランジスタ３３，５，２１に導出する。注入層２０を
、電流注入部の第３又は捕獲層を構成する層１なし、し
１０と同一導電型の半導体層とする。前記層１なし、し
１０および２０を半導体Ｚ本体の１側面から並置させ、
導電細条を反対導電型の同一領域２１内に設け、かつ半
導体本体１２内において前記領域２１により囲む。バイ
アスされるべき領域１ないし１０により、前記１側面に
設けられた電流注入部の層すなわち注入層２０かＺら整
流接合１８を経て領域２１内に注入された電荷キャリャ
をこの領域２１から捕獲する。第１および２図に示す集
積回路の１部分を第３図に示すマスタスレーブフリツプ
フロツプとする。
このフ１」ップフロップには各々２つの入力端子を有す
る８個のＮＯＲゲートを形成する１６個のトランジスタ
Ｔ２２なし、しＴ３７を設ける。これらトランジスタＱ
２なし、し日釘のコレクタを第１および２図における対
応する番号２２ないし３７を以て示す。前言己トランジ
スタのベース領域を領域１なし・し１０とし、領域１，
３，４，６，７および１０により２つのトランジスタに
共通なべース領域を形成する。トランジスタの全ェミツ
タを互に接続する。これら各ェミツタを電流注入部の中
間層を形成する共通ェミツ夕領域２１により構成する。
バイアスされるべき捕獲領域１ないし１０を有する電流
注入部を第３図においては電流源１で示す。更に第３図
においては電気入力端子ＩＮ、電気出力端子Ｑおよびそ
れぞれマスタおよびスレーブフリップフロツプ用クロツ
クパルス接続部ＣＰＭおよびＣ笛を示し、これらに対応
する導軍細条１４を第１図に示す符号と同符号で示す。
第３図に示すトランジスタＴ３７は実際にはフリップフ
ロップに属するものではない。実際上、トランジスタＴ
３４のコレクタによりフリツプフロツプの出力端子を構
成し、トランジスタＴ３７はフリップフロップの前記出
力端子に接続する他のゲート回路に属する。また図示の
集積回路の入力端子には、フリツプフロツプに属しかつ
トランジスタＴ２２とフリップフロップのＮＯＲ入力ゲ
ートを構成するところの第３図に破線で示すトランジス
タＴ′３７を設けない。集積形態において丁度これらト
ランジスタＬ２なし、しＴ針を構成単位として群とする
手段は、トランジスタＴ３６およびＴ３７のベース間に
示す接続部である。この懐続部により、実際には、トラ
ンジスタＴ３７をトランジスタＬ６のベース領域１０内
の余分なコレクタ領域３７として簡単に形成することが
できる。その結果、所要半導体表面範囲を節約すること
ができる。同じ理由により、また、トランジスタＴ′３
７を例えば前段のフリツプフロツプの如きフリップフロ
ツプの前段の回路の１部分と組合さる組体として構成す
るのが好適である。斯様な２個以上の分離コレクタに共
通なべース領域を有するマルチコレクタトランジスタを
使用することにより、集積回路を著しく簡単な構造にす
ることができる。
その理由は特に３個の分離トランジスタに要するよりも
、例えば３個のコレクタを有するマルチコレクタトラン
ジスタに要する半導体表面スペースが著しく少なくてす
むからである。更に、マルチコレクタトランジスタに要
する接続部の数が同数の分離トランジス外こ要する接続
部数よりも著しく少なくなり、その結果、配線パターン
をマルチコレクタトランジスタの場合には一層簡単にす
ることができる。上述したフリツプフロツプを特にコン
パクトな集積回路とすることができる。
その理由は、特に使用電流注入部をバイアスされるべき
回路素子と非常に近接して接続するからである。使用回
路素子に加えて、電流注入部に対しては、他の領域、す
なわち、注入層２０と、余分な整流接合、すなわち、ｐ
−ｎ接合１８のみを必要とするにすぎない。電流注入部
の残りの層をこの回路素子自体に既に必要な半導体層と
する。更に、第１図に示す如く、電流注入部の注入層２
０および中間層２１の接続部１５および１６を半導体本
体１２の縁に設けることができる。バイアス電流を、内
部的に電流注入部を用いて、半導体本体を経て供給する
。第２図において接続部１６′を以て示すように、本実
施例においてはまた、半導体本体の表面１１とは反対側
の表面３９を中間層の接続部として用いる。電流注入部
によりトランジスタのベース領域に対するバイアス電流
のみならずまた前記トランジス外こ必要なェミッターコ
レクタ主電流を供給することができるため、集積回路を
簡単かつコンパクトにすることができる。
例えば、ベース領域５を、導電細条１４を経て、特にコ
レクタ領域２９に接続する。トランジスタＴ２９および
公３を以てＤＣ結合総統接続を構成する。トランジスタ
Ｔ２９を導適すると、電流注入部により領域５に供給さ
れるバイアス電流が前記導電紬条の相当な部分を経てト
ランジスタＬ９のェミツターコレクタ通路を経る主およ
び供給電流として流れる。このように、フリップフロッ
プに必要なバイアス電流の全てを単一接続電源１７によ
り得る。更に、これと関連して、バイアス電流を電流注
入部による電流として供給することにより「トランジス
タのェミッターコレクタ回路の通常の負荷インピーダン
スが不必要となる。
一般に、これがため相当のスペースを節減することがで
きる。他の要旨においてはェミッ夕を直接接続した多数
のトランジスタを回路に組込むことである。これら接続
したヱミッタを共通ェミッ夕領域２１として構成するこ
とができる。この場合、トランジスタに対しては一般的
である二重拡散３層構造を逆方向に使用する。表面に設
けられ表面１１を見てコレクタとして作用する最小領域
をベース領域上に設け、これを半導体本体内においてベ
ース領域により囲む。前記ベース領域をコレクタ領域の
周囲の表面１１に隣接し、かつェミツタとして作用する
中間層２１内の前記表面から延在する表面領域とする。
本来、このように使用されるトラン３ジスタ構造の電流
増幅率Ｂは従来の非反転トランジスタよりも小さい。し
かし、多くの回路において、前記低電流増幅率８は何等
支障なく、電流注入部と相俊つて共通ェミツタ領域を使
用することにより非常に簡単な構造の集積回路を得るこ
とが３でき、特にトランジスタを電気的に絶縁する分離
領域用のスペースを必要とせず、更に集積回路の製造が
著しく簡単になる。更に又、反転トランジスタ構造の電
流増幅率８を増大させる方法につき以下説明する。
４既に述べたように、フリツ
プフロップを単一接続電源１７を以て完全に動作させる
。これがため、特に、動作中、回路内の全電圧を電源１
７により接続部１５および１６に供給される電位差によ
って与えられる範囲内にすることができる。この電位差
は注入層２０と中間層２１との間のｐ−ｎ接合１８の両
端間において日頃方向である。注入層２０と領域５との
間の距離は実際には中間層内の少数電荷キャリャの拡散
長程度であるが、この距離があまり大きくない場合には
、中間層に注入され該層においては少数電荷キャリャで
ある電荷キャリヤを、注入層２０と同一導電型の領域、
例えば領域５により捕獲することができる。領域５およ
び中間層２１間の綾合１９を、例えば領域５を導電紬条
１４を経て適当な電位点に接続することにより、逆方向
にバイアスする場合に、注入層２０からバイアスされる
べき領域５へ電流を流すことができる。この場合、この
回路に第２電圧源を使用する必要がある。既知の如く、
整流接合を逆方向にバィアスして電荷キャリャを捕獲す
るようにすることは必らずしも必要がない。
捕獲電荷キャリャのため、領域５に電位変化が生ずる。
その結果、また順方向電圧が接合１９の両端間にセット
アップされる。前記順方向電圧が十分に大となると、接
合１９を経る電荷キャリャの注入が行なわれる。その結
果「電荷キャリャの捕獲により、電流は前記接合を経・
て流れる電流の方向とは反対の方向に接合を経て流れる
。領域５の電位を自己調整して所望ならば領域５におけ
る接続部を経て電流を流して増大させ「前記２つの電流
の差をトランジスタ３３，６，２１を作動するに必要な
べースバィアス電流に等しくする。このような定常状態
においては、一般には領域５の電位を援綾部１５および
１６の電位間に調整する。接合１９を逆方向に動作させ
る場合には、３層トランジスタ３３，５，２１を、領域
３３をェミッタとし、領域５をベースとしかつ層２１を
コレク夕として使用し、ベースバイアス電流の全部又は
１部分を電流注入部により供給する。
また接合１９の両端間に日頃方向電圧をセットアップす
る場合には、すなわち、領域３３および５間の接合４０
を順方向に十分にバイアスする場合には、層２１を３層
トランジスタ３３，５，２１のコレクタとして使用する
ことができる。しかし、更に、重要なことは、接合１９
を順方向にバイアスする場合に、本例においては、中間
層２１がトランジスタ２１，５，３３のェミツタとして
作用する。これにつき以下詳述する。横方向電流注入部
２０，２１，５を有する本参考例においては、共通本体
１２をｎ型半導体本体とし、本半導体本体により電流注
入部の中間層を構成するも、この場合、この中間層２１
を低抵抗性ｎ型基板２１ａとこの上に設けられた高抵抗
性ｎ型表面層２１ｂとを以て構成する。
回路素子および電流注入部の全半導体領域を基板２１ａ
より離間した表面層２１ｂの表面１１と隣接させる。注
入層２０およびベース領域１なし、し１０を同時に形成
すると共に、これら双方の不純物添加濃度を、この場合
、ェピタキシャル表面層２１ｂ内のｐ型表面領域と同一
にする。この比較的簡単な製造技術により、ｐ−ｎ接合
１８および１９の近くにおける不純物添加濃度およびそ
の勾配をほぼ等しくする。２つの接合１８および１９の
この同等性により、中間層２１をｎ−ｐ−ｎトランジス
タ２１，５，３３のェミツタとして使用しなくとも良い
と思われる。
実際上、接合１別こより電流注入部の注入接合を構成す
るので、該接合における順方向電流を、その効率からし
て、できるだけ正孔を以て構成する必要がある。同じ理
由により、トランジスタのェミツターベース接合として
の接合１９における順方向電流をできるだけ電子を以て
構成する必要がある。換言すれば、ェピタキシャル層２
１ｂを電流注入部の中間層とするために、不純物添加濃
度を低くする必要があり、トランジスタのェミッタとし
ての前記ェピタキシヤル層を高不純物添加濃度とするの
が望ましい。電流注入部の中間層２１をトランジスタの
ェミッタとして使用するためには、注入接合内の電子電
流と正孔電流との比を前記接合のいずれかの側の不純物
添加濃度およびこの接合間の電圧により与えられる少数
電荷キャリャに依存させるのみならず、また、前記少数
電荷キャリャ濃度の勾配により決めることができるとい
う事実を利用する。これら濃度勾配は特にベースーコレ
クタ接合４０の如き捕獲接合および該接合４０と注入接
合１９との間の距離とに依存する。捕獲接合４０の近く
においては、前記接合４０の橘獲効果によるベース領域
５の少数電荷キャリャ濃度は前記接合の両端間バイアス
電圧にはあまり依存しない。接合４０と１９との間の距
離がベース領域５の少数電荷キャリャの１または数個の
拡散長よりも短い場合には、接合４０の捕獲効果により
少数電荷キャリャ濃度の勾配が増大する。また、この効
果をベース領域５の少数電荷キャリャの有効拡散長を短
かくすることとしても説明することができる。その結果
、この場合、接合１９に対し接合４０の両端間電圧およ
び／又は接合１８と１９に対し接合１９および４０間の
距離を選択して、接合１８の両端間順方向電流の大部分
を正孔を以て構成することができ、接合１９の両端間順
方向電流の大部分を、ェミッタとしての層２１の不純物
添加濃度が比較的低いにもかかわらず、電子を以て構成
することができる。ベース領域５の電子の短かくされた
有効拡散長を中間層２１の正孔の有孔拡散長よりも短か
くする必要がある。上述した如く、このフリツプフロツ
プをェミッターコレクタ通路を並列に接続した多数のト
ランジスタから成る多数のＮＯＲゲートを以て構成する
。
第４図は２個以上のゲートトランジスタＴ■Ｔ４．・・
・・・・・・・・・・を以て構成する斯様なＮＯＲゲー
トを示す。ゲートトランジスタＴ処，Ｔ４．・・・・・
・・・・…の入力端子Ａ，Ｂ，・・・・・・・・・・・
・をトランジスタＴ４ｏ，Ｔ４，…・・…・…のベース
電極を以て構成し、これらのェミツターコレクタ通路を
トランジスタＴ４２のェミッタ−ベース通路により短絡
する。電流注入部を電流源１■，１４，および１４２を
以て示し、これらの極性をそれぞれベースおよびェミッ
タ間において示す。トランジスタＴ■もＴ４，も導適し
ていない場合には、すなわち入力端子ＡおよびＢの双方
が接地電位であるかあるいはトランジスタＴ４。および
Ｔ４，のそれぞれの内部ベース入力限界値電圧よりも低
い電圧がヱミツタに供給されている場合には、トランジ
スタＴ班のみが通電する（これは順方向に動作している
電流源Ｌ２に基づくものである）。電流源１４。および
１４，の電流は大地に流れ、また、トランジスタｔ２が
導適しているので、そのコレクタ（点Ｄ）の電圧がほぼ
接地電位に降下する。１個以上の入力端子ＡおよびＢの
電圧がベース入力限界値電圧以上になる場合には、導通
した入力トランジスタを経て電流源１４２の電流が流れ
、トランジスタＴ４２のベースに対してはほとんど電流
が残らず、この微少電流によりトランジスタを通電させ
る。
このように、電流注入部により電流源１班を形成し、ト
ランジスタＴ４ｏ，Ｔ４．・・・・・・・・・・・・の
主電流通路に確実に電流を供給せしめ、トランジスタＴ
４２のベースーェミッタ接合により前記トランジスタの
負荷インピーダンスを構成する。多くの回路においては
、２個のゲートトランジスタＴ，およびＴ２より多くの
トランジスタのコレクターェミッタ通路（ファンィン）
を点Ｃおよび大地間に接続し、また、数個のトランジス
タのベースーェミッタ通路をトランジスタＴ班と同様に
前記点間に接続する。
点ＡおよびＢのそれぞれを例えば前段の同様なゲート回
路の出力端子Ｃ′にＺ接続し、図示のゲート回路の出力
端子Ｃを後段の同様なゲート回路の入力端子Ａ′又はＢ
′に接続する。使用トランジスタのコレク夕−ベース電
流増幅率６によりファンアウトを制限する。上述より明
らかなように、ェミッターベース電Ｚ圧が限界値電圧以
上である導通トランジスタに追加して、斯様な回路には
ェミッタ−ベース通路が実質的に短絡される非導通トラ
ンジスタが生じる。
すなわち、第１図に示す集積回路内に、各ベース領域例
えばベース領域４および５間において２作動する寄生ト
ランジスタを、前記領域間距離があまり大きくない場合
には、容易にして形成することができる。これと関連し
て、ベース領域４および５よりも高く不純物添加された
ｎ型中間層２１に属する表面領域２１ｃをバイアスされ
るべき２前記２つのベース領域４および５間に延在させ
る。スペースを節減するために、前記不純物添加濃度の
高い表面領域２１ｃを電気的に分離されるべきベース領
域に直接隣接せしめる。しかし、また、前記ｎ＋領域２
１ｃを分離されるべきベース３領域からなる距離のとこ
ろに設ける場合には、もしあるならば標遊トランジスタ
を有効的に抑制することができる。本例においては、表
面領域２１ｃを分離されるべきベース領域間のみに設け
るものでなく、各べ３ース領域１ないし１０の全体を、
表面１１において、注入層２０の１部分および不純物添
加濃度が一層高い領域２１ｃを以て構成する組合せ層に
よって実質的に囲む。
各ベース領域の３側面をＵ型領域２１ｃにより囲む。第
５図に示す断面図にお４し、て明らかなように、小孔を
注入層２０のいずれかの側面上の接合１８およびｎ＋−
ｎ接合４４間に設ける。図を明確にするために、この接
合４４を第１図においては示していないし、また、これ
を中間層の領域２１ｃの低抵抗性Ｕ型部分および隣接す
る高抵抗性部分２１ｂ間に形成する。これがため、各ベ
ース領域１なし、し１０を、ｎ型材料と隣接する限りに
おいては、ｎ＋−ｎ接合４４および基板２１ａとェピタ
キシャル層２１ｂとの間のｎ十一ｎ接合４５によって、
ほぼ完全に囲まれる比較的小ｎ型領域内に延在又は少な
くとも隣接させることができる。これらｎ十一ｎ接合に
よりェピタキシャル層２１ｂ内の正孔に対する障壁を構
成し、この結果、このように注入層２０又はベース領域
５により囲まれた部分に注入された正孔が接合１８およ
び１９から離間したｎ型中間層２１の部分に容易には流
出しない。ベース領域内の電子の有効拡散長を短かくす
ると同様に、ベース領域５に隣接するすなわち接合１９
の他側面上のェピタキシャル層２１ｂの部分内の正孔の
有工拡散長を増大することにより、３層トランジスタ２
１，５，３３の電流増幅率８を大きくすることができる
。これと関連して、ベース領域５と隣接するｎ型領域２
１ｂをできるだけ囲むのが好適である。更に、前記領域
２１ｂをできるだけ小さくして、再結合により少数電荷
キャリャが失なわれるのを防止する。ベース領域および
注入層２０をｎ＋基板２１ａまで、少なくともｎ十層ま
で延在させるのが好適である。こうすることにより、注
入層２０の注入を表面１１に沿って主として横方向に行
なうことができる利益がある。前記領域の厚さを表面層
２１ｂよりも小さくする場合には、ｎ１表面領域２１ｃ
を基板２１ａにまであるいはこの中にまで延在させるの
が好適である。囲い中の小孔により比較的微小の悪い影
響が生ずるけれども、表面１１のｎ＋表面領域を注入層
２０に直接隣接させる。第５図に示すように注入層のい
ずれか１側面上に孔を設けることは、囲うということの
効果に関するよりはむしろ集積回路を製造する方法に関
係する。製造方法に関係して、表面再結合による損失が
多少重要な問題となる。
半導体表面１１および該表面と絶縁層１３との間の接合
の特性を、その表面再結合が比較的大であるものとする
場合には、例えば均一に不純物添加されたバイアスされ
るべき領域がェピタキシャル層の１部分を形成し、半導
体表面に隣接するバイアスされるべきベース領域の少な
くとも１部分に、表面から半導体表面に向う方向に増大
する不純物添加濃度勾配を形成することにより、トラン
ジスタの電流増幅率を増大させることができる。その結
果得られるドリフトフィールド‘こより表面から離して
少数キャリャを保持する。表面領域２１ｃが直接ベース
領域と隣接せずに、これら間の領域２１ｂが表面にまで
到達する場合には、同じ理由で半導体表面に隣接する領
域２１ｂの層内の対応する濃度勾配を必要とする。領域
２１ｂ内の勾配を、例えば、普通の拡散コレクタ領域３
３を同時に設けることにより簡単に得ることができる。
注入層２０をリボン状表面領域とし、この領域のいずれ
かの側面に沿って互に分離され、かつバイアスされる数
個のベース領域１なし、し１０を並置する。
このように、多数のバイアスされるべき領域に同じ注入
層によってバイアス電流を供給することができる。斯様
な伸長注入層２０の直列抵抗を、連続又は中断導電細条
４６を用いて減少することができる。第６図は電流注入
部を使用する集積回路の第２参考例の断面図である。
共通本体６０を５個の連続層６１，６２ａ，６３，６２
ｂ，６４を有する電流注入部を以て構成し、これら層を
互に整流接合６５，６６，６７および６８により分離す
る。前記参考例につき述べたように、注入層６１から電
荷キャリャを注入することにより、電流注入部の第３層
６３の電位は接合６６とまた接合６７とが順方向となる
電位となる。すなわち、第２又は中間層６２ａから第３
層６３に電荷キャリャを注入し、これを第４層６２ｂに
より捕獲することができる。これと同様にまた第５層６
４を設けた場合に、第３層６３から第４層６２ｂに電荷
キャリャを注入し、この電荷キャリャを、前記第５層６
４に隣接しこれと境界を接する接合６８を経て、前記第
４層から前記第５層により捕獲する。本例においては、
また、電流注入部の第５層６４により、例えば層６９，
６４および７０より成るバィポーラトランジス夕のバイ
アスされるべきベース領域を構成する。電流注入部およ
びトランジスタの前記層を例えば絶縁基板上に設けた薄
い半導体層内に設け、電流注入部の５個の層を、例えば
、前記半導体層の厚さを経て延在させることができる。
図示の例においては、中間層６２ａおよび第４層６２ｂ
を以て半導体本体内に同一導電型の連続区域を構成する
。第６図において、前記区域の残りの部分を６２ｃない
し６２ｆで示す。前記区域の少なくとも大部分を反対導
電型の半導体基板７１上に設けた１導電型のェピタキシ
ヤル層６２に層せしめ、前記区域を以下島と称し、この
島を、反対導電型の分離領域７２を用いて、ヱピタキシ
ャル層６２の残りの部分から分離する。島にェピタキシ
ャル層６２の本来の不純物添加濃度よりも高い濃度を有
する１導電型の埋設層６２ｆを設ける。この埋設層を基
板とェピタキシャル層との境界上およびその近くに設け
る。電流注入部の層６１，６３および６４を表面７３か
ら埋設層６２に達する表面領域とする。その結果、絶縁
層６２および第３層６３間のｐ−ｎ接合の前記部分およ
び表面７３とほぼ平行の島の拡散電圧を前記接合の部分
６５，６６および６７の電圧よりも大とする。これと関
連して層６１および６３により表面７３にほぼ平行な横
方向に電荷キャリャの注入が行なわれる。更に又、前記
注入が行なわれる層６２ａおよび６２ｂを非常に小さく
して、上述したように、比較的わずかな注入電荷キャリ
ャしか島内で失なわれないようにする。また、本例にお
いては、電流注入部および回路素子の組合せ部分をでき
るだけ囲み、横方向に少数電荷キャリャが流出するのを
制限する。島内に設けられた低抵抗性領域６２ｅを注入
層に隣接せしめる。領域６２ｅを用いて注入層のバイア
スされるべき領域とは離れた側の注入層の横方向におけ
る電荷キャリャの注入を拡散電圧を増大させることによ
り制限する。また領域６２ｅを、外部電源７５の１方の
電極を電流注入部の中間層６２ａに接続する接続部７４
に対する接点領域とする。バイアスされるべきベース領
域６４の所望の囲いを、本例においては、部分的に半導
体本体６０内に設けられかつ表面７３からバイアスされ
るべき領域が設けられた半導体層６２内に延在した絶縁
層７６を用いて得ている。本例においては、絶縁層７６
を層６２の厚さの１部分にわたり延在させるのみである
。この埋込絶縁層７６によりベース領域６４の大部分を
囲み、かつ、この層７６を第３層又は注入層６１もしく
は領域６２ｅにできるだけ隣接させる。従って、バイア
ス電流を第３層６３および／又は注入層６１と同時に数
個のバィアスされるべき並置領域又はベース領域６４の
みに供給することができる。注入層６１に電源７５の他
方の電極用接続部７７を設ける。
更に、図示電流注入部にバイアスされるべきベース領域
６４に供給されるべきバイアス電流を制御するか又は調
整する装置を設ける。中間層６２ａおよび／又は第４層
６２ｂの上方の絶縁層７８上に設けられるべき例えば絶
縁電極を用いて、斯様な制御を行なうことができる。こ
の場合、前記電極の電位により前記層の表面における少
数電荷キャリャの再結合を制御する。本例においては、
他のバイアス電流制御方式を使用する。すなわち、電流
注入部の第３層６３から電流を取りもどすことにより制
御を行なう。このため、この第３層６３に導電性接続部
７９を設ける。例えば、第３層を前記接続部を経て第４
層６２ｂ又は中間層６２ａに短絡する場合には、接合６
６および６７の両端間電圧は非常に小さいので、第３層
６３が捕獲するけれども、全く又はほとんど第３層から
の注入が行なわれない。これがため、ベース領域６４に
はバイアス電流が全く供給されない。電流注入部により
回路の１個以上の回路素子にバイアス電流を全く供給し
ない状態が常時望ましい。この場合、接合６６および／
又は接合６７を表面７３において簡単に導電性層と短絡
することができる。しかし、ベース領域６４用のバイア
ス電流を、例えば、電子スイッチを接続７９および７４
間に設ける場合には、１時的にオン又はオフにする。第
６図にこのようなスイッチをトランジスタ８０で図式的
に示し、このベースＢＩを例えば回路の他の部分により
制御しかつ半導体本体６０内に簡単に組込むことができ
る。また、勿論電流注入部を経て流れかつバイアス電流
として得ることができる電流の１部分のみをトランジス
タ８０を経て取りもどすことができる。 ３電流注入部
の層が設けられた上記島により多数のトランジスタに共
通なェミッタ領域を形成することができる。この場合、
図示トランジスタを２つのコレクタ６９および７０を有
するマルチコレクタトランジスタとする。注入層６１を
、例え４ば、リボン状とし、断面図に現われない数個の
ベース領域を前記リボン状表面領域に沿って並置する。
１個以上の前記ベース領域と、注入層６１と島により形
成される中間層とを以て例えば、３重層電流注入部を形
成することができる。
これら両層を共通とする。領域６４を含む１個以上の他
ベース領域により、５重層電流注入部の１部分を形成し
て層６３を共通注入層６１と関連ベース領域間に延在さ
せる。層６３をバイアスされるべき前記ベース領域に共
通とするも、互に分離された分離領域を以て構成するこ
ともできるので、バイアス電流を各個別ベース領域に対
して制御することができる。集積回路には、電流注入部
および１個以上のトランジスタが設けられた図示の島に
追加して、他の島を設ける。
この島を互に絶縁しこの内部に同様にして回路素子を設
ける。また、回路素子を１個以上の島内に設け、また、
これら回路素子に電流注入部を使用することなく普通の
方法でバイアス電流を供給することができる。これまで
説明した参考例から、各々が半導体領域を有し、この半
導体領域を電荷キャリャを供給するための電流注入部に
結合させるようになしている２個以上の回路素子を使用
する場合には、より不純物添加濃度の高い領域（例えば
第１図及び第２図の領域２１ｃ）及び／または絶縁材料
を具える分離区域（例えば、第６図の絶縁層７６＞を共
通本体中のバイアスされるべき半導体領域間に設けるの
が好ましい。
特に、より高い不純物添加領域或いは分離区域を設ける
ことは、バイアスされるべき領域に供給される電荷キャ
リャがこれらバイアスされるべき領域と回路素子に共通
である半導体領域との間の接合を順方向にバイアスする
懐向がある場合には、性能の改良を図ることができる。
電流注入部は３，４，５或いはそれ以上の個数の層を有
していてもよく、これら層の１個または２個以上を電流
注入層で共有してもよい。第６図についての集積回路構
造においては、表面領域である半導体電極領域６４はバ
イアス電流源として供する電流注入部６１，６２ａ，６
３，６２ｂ，６４の３層構造６３，６２ｂ，６４の一部
分を第３層として形成しており、この３層構造はさらに
第１導電型の注入層６３を有しており、この注入層は電
流注入部に結合されている回路素子の１つである例えば
トランジスタ６２ｆ，６４，６９の範囲外に位置し前記
１個の電極領域６４からは第２導電型の中間層６２ｂに
よって分離されている。この３層構造６３，６２ｂ，６
４はさらに注入層６３と中間層６２ｂとの間の第ｌｐ−
ｎ接合６７および中間層６２ｂと１個の電極領域６４と
の間の第か−ｎ接合６８とを有している。さらにこの例
では前記第ｌｐ−ｎ接合６７を順方向にバィアスして１
個の電極領域６４に電荷キャリャを供給するための手段
７４，７７，６１，６２ａ，６３を具え、この第ｌｐ−
ｎ接合６７をバイアスするための手段７４，７７，６１
，６２ａ，６３は第１導電型の少なくとも１個の別の層
６１を具え、この別の層は電流注入部６１，６２ａ，６
３，６２ｂ，６４の一部分を形成すると共に回路素子で
あるトランジスタ６２ｆ，６４，６９および３層構造６
３，６２ｂ，６４の範囲外に位置している。この別の層
６１は注入層６３に隣接している第２導電型のある層６
２ａと電流注入部６１，６２ａ，６３，６２ｂ，６４の
第３ｐ−ｎ接合６５を形成している。前述の手段７４，
７７，６１，６２ａ，６３はさらに第和一ｎ接合６５を
順方向にバィアスして前記注入層６３に電荷キャリャを
供給するための手段７４，７７を具えている。上述した
ゲート回路の重要な利益として、本ゲート回路を非常に
微少な電流および電圧により、従って、低電力消費にお
いて、動作させることができる。
しかし、論理信号電圧および／又は信号電流が小さいの
で、異なる論理回路、例えば、ＴＴＬ又はＭＯＳＴ回路
に大規模組体を縄合せるような場合には、信号値を選定
する必要がある。これを、ェミッタホロワとして接続し
たィンバータ又はトランジスタを用いて特に簡単に行う
ことができる。例えば、第３図のトランジスタｔ７を外
部ィンバータとし、そのコレクタを、例えば、抵抗を経
て、比較的高電位点に接続する。出力端子Ｑにおける電
圧変動をフリップフロップの任意の出力端子、例えば、
トランジスタ公４のコレクタよりも著しく大とする。層
２１，１０および３７より成るトランジスタＴ３７を、
表面領域３７をェミッタとし、また、層２１をコレクタ
としてそれぞれ用いることができる。その場合、前記ト
ランジスタはェミッタホロワを形成する。ェミッタ領域
３７を、例えば、抵抗を経て、比較的高い負の電位点に
導出する。第７図において、回路の出力端子に使用する
ヱミツタホロワを、出力端子Ｕに接続したトランジスタ
Ｔ７。として示す。トランジスタＴ７，を、例えば、ゲ
ート回路又は出力信号を依存する附加ィンバータの１ト
ランジスタとする。本例においては、低い値の論理信号
を相補トランジスタＴ７２のェミツターコレクタ通路を
経て出力トランジスタのベースに供給する。その結果、
一層高い電圧を許容でき、従って、破壊する危険が減少
する。他の方法としては、出力信号をトランジスタＬ２
のコレクタ９９から導出し、トランジスタＴ７ｏを省略
する。第８図は第７図に示す回路を集積回路に粗込方法
を説明するための状態を示す。
同図において、共通半導体本体を低抵抗性ｎ型半導体基
板９０と高抵抗性ｎ型表面層９１とを以て構成し、この
層内には、多数のｐ型表面領域を設け、これらを基板９
０と表面層９１との境界にまで延在させる。半導体本体
には、ｐ型注入層９２と基板９０および表面層９１より
形成されるｎ型中間層とバイアスされるべき２つのｐ型
領域、すなわち、トランジスタＴ花のェミッタ領域９３
およびトランジスタＴ７，のベース領域９４を以て構成
する電流注入部を形成する。第７図において、この電流
注入部を２つの電流源１７，および１７２で示す。ｎ型
本体により、同時に、トランジスタＴ７・のエミツタ、
トランジスタＴ７２のベースおよびトランジスタＴ７ｏ
のコレクタを形成する。更に、トランジスタＴ７，には
そのベース領域９４上に接続部９５と、絶縁層９７の上
に設けられた導電細条９８を経てトランジスタＴ７２の
ェミッタに接続するｎ型コレクタ領域９６を設ける。ト
ランジスタＴ７２のコレクタをトランジスタＴ７ｏのベ
ースをも形成するｐ型領域９９により形成する。更に、
トランジスタＴ７ｏには出力端子Ｕに接続したｎ型ェミ
ッタ領域１００を設ける。高不純物添加濃度のｎ型領域
１０１をｐ型領域９４および９９に隣接せしめ、上記電
荷の損失を制限する。注入層９２および中間層９０，９
１を電源１０２に後続する。
電流注入部よりトランジスタＴ７・にベースバイアス電
流を供聯合し、また、半導体本体を経てトランジスタＴ
７２のェミツターコレクタ０通路に、あるいは細条９８
を経てトランジスタＴ７，のェミッターコレクタ通路に
主又は供給電流を供給する。トランジスタＬ，が導適す
ると、トランジスタＴ７２およびＴ７。は非導通となる
。その理由は、トランジスタＬ２が非導通であるために
、ベース電流を得ることができないからである。従って
、端子Ｕにおける電圧がほぼ一Ｖに等しくなる。トラン
ジスタＴ７，が非導通になると、電流源１７２より、ト
ランジスタＴ花を経て、トランジスタＴ７ｏにそのベー
ス電流として電流が流れる。これがため、トランジスタ
Ｔ７。が導通し、端子Ｕにおける電圧がほぼ０になるか
又は少なくとも電圧−Ｖよりも低くなる。第９図は相補
型トランジスタを有する集積回路の一参考例を示す断面
図である。
本発明による集積回路のこの第一実施例においては、半
導体本体を基板１０５とェピタキシャル層１０６とを以
て構成する。このェピタキシャル層には、反対導電型の
表面領域１０７を設け、この領域を縦方向トランジスタ
のベース領域および横方向相補型トランジスタのェミッ
夕とする。縦方向トランジスタには、エミツ夕１０５，
１０６、ベース１０７およびコレクタ１０８を設ける。
この場合、この後者を、例えば、アルミニウム層の如き
金属含有層を以つて構成し、これをベース領域上に設け
てこのベース領域とショットキ接合を形成する。前記シ
ョットキ接合の形成と関連して、この場合、ベース領域
の不純物添加濃度を１ぴ７なし・し１び８原子／立方セ
ンチメートルより小さくする。ショツトキ接合１０９を
トランジスタのコレクタ−ベース接合とする。横方向ト
ランジスタにはェミッタ領域１０７、ベース領域１０５
，１０６およびコレクタ領域１１０を設ける。領域１０
７および１１０をバイアスされるべき領域とし、これら
領域と半導体本体１０５，１０６および注入層１１１に
より形成される中間層と相俊つて３重層電流注入部を形
成する。上記両層をバイアス電流供給電源１１２に接続
する。図示の接続部１１３をコレクタ１０８および１
１０間に設け、領域１０７に接続部ｂを設ける。第１０
図に前記集積回路の等価回路を示し、同図において、縦
方向トランジスタ１０６，１０７，１０８をＬｏで示し
、横方向トランジスター０７，１０６，１１０をＴ９，
で示す。
この場合、電流注入部を２つの電流源１９。および１９
．で示す。電流注入部よりＴ９ｏのベースに電流を供給
して、これを導通させる。その結果、電流注入部より半
導体本体を経てトランジスタＬ，のコレクタ領域に供給
される電流は主として、このコレクタ領域から接続部１
１３およびトランジスタＴ９ｏのコレクターェミツ夕通
路を経て流れる。これがため、トランジスタ〜，のコレ
クタ電圧がトランジスタＴ９ｏの電極ｂの電圧以下に降
下し、よって、横方向トランジスタＬ，を経て電流が流
れ始める。この電流を電流注入部よりベース領域１０７
に供給されるバイアス電流から取り出す。最終的には、
領域１０７に供給されるバイアス電流の何分の１かのみ
を、ベース電流として、トランジスタＴ９ｏを経て流す
ような状態となる。すなわち、この電流量は前記トラン
ジスタを直線動作範囲内で動作させるような微少量であ
る。このようなバイアスにより、トランジスタをその強
い導適状態で作動させるに丁度必要となる量より以上の
蓄積が行なわれない。また、別の直線回路を簡単に形成
することができる。
例えば、第１１図は等価回路で示す直線増幅器である。
本発明による集積回路の一実施例では３個のトランジス
タＴ，．ｏ，Ｔ，．，およびＴ，．２を具える。第１ト
ランジスタのコレクタｃを第２トランジスタのベースｂ
に接続し、第２トランジスタのコレクタを第３トランジ
スタのベースに接続する。更に、第３トランジスタのコ
レクタを第１トランジスタのベースに、直流電流を流し
かつ、拡声器又は受信器ＬおよびマイクロホンＭを以て
構成する回路を経て接続する。コンデンサＣを用いて交
流員帰還結合を抑制する。前記直流伝送回路を経て直流
負帰還結合を行なうために、再び第９および第１０図に
つき説明した各トランジス外こ要するベース電流を得る
ことができるので（電流源１肌，１，．，および１，．
２の残りの電流は縦続接続の前段のトランジスタのコレ
クターェミッタ回路を経て流れる）、これら各トランジ
スタを直流動作範囲内で調整することができる。このよ
うに、非常に簡単な増幅器を、例えば、補聴器用として
得ることができる。集積回路においては、トランジスタ
Ｔ，．ｏ，Ｔ，．，およびＴ，．２のベース領域を第１
図につき説明したと同様にリボン状注入層に沿って並置
する。
他の方法としては、横方向電流注入部の代りに縦方向電
流注入部を使用する。斯様な構成の原理を第１２図に示
す。
同図において、集積回路に本回路の、例えば、基板の１
部分を構成する。例えばｎ型層なる半導体層１８０を設
ける。ｐ型層１８１としての注入接点を前記層の１側面
上に設ける。この層１８０と注入接点１８１との間に電
源１８２を接続してこれら間の整流接合を順方向にバイ
アスする。これがため、層１８０１こ注入された電荷キ
ヤリャ、この場合、正孔は、この層が例えば拡散長より
も厚くないような場合には、層１８０の接点とは反対の
他側面上に設けたｐ型層１８３に到達する。これがため
、層１８３の電位はｎ型層１８川こ対して正の電位とな
る。このように、層１８０の池側面上にエネルギー源を
得、これにより電流を供給しかつこれを例えば、回路素
子１８４の如き１個以上の回路素子に接続することがで
きる。これを導線１８５又は半導体本体に設けた内部接
続部を経て得ることができる。更に、回路素子１８４お
よび層１８０間に接続部を設ける場合には、電流注入部
の電流が回路素子を経て、例えば、供給電流として流れ
る。
再び、斯様な接続部を導線を経て得ることができるしあ
るいは又、例えば層１８０内において回路素子１８４の
１部分を形成するものとして得ることができる。この場
合、回路素子を層１８０で形成するヱミッタを有するト
ランジスタとする。更に、トランジスタにはベース領域
１８６およびコレクタ領域１８７を設ける。また、層１
８０をェミッタ酸地配置の多数のトランジスタに共通な
ェミッタ領域とすることもできる。半導体層のベース領
域１８６とは反対側上に同図に破線で示す第２注入接点
１８８を設けて、所要バイアス電流を供給する第２電流
注入部１８８，１８０，１８６を得ることができる。
このように、トランジスタの全バイアス電流を同一外部
電源１８２を用いて電流注入部を経て供給する。この場
合、回路素子を設ける場合には半導体層の１側面上に前
記電流供給用配線を必要としない。更に、半導体層１８
０を接地し、バイアス電流を接地層１８０を経て回路素
子に供給する。次に２〜３の参考例を参照して第１２図
に示す原理を詳細に説明する。
上述した如く、縦方向電流注入部を第１１図に示す回路
の集積装置に使用する。
この場合、集積回路を第１３図に示す形態とする。また
、この場合、トランジスタを共通半導体本体１２１の１
側面１２０上に並置する。
各トランジスタの半導体領域を導電紬条１２２，１２３
および１２４のパターンに接続する。このパターンに電
気信号入力端子すなわち紬条１２２を設け、これを経て
マイクロホンＭから生じた入力信号を第１トランジスタ
のベースに供給する。パターンには更に出力様子、すな
わち細条１２４を設け、これを経て第３トランジスタの
増幅出力信号を拡声器Ｌに供孫舎する。細条１２３によ
り、コレクタ領域１２６を次段のトランジスタのベース
領域１２５に接続する。更に、トランジスタの反対導電
型基板１２８上に１導電型のェピタキシャル層１２７に
より形成される共通ェミツタ領域を設ける。半導体本体
１２１に電流注入部を設け、その注入層を基板１２８で
構成し、これを半導体本体の１側面１２０とは反対側の
面１２９に隣接せしめ、更に２つの整流接合１３０およ
び１３１により注入層１２８およびこれと接続した電源
１３３の電源接続部１３２から分離した層１２５を、１
側面１２川こ沿い注入層１２８に対向して延在せしめ、
前記反対側に配置した層１２５により、電流注入部の隣
接層１２７から、前記層と境界を接する接合１３１を経
て電荷キャリャを捕獲し、従って、トランジスタのベー
スおよびこれと接続した前段のトランジスタのコレクタ
のバイアス電流としての電流を受ける。
トランジスタの共薄ェミッタ領域および電流注入部の中
間層を同時に形成するェピタキシヤル層１２７に電源１
３３の他方の電極に対する電源接続部１３４を設ける。
本例においては、中間層１２７を増幅回路の基準電位面
として構成する。基準電位、例えば接地電位を供給され
る基準面により電流注入部を用いてバイアス電流が供給
され、半導体の１側面１２０上に設けられた領域１２５
の全てを、反対側面１２９に設けられた注入層１２８か
ら分離する。このように、電気しやへし、を行って、所
要バイアス電流を、一般には接地層１２７を経てバイア
スされるべき関連領域に直接供給する。中間層１２７に
は、埋設層１３５および表面１２０から埋設層１３５に
まで延在する立上り壁部１３６とから成る同一導電型の
高不純物添加濃度の副領域を設ける。
またこの立上り壁部１３６の全体又は１部分を埋込絶縁
層で構成することもできる。この副領域の特に壁部１３
６により並置ベース領域１２５間における寄生トランジ
スタ作用を抑制する。
更に、この場合、前記部分１３６を用いて分離ベース領
域１２５との境界を形成する。すなわち、これら各ベー
ス領域を、互に１導電型のェピタキシャル層１２７上に
設けた部分１３６により、分離された反対導電型のヱピ
タキシャル層１３７の部分を以て構成する。更に部分１
３６は埋置層１３５と相挨つて、バイアスされるべき領
域１２５の囲いを構成して、中間層１２７の高抵抗性領
域において、前記領域１２５からこの中間層１２７に注
入される少数電荷キャリャをできるだけ制限すると共に
前記電荷キャリャの有効拡散長を所望の如く増大させる
ことができる。このように、副領域１３５，１３６によ
りトランジスタの各々を互に分離すると共に基板１２８
からも分離する。必らずしも必要ではないが、小孔を前
記分離副領域の、例えば、接合１３０の部分１３０ａお
よび１３０ｂの範囲に設ける。接合１３０のこれら部分
１３０ａおよび１３０ｂを接合１３０の残りの部分より
も低い拡散電圧とし、注入層１２８から中間層１２７へ
の電荷キャリャの注入を主として、前記部分１３０ａお
よび１３０ｂを経て行なわしめ、中間層１２９から注入
層１２８への逆方向の注入を、前記範囲における中間層
が比較的低い不純物添加濃度であるために、比較的少な
くする。各ベース領域１２５に供給されるバイアス電流
間の比は接合１３０の部分１３０ａおよび１３０ｂの範
囲の大きさにより影響を受ける。
本例においては、部分１３０ａの表面領域を部分１３０
ｂよりも大とするので、第１１図の電流源１，．ｏによ
り出力トランジスタＴ，．２に対し確実に電流を供給す
るも、この電流源から電流源１，．，および１，．２よ
りも多量の電流を供給する。所望ならば自動利得調整を
、例えば、第６図に示すトランジスタにおけると同様に
２つのコレク夕を用いて簡単に得ることができる。
これらコレクタの１方を可調整抵抗（例えばトランジス
タの内部抵抗）を経て接地する場合には、他方のコレク
タへの信号電流は前記抵抗に依存するようになるので、
要易に自動調整を行なうことができる。次に上述した第
１１図及び第１３図の実施例と本発明との対応関係を明
確にする。共通本体１２１と、．該共通本体１２１中に
その一方の主表面に隣接して並んで配置された２個以上
のトランジスタＴ，．ｏ，Ｔ，．，，Ｔ，．２と、前記
一方の主表面にあって該トランジスタＴ，．ｏ，Ｔ，．
，，Ｔ，．２の電極領域に電気接続を形成するための導
電細条パターン１２２，１２３，１２４とを具えており
、前記トランジスタＴ，．ｏ，Ｔ，．．，Ｔ，．２の各
々は、導電紬条パターンに直接接続されると共に動作す
るためのバイアスを掛ける必要がある第１導電型の制御
電極領域１２５と、第２導電型の第１主電極領域１２７
，１３５，１３６と、第２主電極領域１２６とを有して
おり、さらに前記トランジスタの前記制御電極領域１２
５をバイアスするためのバイアス手段を具えており、該
バイアス手段は少なくとも１個の電流注入構造１，．ｏ
，１，．，，１，．２を含んでいて該電流注入構造は少
なくとも１個の３層構造を含んでおり、該３層構造は第
１層としての注入層１２８と、該注入層１２８と相挨つ
て整流接合１３０を形成する隣接した第２層１２７，１
３５，１３６とを有し、該整流接合１３０は前記注入層
１２８を全ての前記トランジスタＴ，．ｏ，Ｔ，．，，
Ｔ，．２から分離しており、前記第２層１２７，１３５
，１３６は前記３層構造の１個以上の第３層１２５と別
の整流接合１３１を形成しており、前記バイアス手段は
前記３層構造の前記注入層１２８および前記第２層１２
７，１３５，１３６間の前記整流接合１３０を順方向に
バィアスして前記トランジスタＴ，．ｏ，Ｔ，．．，Ｔ
，．２の制御電極領域１２５へ電荷キャリャを供給せし
めよってこれら制御電極領域１２５がバイアスされた状
態となるようにするための手段１３２，１３４を具えて
おり、さらに前記トランジスタＴ，．ｏ，Ｔ，．，，Ｔ
，．２の第１主電極１２７，１３５，１３６は相互に接
続されかつ前記トランジスタＴ，．ｏ，Ｔ，．，，Ｔ，
．２に共通な第１導電型の共通トランジスタ領域１２７
，１３５，１３６によって形成されており、該共通トラ
ンジスタ領域１２７，１３５，１３６もまた前記電流注
入構造１，．ｏ，１，．，，１，．２の前記３層構造の
前記第２層を構成しており、前記トランジスタＴ，．ｏ
，Ｔ，．，，Ｔ，．２の前記制御電極領域１２５の各々
は前記電流注入構造１，．ｏ，１，．，，１，．２の３
層構造の前記第３層１２５の１つと共通領域１２５を共
用しており、これら前記トランジスタは前段のトランジ
スタＴ肌，Ｔ，．，の第２主電極領域１２６を後段のト
ランジスタＴ，．，，Ｔ，．２の制御電極領域１２５に
結合するように夫々接続されて直流結合トランジスタ回
路を形成しており、前記トランジスタＴ，．ｏ，Ｔ，．
，，Ｔ，．２の各々は該トランジスタの制御電極領域１
２５に電気入力信号を供給するための信号入力手段Ｍ，
ｂ，１２２および前記トランジスタの第２主電極領域１
２６から電気出力信号を導出するための信号出力手段Ｃ
，Ｌ， １２４を有しており、さらに動作時に前記トラ
ンジスタＴ，．ｏ， Ｔ，．・，Ｔ，．２のＺ各々が直
線動作範囲内で動作するようにするため、前記直流結合
トランジスタ回路に対し前記トランジスタＴ，．。
，Ｔ，．，，Ｔ，．２の各々の第２主電極ｃおよび制御
電極ｂ間に直流負帰還結合が得られるような帰還手段Ｌ
，Ｍを接続している。 Ｚ第１４および１５図に示
す参考例においては、注入層を格子状表面領域１４０と
し、これを半導体本体１４２の表面１４１に隣接させる
。表面１４１において、１導電型の格子表面領域１４川
こより囲まれた反対導電型の領域１４３の部分１４３ａ
に、バイアスされるべき領域１４４を設け、これにより
３層トランジスタ１４３，１４４，１４５のベース領域
を構成する。電流注入部の中間層を構成する領域１４３
を低抵抗性基板と高抵抗性表面層とに副分割する。
この副分割を、基板１４１から基板１４３ｂまであるい
はこの内部にまで延在する格子状注入層１４０を用いて
行なう。図示の如く、トランジスタまたは他の回路素子
を高抵抗性部分１４３ａおよび１４３ｃ内に設けること
もできる。更に、前記部分のそれぞれの大きさを違えて
、数個の回路素子を１個以上の部分を並置させることも
できる。格子状表面領域１４０を電流注入部の注入層と
して使用することにより、斯様な領域の直列抵抗を低く
することができるという利益を得る。同様にベース領域
１４４に対するよりも注入層に対して浸透を深くするこ
とおよび／又は不純物添加濃度を高くすることができる
。ベース領域１４４の最大許容不純物添加濃度を、実際
には制限する。その理由は、特に、前記領域内に一般に
は、反対導電型の領域１４５を設ける必要があるからで
ある。直流電源１４６を電流注入部の注入層１４０およ
び中間層１４３間に接続する。
このため、所望ならば斯様な電源をコンデンサ１４７で
分路して交流電圧接続部１４８および１４９を短絡する
。集積回路の他の参考例においては、第１６および１７
図に示すように、１個以上の３層トランジスタ１５０，
１５１，１５２ａ，ｂを設ける。ｎ型ェミツ夕又はコレ
クタ領域１６０１こ追加してｎ型領域１５３を例えばｐ
型のベース領域１５１内に延在せしめ、このｎ型領域１
６３により他のｐ型表面領域１５４を囲む。前記領域１
５、３および１５４により、それぞれ、電流注入部の中
間層および注入層を構成する。第１６図に破線で示すよ
うに、絶縁層１５８に孔を設けて半導体表面を露出し、
この孔を経て領域１５０，１５１，１５３および１５４
を電気接続用導電紬条に接続する。電流注入部の注入層
１５４および中間層１５３に接続部１５６および１５６
をそれぞれ設け、これにより第１７図に示すように電源
１５２に接続する。回路の１個又は数個の回路素子に電
流注入部を用いてバイアス電流を供給する必要がある場
合には、本参考例は特に好適である。また中間層１５３
を直接トランジスタの領域１５２ａ，ｂに接続するも、
例えば、これを半導体表面の中間層１５３を低抵抗性領
域１５２ａまで又はこの領域内に延在させて行なう。そ
の結果、接続部１５６を所望ならば、基板１５２ｂの下
側面上に追加して設けるけれども、スペースを節減する
ことができる。次の参考例においては、回路素子を共通
半導体本体の表面１６７上に設ける。
この半導体本体を低抵抗性ｎ型基板１６０とこの上に形
成された低不純物添加濃度のｎ型ェピタキシャル層１６
１（第１８図）とを以て構成する。ェピタキシャル層内
に、互に絶縁された多数の回路素子を、既知の半導体技
術の方法により、ｐ型領域１６２を用いて形成する。す
なわち、図示の便宜のために、素子の１つ、すなわちｎ
−ｐ−ｎトランジスタ１６３，１６４，１６５を図中に
示すにすぎない。また集積回路に対する接地板を構成す
るｎ型本体１６０，１６１を、他にｐ型中間層１６６お
よび表面１６７に隣接するｎ型第３層１６８を有する電
流注入部の注入層とする。注入層１６０，１６１および
中間層１６６に、電源１７１を接続するための接続部１
６９および１７０をそれぞれ設ける。
更に、注入層１６０，１６１を半導体本体の１側面１６
７とは反対側の面１７２に隣接させる。また、注入層か
ら２つのｐ−ｎ接合１７３および１７４によって分離さ
れている電流注入部の第３層１６８を注入層１６０，１
６１に対向して表面１６７上に配置する。電流注入部の
反対側に配置した第３層１６８‘こより、接合１７３を
経て電流注入部の隣接中間層１６６から電荷キャリャを
捕獲し、従って「導電紬条１７５を経て、電流注入部の
反対側に配置した層１６８に接続したトランジスタ１６
３，１６４，１６５のェミッ夕１６３のバイアス電流と
して作用する電流を受ける。また、導電紬条１７５を経
て、回路素子のバイアスされるべき数個の領域を電流注
入部の同一の反対側に配置した層１６８に簡単に接続す
ることができる。接続部１７６を経て、電気信号をトラ
ンジスタのベース１６４に供給するか又はこれから供給
することができる。
また、コレク夕１６５を接続部１７７、例えばインピー
ダンス１７８を経て正の電圧＋Ｖの点に接続することも
できる。前記参考例は、例えば大規模集積回路の中央に
配置した１個又は数個の回路素子にバイアス電流を供給
する必要がある場合に特に好適である。
所要のバイアス電流を、回路の接地板から表面へと僅か
に余分な範囲を占有しかつ、導電紬条のパターンを経て
問題とする回路素子のバイアスされるべき隣接領域に接
続された電流注入部を用いてｔ局部的に供給することが
できる。バイアス電流のこの供給に対しては全く抵抗を
必要としないが、それにもかかわらず、バイアスされる
べき領域に固定電位が印加されないので、前記領域は、
例えば、電気信号電流又は信号電圧を流す。第１９図は
１群のトリガ回路から成るトリガ回路の回路図を示し、
同図において、トリガ回路群をマトリックスパターンに
従って、同時に記憶回路を構成すると同一の方法で構成
する。
トリガ回路にトランジスタＴ，ｏ，，…・・・・・・…
Ｔ，。
７を設け、これらのェミッタを全て接地電位に接続する
。
トリガ回路本体をトランジスタＴ，。，およびＴ，。２
を以て構成し、これらのコレクタを他のトランジスタの
ベースに交差接続する。更に、トランジスタＴ，。３の
コレク外こ接続し、そのベースをトランジスタＴ．ｏ５
のコレクタに接続する。
同時に、トランジスタＴ．０２のベースをトランジスタ
Ｔ，。４のコレク夕に接続し、そのベースをトランジス
タＴ，。
６のコレクタに接続する。
更に、トランジスタＴ，。５およびＴ，。
６のベースを書込導体ＲおよびＳに接続し、この場合こ
れら導体をトリガ回路の行に対して共通にする。
読出可能とするために、トランジスタＴ，ｏ，に余分の
コレクタを設け、これをトランジスタＴ側のベースに接
続し、このコレクタをトリガ回路の行に対して共通の読
出導体０に接続する。０ トランジスタＴ，。
，，Ｔ雌，Ｔ，。５およびＴ，。
６のベース電極を、電流源１，ｏ，，１，。
２，１，。
５および１，。
６の図示の極性を経て、トリガ回路の各列に対し共通の
供給線路Ｖに接続し、トランジスタＴ側，ＴＭおよびＴ
，。
７のベース電極を、同様の電流源１，■，１，。
４５および１柳を経て、トリガ回路に列に対して共通な
選択線路ＳＥに接続する。
電流源を「関連する供給又は選択線路が正の電圧を流す
場合にのみ、これら電流源より電流を供給するような形
態とする。０ 供給線路Ｖを常時正電圧とするので、電
流源１・ｏ，，１・ｏ２，１，。
５および１，。
６を常時作動する。
休止状態の期間中、すなわち、選択が図示の回路に属す
るトリガ回路の列に対して行なわれない場合には、選択
線路ＳＥを接地電位又は低くするので、５電流源１，■
，１，。４および１肌を作動しない。
その結果、休止状態においては、トランジスタＴ肌，Ｔ
，。４，Ｔ，。
５，Ｔ，。
６およびＴ側により電流が流されず、従って消費量が低
い。
トリガ回路の休止状態においては、トランジスタＴ，ｏ
，およびＴ，。
２の１方が導適する。
今、トランジスタＴ，ｏ，−が導通・するとする。そう
すると、トランジスタＴ側のベース電圧は十Ｖｊに等し
くなる。ここでＶｊは飽和トランジスタのべ−スおよび
ェミッタ間の“接合”電圧である。トランジスタＴ，。
２のベース電圧はＶｋに等しい。
ここでＶｋは過駆動トランジスタのコレクタおよびェミ
ッ夕間の電圧である。珪素トランジスタの場合には、一
般にはＶｊは０．７Ｖであり、Ｖｋは０と０．４Ｖとの
間の値である。すなわち、トランジスタＴ，。２のベー
ス電圧をトランジスタＴ，ｏ，のべ−ス電圧よりも低く
、すなわち、接合電圧Ｖｊよりも低くするので、トラン
ジスタＴ，。
２がカットオフとなる。
トランジスタＴ，ｏ，のコレクタ電流を電流源１，。２
より供給し、そのベース電流を電流源１，ｏ，より供給
する。
情報をトリガ回路から読取るかあるいは新しい情報を書
込む必要がある場合には、正のパルスを選択線路に供給
するので、電流源１，。
３，１，。
４および１，ｏ７が動作する。
書込みを行なう場合には、書込導線ＲおよびＳの１方を
接地電位にする。今、例えば、書込導線Ｒを接地電位と
する。そうすると電流源１順による電流が大地へ流れて
トランジスタＴ，。５がカットオフとなる。
電流源１，畑による電流はトランジスタＴ，。３のベー
ス電流として流れるのでこれが導適する。
従って、このトランジスタを経て電流源１，ｏ，からの
電流が流れるので、トランジスタＴ，ｏ，がカットオフ
となる。浮動書込導線Ｓについていえば、同様にして、
トランジスタＴ，。２が導適する。
トランジスタＴ，。２のコレクタ電流を電流源１，ｏ，
より供給する。
これがため、この電流源１，ｏ，からトランジスタＴ，
ｏ２およびＴ側のコレクタ電流をそれぞれ供給する。選
択線路ＳＥの選択パルスが終了すると、トランジスタＴ
側が導通状態に留まり、トランジスタＴ，ｏ，がカット
オフ状態に留まるので、情報をトリガ回路内に記憶する
ことができる。書込導線Ｒ又はＳの１方の書込パルスに
より、非選択トリガ回路が影響を受けることはない。
選択パルスが選択線路ＳＥもこ生じていない場合には、
電流源１，。３および１，。
４は、実際には動作しておらず、これがため、トランジ
スタＴｍ３およびＴ，。
４がカットオフとなり、従って、情報を書込導線からト
ランジスタＴ，ｏ，およびＴ側に伝送することができな
い。
謙出しを行なう場合には、書込導線ＲおよびＳを浮かせ
〜選択パルスが入来している場合に、卜うンジスタＴ，
。
５およびＴ，。
６を導通にする。
この結果、トランジスタＴ，ｏ３およびＴ似がカットオ
フとなるので、トリガ回路の情報を取出すことができな
い。トリガ回路の状態に依存して、トランジスタＴ，ｏ
？を導通又は非導通にする。再び、トランジスタＴ，ｏ
，をカットオフし、トランジスタＴ側を導通にすると、
選択パルスにより動作する電流源１，。７より供給され
る電流はトランジスタＴ，。
７のベース電流となり、これがため、前記トランジスタ
が導通となる。
トランジスタＴ，。７の状態を読出導線○を経て読出す
。
図には唯１つの議出し導線を示しているにすぎないが、
同様に第２読出導線を設け、これを同様にトランジスタ
Ｔ，。２の余分なコレク外こ接続することもできる。
第２０図は集積回路の１部分を示し、同図においては図
を明確にするために、１個のトリガ回路と、マトリック
スの他の残りの同様なトリガ回路の２つの隣接するマト
リックス素子のみを示すにすぎない。
トリガ回路のトランジスタＴ，ｏ，ないしＴ側の多数の
ｐ型ベース領域をｎ型半導体本体の表面層内に設ける。
前記各ベース領域により、半導体本体内において、１個
の又はトランジスタＴ，ｏ，の場合には、２個のｎ型コ
レクタ領域を囲み、半導体本体により全トランジスタに
共通なェミッタ領域を構成する。トランジスタを、導電
細条１９２のパターンを用いて、第１９図に示すトリガ
回路に接続する。同図においては、マトリックスの各ト
リガ回路を導電紬条Ｒ，Ｓおよび０に接続する。第１９
図に示す電流源１．ｏ．ないし１，。７を電流注入部と
共に集積回路に形成する。
供給線路として作用しかつトランジスタＴ，。２，Ｔ側
，Ｔ，。
５およびＴ，。
６のベース領域１９０を配置したいずれかの側に設けら
れたりボン状ｐ型表面領域Ｖを半導体表面に隣接させる
。
表面領域Ｖにより電流注入部の注入層を構成し、半導体
本体を電流注入部の中間層とし、前記ベース領域をバイ
アス電流が上述と同様にして供給されるバイアスされる
べき領域とする。同様にして、選択線路として作用する
ｐ型表面領域ＳＥと半導体本体およびトランジスタＴ，
。３，Ｔ，。
４およびＴ，。
７のベース領域１９０とにより電流注入部を構成する。
更に、半導体本体には２つの平行ｎ型表面領域を構成す
る。これら領域をそれぞれ２つの注入層ＶおよびＳＥと
平行に延在せしめると共にｐ型半導体本体の隣接部分よ
りも高不純物添加濃度とする。前記１方の領域、すなわ
ち、１９３を領域ＳＥの長側部の１方に隣接せしめるの
で、領域ＳＥからの電荷キャリャの注入を、主としてト
ランジスタＴ，ｏ３，Ｔ，。４およびＴ，ｏ７の方向に
行なうものであり、隣接トリガ回路のトランジスタＴ，
ｏ，およびＴ順の方向に行なうものではない。
他方のｎ型領域１９４をトランジスタＴ，。３，Ｔ．ｏ
４およびＴ，。
７のベース領域とトランジスタＬｏ２およびＴ，。
６のベース領域との間に延在させ、前記領域１９４によ
りこの領域の相対向して位置する側部の両ベース領域間
における寄生トランジスタ作用を防止する。
所望ならば、他にｎ型領域を隣接する行のトリガ回路間
に設け、該領域を注入層ＶおよびＳＥ間において紬条Ｒ
およびＳと平行に延在させる。上記実施例の場合と同様
に、また、全ベース領域の大部分をｎ十表面領域により
個別的に囲むかあるし、は埋込絶縁層を高不純物添加ｎ
型領域の代りに使用しても良い。上述した集積回路にお
いては、トランジスタＴ，ｏ５およびＴ，ｏ６は、これ
らにより書込用個別の記憶素子を選択するものであるか
ら必要なものである。本回路においては、全トランジス
タのェミッタを互に接続するので、記憶素子の選択をベ
ース接続部を経てのみ得ることができる。その結果、行
および列を選択するために個別のトランジスタを必要と
する。第２１図は行および列に配置された多数の等しい
記憶回路より形成されるマトリックスに使用する第２記
憶回路を示す。
本記憶回路には、ェミツタを例えば接地電位の如き一定
の電位点に接続した２つのｎ−ｐ−ｎ型トランジスタＴ
２ｏ，およびＴ２。２を設ける。
双安定素子を得るために、各トランジスタのベースを他
方のトランジスタのコレク外こそれぞれ接続する。記憶
回路に対する供給電流をトランジスタＬｏ，およびＴ２
舷のべ−スに接続した電流源１２ｏ，および１２。２を
経て供給する。
情報の書込および読出をｐ−ｎ−ｐ型トランジスタＴ２
。３およびＴ２。
４を用いて行なう。
これらトランジスタＴ２。３およびＴｏ４の主電流通路
を経て「トランジスタＴ２ｏ，およびＬｏ２と読出およ
び書込導線ＳおよびＲとの間の接続をそれぞれ行なう。
これら各導線は記憶回路の行に対し共通である。これら
トランジスタＴ２。３およびＴ洲を対称構造とするのが
好適である。
その理由は、これらトランジスタは両方向に動作して読
取りおよび書込み動作を行なうからである。
３所望記憶回路の選択を、記憶素子の列
に対し共通であり、かつ、トランジスタＬｏ３およびＴ
２。４のベースに接続した選択線路を用いて関連する列
を選択することおよび読出および書込導線ＳおよびＲを
用いて関連する行を選択することにより行なそう。
選択および非選択の両状態において、選択線路と謙出お
よび書込線路との電圧レベルの値を適当に選定すること
が必要である。例えば、非選択状態における選択線路に
電圧を供給してトランジスタＴ２。３およびＴ２。
４を、導線Ｓ又はＲのいずれかに書込パルスが入釆して
いるか又は入来していないかには無関係にカットオフに
する。
選択状態においては、選択線路の電圧を選定して記憶回
路の２つの安定状態における場合にトランジスタＬｏ，
およびＴ２。２のベースに生ずる各電圧値間の値とする
。
非選択状態においては、読出および書込導線ＳおよびＲ
を、例えば浮かせるので、関連する記憶素子に属する列
の選択又は非選択状態とは無関係に情報が失なわれるこ
とはない。情報を書込む場合には、書込パルスを選択さ
れた選択線路の電圧レベルよりも十分に正にして関連す
るトランジスタＴ２ｏ３又はＴ２。４を導通させる必要
があるが、情報を読出す場合には、競出導線の電圧レベ
ルを選択された選択線路の電圧レベルよりも低くするの
が好適である。
記憶回路の消費をできるだけ少なくするために、また高
読出速度を実現するにもかかわらず、定常状態の間は記
憶回路の供給レベルを低くし、かつ読出の間は電流源１
２ｏ，および１２。
２より供給される電流を制御することにより前記供給レ
ベルを高いレベルに切換える。
第２１図に示す回路配置は半導体本体に集積化して特に
好適である。
その場合、ｐ−ｎ−ｐ型トランジスタＴ２。３およびＬ
ｏ４をそれぞれ横方向トランジスタとし、この場合、２
つの方向を使用するも、特に横方向トランジスタの場合
には、両方向の電気特性をほぼ等しくすることが重要で
ある。
更に、２つの電流源１２ｏ，および１２ｏ２を電流注入
部を用いて簡単に形成することができる。その結果、ま
た、集積構造に対しては比較的小半導体表面を必要とす
るにすぎない。第２２および２３図は電流注入部を有す
る記憶マトリックスの集積構造の１部分を示す。
これを第２２図の破線２２３内に設け、更にこの部分に
第２１図のマトリックス素子を設ける。半導体本体２０
０１こ、この場合ｐ型導電型の半導体基板２０１を設け
る。このｐ型基板２０１には、普通の方法により、ｐ型
分離領域２０３を用いて島に副分割されたｎ型ェピタキ
シヤル層２０２を設ける。列のマトリックス素子の全て
のｎ−ｐ−ｎトランジスタＴ２ｏ，およびＴ２ｏ２を細
長い島２０４内に設ける。この島を半導体本体の縁部に
おいて、例えば、図示の接続部２０５を用いて接地する
。島２０４により前記ｎ−ｐ−ｎトランジスタの共通ェ
ミッタ領域を構成する。多数の注入層を前記島２０４内
に設け、それらの１つのみを図に示す。前記層を、この
場合、ｐ型表面領域２０６を以て構成する。各注入層２
０６のいずれかの側に、４個のｎ−ｐ−ｎトランジスタ
を設ける。これらトランジスタにはｐ型ベース領域２０
７とｎ型コレク夕領域２０８を設ける。このベース領域
２０７を３つの側面における表面２０９において低抵抗
性ｎ型表面領域２１０により囲む。この領域２１ ＺＯ
を表面２０９からェピタキシャル層内に延在さして、基
板２０１とェピタキシャル層２０２との境界に設けられ
たｎ型埋層層２１１と隣接させる。中間層２０４に属す
る領域２１０，２１１を以て多数の凹所を有する低抵抗
性組体を構成し、Ｚこの凹所に注入層２０６、中間層２
０４の高抵抗性部分２１２およびバイアスされるべき領
域２０７を設ける。更に、領域２１０，２１１および埋
層層２１１により島２０４の直列抵抗を小さくせしめる
ので、動作中、前記島をほぼ等電位面とす２る。マトリ
ックス素子の横方向ｐ−ｎ−ｐトランジスタＴ２。
３およびＴ２。
４を形成した同様な島２２１を島２０４のいずれかの側
において延在させる。
また、この島に表面領域２１３および埋暦層２１４２に
より構成した低抵抗性ｎ型領域を設けて直列抵抗を減少
させる。実際には、これら島２２１によりマトリックス
素子の列のｐ−ｎ−ｐトランジスタの共通ベース領域を
構成し、選択線路ＳＥＬとして作用せしめる。更に、各
ｐ−ｎ−ｐトランジス３外こｐ型領域２１５を設ける。
この領域は、情報謙出時にはェミッタ領域として作用し
、また、情報書込時にはコレクタ領域として作用する。
更に前記トランジスタにｐ型領域２１６を設ける。この
領域もそれぞれコレクタ領域およびヱミッタ領域として
作用する。これらｐ−ｎ−ｐトランジスタの各々を、低
抵抗性領域２１３，２１４のカップ状部分により囲む。
その結果、隣接するｐ−ｎ−ｐトランジスタのベース領
域間には寄生トランジスタ作用がほとんど生じない。半
導体本体２００の表面２０９上に絶縁層２１７を設け、
この上に導電紬条２１８を延在させる。
この紬条によりマトリックス素子の内部接続部を構成す
ると共にこれを回路素子の半導体領域に第２２図に破線
で示す絶縁層内の孔を経て接続する。更に、絶縁層２０
６を接続部２２０が設けられている導電細条２１９に接
続し、マトリックス素子の行のトランジスタＴ２。３の
領域２１６を導電紬条Ｓに接続し、マトリックス素子の
行のトランジスタＴ２ｏ４の領域２１６を導電細条Ｒに
接続する。
電源２２２を接続部２０５および２２０間に接続して注
入層２０６と島間のｐ−ｎ接合と中間層２０４とを順方
向にバイアスする。
この層２２２を、例えば、可制御として休止状態および
書込みの期間中におけるよりも情報読出し期間中におい
て、一層多量のバイアス電流をマトリックス素子のｎ−
ｐ−ｎトランジス外こ供給することができる。また、バ
イアス電流の斯様な制御を導電細条２０９単位当り行な
うので、バイアス電流を、マトリックス素子の隣接する
２つの行の各々に対して、個別的に制御することができ
る。第２２および２３図につき説明した集積構造は特に
コンパクトとなる。
所望半導体表面範囲を、表面２０９からェピタキシャル
層２０２および基板２０１間の境界まで延在している埋
込絶縁層をｎ＋領域２１０および２１３の代物こ用いる
ことにより、減少させることができる。その場合、実際
には、ｐ型分離領域２０３およびｎ型領域２１０および
２１３の１部分をいずれかの側に設けるも、その代りに
１個の単−埋込絶縁層を用いることもできる。その結果
、ｎ−ｐ−ｎトランジスタと行のｐ−ｎ−ｐトランジス
タとの間の距離および隣接するｐ−ｎ−ｐトランジスタ
間の距離を小さくすることができる。上述した実施例お
よび参考例より明らかなように、本発明を用いて重大な
る利益を得ることができる。
多くの場合、製造に際し５個のマスクを用いるのみで十
分である。更に又、能動素子の高実装密度を得ることが
できるが、抵抗がほぼ完全に必要ではなくなる。使用ト
ランジスタのェミッタを直接互に接続するので、導電細
条のパターンが比較的簡単となり、コレク夕を自動的に
互に分離することができる。更に、マルチコレクタトラ
ンジスタを簡単に使用することができるので、広い範囲
と多数の導電細条とを節減することができる。動作中、
電流注入部を用いて供給される全バイアス電流を注入接
合の両端間電圧により、同様にして変えるのが特に有益
である。その結果、集積回路の機能を電流レベルからほ
ぼ独立させることができるので、広い雑音マージンを得
ることができる。上述した回路においては、それら電流
を特に、電流注入部を用いて供給するも、この電流注入
部を設けるのは、アナログ又はデジタル信号電流又は電
圧を含む任意の情報を処理したり又、応用できる場合に
は、書込情報を記憶するためである。
予備電流と称せられるこれら電流には、論理回Ｚ路、ト
リガ回路および記憶素子の如き成分における全ての電流
を含み、これら成分の静的又は動的状態において、これ
ら電流により、これら成分を待機状態とし、すなわち情
報が入力端子に生じた場合には、必要ならば選択信号と
結合して、前記Ｚ情報を取出すことができるようにした
り、書込情報を記憶できるようにしたりおよび／又は前
記情報を、所望ならば選択後、出力端子に通知すること
ができるようにする。上述した全ての実施例および参考
例における集２積回路を半導体技術に普通に用いられる
方法、すなわち例えば、ェピタキシャル方法、埋層層の
形成、局部拡散にする不純物添加および／又はイオン注
入法、パターン状絶縁マスク等導電層の形成等々により
完全に製造することができる。
更に、２上述した集積回路を、普通の方法で普通の囲い
の内部に組合せることができる。例えば、第１参考例の
製造、すなわち、第１なし、し５図に示すフリップフロ
ップの製造方法につき以下詳細に説明する。
３出発材料を例えばｎ型導電
型および固有抵抗が０．００５および０．０１５０・伽
間の珪素基板２１ａ（第２図）とする。この基板上に固
有抵抗を例えば０．２および０．６０・肌間とし、かつ
厚さを例えばほぼ５山肌としたｎ型ェピタキシャル珪素
層２１ｂ３を設ける。これに関連して、使用反転トラン
ジスタ構造の電流増幅率８はェピタキシャル層の固有抵
抗に依存する。前記増幅率８を約２０とし、固有抵抗が
約０．１０・肌とすると、同じｐおよびｎ型拡散および
約０．６Ｑ・狐の固有抵抗の場合には８４は約１０とな
り、これより、回路を理想的に作動させるためには３を
３以上の値にすることが望ましいことが判る。次に、例
えば、二酸化珪素のマスク層を使用しおよび低抵抗性ｎ
型部分２１ｃを得るために不純物として燐の拡散処理を
行なう。この部分の表面濃度を例えば１び１原子／立方
センチ〆−トルとする。前記燐の不純物添加領域を半導
体本体に形成する孔を多数平行に延在させて、２つの隣
綾延在部分間に常時十分な範囲を設けて該範囲内に、次
の処理工程において、所望の大きさのベース領域を形成
することができる。更に、これら孔の２つを使用するも
、この場合、これら孔としては、その孔の伸長部分が互
に対向しかつ互に一列に配置した孔を使用する。これら
孔の対向して配置した伸長部分の端部間の距離を、対向
して配置したベース領域例えば５および１０間の最終的
に望ましい距離と等しくするか又はそれよりもわずかに
短かくする。ベース領域１なし、し１０および注入層２
０をマスク層の所望の大きさの孔を経て拡散により同時
に形成する。本例においては、マスクパターンを２つの
平行な紬条を以て構成し、これら細条をその後得られる
ｎ＋領域の伸長部分を横切方向に延在させ、しかも互に
向合って配置した伸長部分間の中間スペースの大部分に
設け、各々がその１端において、前記伸長部分の端部と
わずかに重なり合うようにするか、又はこれらが互に触
れ合うようにする。前記細条の幅を各ベース領域および
注入層間の所望な距離に一致させる。例えば、棚素を自
由表面を経て、例えば２．５仏凧の深さに内方拡散し、
単位面積当りの抵抗を、例えば約１５００とする。２つ
のマスク紬条間において、注入層を得、更に、互に分離
されたベース領域１ないし１０を得る。
その理由は前記拡散処理の表面濃度が不十分であるため
既に形成されている導電型をｎ＋部分２１ｃに変えるか
らである。このように、ベース領域を自動的にｎ＋副領
域２１ｃに直接隣接せしめる。これら副領域の各々を、
その３側面において、Ｕ字状のｎ＋型領域で囲む。コレ
クタ領域２２なし、し３７を、例えば、燐を約１．５山
肌の深さにかつ単位面積当り５０の抵抗となるように局
部拡散することにより形成し、次に接点孔を絶縁層内に
食刻しかつ導電級条１４のパターンを例えば、アルミニ
ウム層を蒸着し次に食刻することにより形成する。注入
層２０の幅を、例えば、例２０仏肌とする。
注入層２０から各ベース領域までの距離を約８ム肌とす
る。ベース領域５の大きさを、例えば、約５０仏肌×８
０山肌とし、コレクタ領域３３の大きさを２０仏の×２
０山肌とする。隣接ベース領域間のｎ＋伸長部分の幅を
、例えば、１０〆肌とする。抵抗性副領域２１ｃの全体
又は１部分の代りに埋込絶縁層を使用する場合には、該
絶縁層を、例えば、窒化珪素から成るマスク層を用いて
、例えば局部的に酸化処理して得ることができる。第６
および１３図に１例として示すように、埋層層を使用す
る場合には、これらに対して例えば、技ヒ素を不純物添
加してその表面濃度を約１び９原子／立方センチメート
ルとしまた単位面積当りの抵抗を約２００とする。例え
ば第１３図に示す埋層層１３５をバイアスされるべきベ
ース領域よりも高い不純物添加濃度とする。こうするこ
とにより前記埋層層が関連トランジスタのヱミッ夕領域
の１部分を形成する場合に特に利益を奏することができ
る。本発明は上述した実施例に限定されることなく幾多
の変更が可能である。
例えば、ゲルマニウムおよび半導体材料のＡＯＢＶ化合
物又は組合せの如き他の半導体材料を使用することがで
きる。すなわち、例えば基板を回路素子が形成された表
面領域とは別の半導体材料を以て構成する。上部に低不
純物添加量２１ｂをェピタキシャル成長させたｎ十基板
２１ａ（第２図）から出発する代りに、また出発材料を
低抵抗性基板とし、これに不純物の外方拡散により一層
低い不純物添加表面層を設けることもできる。更にまた
上記実施例および参考例における導電型を相互に交換す
る場合には、これと同時に、電圧樋性を交換する必要が
ある。また、集積回路に例えば１個以上の光学信号入力
端子および／又は信号出力端子を形成することもできる
。例えば入来光学信号を回路に組込んだフオトダィオー
ド又はフオトトランジスタを用いて電気信号に変換する
こともできる。この場合、電気信号を回路の他の部分の
入力信号とする。また、注入層を例えば電流注入部の中
間層から絶縁材料の薄い層により分離された層として使
用することもできる。
トンネル注入を使用して、電荷キャリャを導電層から薄
い絶縁層を経て電流注入部の中間層に少数電荷キャリャ
として到達させることができる。電流注入部を例えば、
４個の又は少なくとも偶数個の層を以て構成することが
できる。
なおしかし、この電流注入部を奇数個の層で構成して使
用するのが好適である。また、４個又はそれ以上の個数
から成る電流注入層の場合には、バイアスされるべき領
域を除いた関連回路素子の多くとも他の１つの領域を電
流注入部のある層と一緒に形成するのが好ましい。更に
、例えば７重層から成る電流注入部内の第３および第５
層を互に独立に使用して、バイアスされるべき領域に供
給されるべきバイアス電流を制御する。
従って、第３および第５層を、例えば出力端子をバイア
スされるべき領域により形成するＡＮＤゲートの２つの
入力端子とすることもできる。タ 図示のバイポーラト
ランジスタ以外の回路素子領域、例えばダイオードおよ
び電界効果トランジスタの領域に、同様にして電流注入
部を用いて、バイアス電流を供給することもできる。
更に、例えば電界効果トランジスタ、特に、低限界値電
圧０電界効果トランジスタのゲート電極を電流注入部を
用いて制御するこてができる。第１図に示す横方向電流
注入部を使用する場合には、バイアスされるべき各領域
に供給されるバイアス電流間の比はバイアスされるべき
関運べ−５ス領域および中間層２１間のｐ−ｎ接合の注
入層２０と向い合う部分の長さ間の比に比例する。
図示例においては、得られるバイアス電流量は各ベース
領域に対して等しい。構造の長さの違いを用いてその比
を変えることができる。このように、０例えば集積回路
の小坂上の第１トランジスタおよび／又は最終段トラン
ジスタには比較的大電流を供給して小阪の入力端子およ
び出力端子の雑音マージンを大きくすることができる。
必要があれば、この雑音マージンを大きくする他の方法
は露５流利得値８を大とすることである。このように高
い回路利得を、問題のトランジスタに比較的広いコレク
タ領域を形成することによって得ることができる。この
ような比較的広いコレクタ領域の寸法を例えば４０ぶれ
×２０Ａのとし、第１図の実施例０の場合に使用した２
０一肌×２０山肌とは違える。この伸長コレクタ領域を
第１図における場合の５０〃仇ではなくて７０一肌の比
較的広いベース領域内に形成する。バイアスされるべき
異なる領域の異なるバィアス電流をセットアップする他
の方法においては、電流注入部の関連する注入整流接合
およびバイアスされるべき異なる領域間の異なる距離を
使用する。この距離が大となると、増々バイアスされる
べき領域により捕獲される電荷キャリャの数が少なくな
り、かつ増々前記バイアスされるべき領域に隣接する領
域内の有効拡散長が増大する。更に、不純物添加を行な
う代りに、電流注入部の１個以上の層を、半導体本体内
に例えば表面状態および／又は絶縁層内の電荷および／
又は絶縁層上に設けられた電極層を用いて、譲出するこ
とができる。上述した５重層電流注入部においては、例
えば第３層を譲出反転層によって形成することができる
。また、電流注入層の１個以上の層を不純物添加により
得られる部分とこれと密着した議出部分との組合せを以
て構成することもできる。例えばト不純物添加により電
流注入都内に得られた注入接合および捕獲接合間の距離
を比較的大きくするので、電流注入部の前記部分におい
ては、ほとんど電流が流れない場合には、前記距離を他
の層と向い合う側面上の表面における１方又は双方の層
を反転層によって伸長させて減少させることができる。
上述した反転層を使用する場合に、特にこれら層を絶縁
電極層を用いて形成した場合には、バイアスされるべき
領域に供給されるバイアス電流を電極層の電圧によって
制御することができる。
上述した各実施例および参考例より明らかなように、本
発明集積回路の構造をコンパクトにし得ると共に、これ
を簡単な方法により製造することができる。本集積回路
構造においては、表面に接する１導電型の半導体領域を
設け、該半導体領域内に反対導電型の伸長紬条状表面領
域を延在させて、例えばチャンネル又はグリツドの系の
１部分を形成すると共に隣接する領域とｐ−ｎ接合を形
成し「更に互にかつ前記細条状領域の少なくとも１つの
長側部上の表面に隣接する紬条状領域から分離された反
対導電型の数個の並置表面領域を設け「該表面領域は回
路の回路素子のバイアスされるべき領域特にバィポーラ
トランジスタのバイアスされるべきベース領域を構成し
、前記隣接する領域および紬条状表面領域のそれぞれに
接続部を設けて前記ｐ−ｎ接合を順方向にバィアスして
前記隣接する領域に少数電荷キャリャを注入し、前話バ
イアスされるべき領域は、前記隣接する領域から、該領
域と前記バイアスされるべき領域とにより形成されるｐ
−ｎ接合を経て少数電荷キャリャを捕獲することにより
バイアス電流を受けることを特徴とする。
【図面の簡単な説明】
第１図は電流注入部を使用する集積回路の第１参考例の
１部分を示す略線的平面図、第２図は第１図に示す集積
回路のローロ線上に沿って取った断面図、第３図は第１
および２図に示す集積回路を示す電気回路図、第４図は
電流注入部をもったゲート回路を示す回路図、第５図は
第１および２図に示す集積回路のＶ−Ｖ線上に沿って取
った断面図、第６図は電流注入部を使用する集積回路の
第２参考例の１部分を示す断面図、第７図は電流注入部
を使用する集積回路の第３参考例の１部分を示す略線的
回路図、第８図は第７図の集積回路の断面図、第９図は
本発明による集積回路の一参考例を示す略線的断面図、
第１０図は前記一参考例に関連した電気回路を示す回路
図、第１１図は本発明による集積回路の一実施例を示す
回路図、第１２図は電流注入部を使用する集積回路の別
の参考例の原理を説明するための線図、第１３図は第１
１図に示す集積回路の一実施例の１部分を示す略線的断
面図、第１４図は本発明による集積回路の第４参考例の
１部分を示す略線的平面図、第１５図は第１４図のＸＶ
−ＸＶ線上に沿って取って示す断面図、第１６図は電流
注入部を使用する集積回路の第５参考例の１部分を示す
略線的平面図「第１７図は第１６図のＸ肌−×肌線上に
沿って取った断面図「第１８図は電流注入部を使用する
集積回路の第６参考例を示す略線的断面図、第１９図は
電流注入部を使用する集積回路の第７参考例と関連する
電気回路を示す回路図、第２０図は第１９図の集積回路
を示す略線的平面図、第２１図は電流注入部を有する集
積回路の第８参考例と関連する電気回路を示す回路図「
第２２図は第２１図に示す集積回路を示す平面図、第２
３図は第２２図のＸＸｍ−ＸＸｍ線上に沿って取った断
面図である。 １〜１０…・・・回路素子、５・・…。 捕獲層、１２…・・・半導体本体「 １４・・・・・・
導電性細条、１５，１６；１３２…・・・接続部、１７
…・・・電源、１８，】９，１３０，１３１・・・・・
・整流接合、２０，１２８・・・・・・注入層、２１・
・・・・・中間層、１２０・・・・・・半導体 ・・・
隣接層。本体の１側面、１２５・・・・・・電流注入層
、１２７・・・Ｆｉ９．３Ｆｉｇ‐ム Ｆｉ９．５ Ｆｉ９．１ Ｆｉｇ．２ Ｆｉ９．６ Ｆｉｇ．７ Ｆｉ９．８ Ｆｉｇ．９ Ｆｉ９．１０ Ｆｉ９．１１ １８５ Ｆｉ９．１２ Ｆｉｇ．１３ Ｆｉ９‐仏 Ｆｉｇ．１５ Ｆｉｇ．１６ Ｆｉ９．１７ Ｆ；９．１８ Ｆｉ９．１９ Ｆｉ９．２０ Ｆｉ９．２１ Ｆ；ｇ．２２ Ｆｉｇ．２３

Claims (1)

  1. 【特許請求の範囲】 １ 集積化直線増幅回路において、 該集積化直線増幅回路は第１および第２トランジスタ
    を含む複数個の回路素子を具え、これら回路素子は共通
    本体の主表面に隣接して並べて配置されており、 前記
    第１および第２トランジスタの各々は第１導電型の制御
    電極領域と、第２導電型の第１主電極領域と、第２主電
    極とを有しており、 前記第１主電極領域は整流接合に
    より前記制御電極領域から分離されており、 前記第２
    主電極は整流接合により前記制御電極領域から分離され
    ており、 前記制御電極領域は前記の主表面において導
    電細条パターンの一部分を成す電気信号接続部を有して
    おり、 前記制御電極領域は、バイアス電流源として供
    する電流注入構造の３層構造部の一部分を第３層として
    形成しており、 前記３層構造部は更に第１層として注
    入層を、第２層として前記第１および第３層に隣接する
    第２隣接層を有しており、 前記第２隣接層は第１整流
    接合により前記注入層から、第２整流接合により前記第
    ３層から分離されており、 前記集積化直線増幅回路は
    、前記第１整流接合を順方向にバイアスして前記制御電
    極領域に電荷キヤリアを供給するようにするバイアス手
    段を具えており、 前記共通本体は第２導電型の第１半
    導体領域を有し、該第１半導体領域は、前記第１および
    第２トランジスタの前記第１主電極領域と前記３層構造
    部の前記第２隣接層とを具えており、従って前記第１主
    電極領域と前記第２隣接層とは前記共通本体内で一体と
    なっており、 前記第１トランジスタの前記第２主電極
    は前記第２トランジスタの前記制御電極領域に接続され
    、すなわち前記第２トランジスタの前記制御電極領域の
    前記電気信号接続部が前記第１トランジスタの前記第２
    主電極に接続され、 前記集積化直線増幅回路は、前記
    第１トランジスタの前記第２主電極を前記第１トランジ
    スタの前記制御電極に結合して前記第１トランジスタに
    直流負帰還を与える帰還回路を具えており、これにより
    、動作中入力信号が前記第１トランジスタの制御電極領
    域に供給された際に前記第１トランジスタがその直線動
    作範囲で動作してほぼ直線的な増幅を行ない、増幅され
    た信号が前記第１トランジスタの第２主電極に生じるよ
    うにしたことを特徴とする集積化直線増幅回路。
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