JPS5857910B2 - 集積回路 - Google Patents

集積回路

Info

Publication number
JPS5857910B2
JPS5857910B2 JP55086018A JP8601880A JPS5857910B2 JP S5857910 B2 JPS5857910 B2 JP S5857910B2 JP 55086018 A JP55086018 A JP 55086018A JP 8601880 A JP8601880 A JP 8601880A JP S5857910 B2 JPS5857910 B2 JP S5857910B2
Authority
JP
Japan
Prior art keywords
layer
current
region
transistor
injection
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP55086018A
Other languages
English (en)
Other versions
JPS5638856A (en
Inventor
アリエ・スローブ
コルネリス・マリア・ハート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of JPS5638856A publication Critical patent/JPS5638856A/ja
Publication of JPS5857910B2 publication Critical patent/JPS5857910B2/ja
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
    • H03K19/091—Integrated injection logic or merged transistor logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
    • G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
    • H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
    • H01L27/0233—Integrated injection logic structures [I2L]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/082—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including bipolar components only
    • H01L27/0821—Combination of lateral and vertical transistors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/04—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements with semiconductor devices only
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/01—Details
    • H03K3/012—Modifications of generator to improve response time or to decrease power consumption
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/288—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable using additional transistors in the input circuit
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/26—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback
    • H03K3/28—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback
    • H03K3/281—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator
    • H03K3/286—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable
    • H03K3/289—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of bipolar transistors with internal or external positive feedback using means other than a transformer for feedback using at least two transistors so coupled that the input of one is derived from the output of another, e.g. multivibrator bistable of the master-slave type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/10—SRAM devices comprising bipolar components
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04R—LOUDSPEAKERS, MICROPHONES, GRAMOPHONE PICK-UPS OR LIKE ACOUSTIC ELECTROMECHANICAL TRANSDUCERS; DEAF-AID SETS; PUBLIC ADDRESS SYSTEMS
    • H04R25/00—Deaf-aid sets, i.e. electro-acoustic or electro-mechanical hearing aids; Electric tinnitus maskers providing an auditory perception
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/087—I2L integrated injection logic

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Logic Circuits (AREA)
  • Static Random-Access Memory (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Amplifiers (AREA)

Description

【発明の詳細な説明】 本発明は半導体本体の１個面上に互に並置された数個の
回路素子を具え、該回路素子の半導体領域を前記半導体
本体の１個面に設けられ、前記回路素子の電気接続を行
なう導電性細条のパターンに接続し、該パターンには電
気信号用の少なくとも１つの入力端子と少なくとも１つ
の出力端子とを設け、前記半導体本体には更に電源の２
つの電極に接続しバイアス電流を前記回路素子の１個以
上に供給する接続部を設けて収る集積回路に関する。
かような集積回路の共通半導体本体を、例えば、主とし
てその上に１個以上の半導体領域が形成されているかあ
るいは多数の斯様な領域が埋設されている絶縁材料を以
て構成する。
しかし、共通半導体本体により、一般に半導体材料のほ
ぼ全体を構成する。
一般には単結晶の半導体本体においてはまたある場合に
はその全体又は１部分において、例えばダイオード、ト
ランジスタ、抵抗および容量の如き回路素子を、異なる
電気特性、ｐ −ｎ接合、ショットキ接合、絶縁および
導電層等々を有する半導体領域を以って構威し、各回路
素子を導電性細条のパターンを用いて接続して回路を形
成する。
集積回路単位当り回路素子の数を増大させる場合には、
多くの問題が生ずる。
例えば、生産高に関しては、半導体表面領域が増大する
場合には生産高が減少するように、これは回路に要する
半導体表面領域の大きさに強く依存する。
更に、回路素子の寸法が回路素子自身の高周波特性に影
響を与える。
例えば、関連回路素子の寸法が大きい場合には一般には
これに応じてカットオフ周波数が小さくなる。
また、これがため、回路素子の寸法をできるだけ小さく
し、できるならば製造技術を簡単にすることが望ましい
。
他の問題は許容消費に関するものである。
直ちに経費および／又は集積回路の価値を低減するもの
ではないが、消費従って回路のエネルギー消費を減少す
ることにより斯様な回路の応用が広く可能となる。
しかし、また、他の標準も消費に対し重要な要素となる
。
例えば、大規模で複雑な集積回路の場合には、全体の消
費エネルギーも非常に大きいので、共通半導体本体の冷
却に関しては厳しい要請を与えて、最大温度を回路の理
想的動作を防げない値以下に維持している。
更に、例えは蓄電池作動回路においては、蓄電池の寿命
に関係して、望ましくは小消費電力回路を使用する。
一般に、小電力消費回路においては、回路内のトランジ
スタ用の高紙装置を有する負荷抵抗を使用する。
しかし、斯様な高抵抗値抵抗では相当に広い半導体表面
領域を必要とし、これがため、上述したように、製造生
産高が大きく影響を受けおよび／又は集積回路単位当り
の回路素子の数が比較的小さくなる。
また、上述した矛盾した要請と関連して、従来より、斯
様な集積回路において、負抵抗を相補型トランジスタと
し、これらを共通半導体本体内に設けて残りの他のトラ
ンジスタより分離するようにすることが提案されている
。
このように、例えば、回路素子に要する半導体表面領域
と許容消費との間に妥協を見出す場合には、回路素子の
数を増加させると、回路素子自身ではなくて内部接続部
および給電細条を含む前記回路素子のバイアスに要する
導電性細条のパターンが必要とされる表面領域を少なく
とも決定するものとなる。
バイアス電流には直流電流バイアス用回路素子に供給す
べき電流の全てを含むものとする。
多数の電流、一般には関連する回路素子の電流通路およ
び主電極例えはトランジスタのエミッタおよびコレクタ
を経て流れるこれら電流により信号増幅出力信号および
入力信号のエネルギー間の比−に使用できるエネルギー
を供給する。
”給電細条″とは一番最後に述べた電流を供給する細条
のことを言う。
導電性細条のパターンの１部分を回路素子の電気的バイ
アスに必要な接続によって形成する。
動作状態において、相当大きな電流が特に給電細条を経
て流れる。
この細条においては、一般に、はとんど電圧損失がない
。
これがため、特に給電細条を、従来の集積回路において
は比較的広く構成することも度々ある。
更に、回路内の任意の場所において回路素子に電流を供
給する必要があるため、関連細条は一般に相轟長い。
従って、回路素子のバイアスに要する給電細条はパター
ンに利用可能なスペースの相当の部分を必要とする。
これがため、限定されたスペース内における残りの他の
導電性接続部の設置の妨害となる。
その理由は交差接続を回避するのが好ましいからである
。
実際上、この問題は非常に大型の集積回路においてのみ
ならず、場合によってはそれほど重要ではないが少数回
路素子から成る回路にも生ずる。
オランダ国特許出願第６８００８８１号（１９６８年７
月２４日公告）においてはバイアス電流給供用表面導電
性細条をできるだけ省酪した集積回路が提案されている
。
本集積回路には、通常の如く、ｎ型半導体基板ではなく
ｎ型半導体基板を設ける。
次いで、このｎ型基板上に第１ｐ型層を次にｎ型層をエ
ピタキシャル成長させる。
回路素子を従来の集積回路におけると同様にｎ型エピタ
キシャル層内に設ける。
この場合、少なくとも電気的にはｎ型エピタキシャル層
の機能はｐ型基板と同一である。
動作中、外部電源の負電極をｐ型層に接続し、正電極を
ｎ型基板に接続する。
直接的導電性接続部をｎ型基・板とｎ型エピタキシャル
層の１個以上の部分との間に設け、ｎ型エピタキシャル
層を成長させるに先立ち、関連する場所内のｐ型溝電層
を拡散によりｎ型に変える。
このように、電圧源の２つの極性電圧を直接的低抵抗性
導電性接続を経て半導体表面の任意所望箇所に実質的に
得ることができる。
しかし、前記回路の製造が従来の集積回路における場合
よりも著しく複雑となる。
その理由はｎ型基板とｎ型エピタキシャル層との間の導
電性接続部を形成するために外部ｐ型エピクキンヤル層
および外部拡散処理を行なうためである。
本発明の目的は回路の集積化に対する新しい手段を提供
せんとするにある。
特に、本発明は従来より久しくトランジスタ内で起り、
かつ、第２接合を経て中間層より捕獲される電荷キャリ
ヤを第１接合を経て中間層内に注入することにより電流
を中間層に流入させ得る機構を電流注入部と称せられる
多重層構造（多重構造とも称する）に使用しバイアス電
流を従来とは異なる方法で集積回路の回路素子に供給す
ることおよび電流注入部より供給されるべき回路素子と
関連する電流注入部を集積回路内に組込み、該回路内に
おいて、電流注入部の電気接続用として容易に利用可能
であり、回路素子に共通でかつ前記導電性細条のパター
ンが形威される面とは反対側の半導体本体の１側面を使
用するかあるいは又電流注入部をバイアスされるべき１
個以上の回路素子と結合し少なくとも１つの共通領域を
有するようになし、構造の著しい簡略化、著しいコンパ
クト化、簡単な導線パターンおよび例えは供給入力端子
を信号入力端子より分離するという技術的および電気的
手段により集積回路の構造の修理さえも可能とすること
ができるということに基づいて成されたものである。
本発明によれば、上述した型の集積回路の重要なる特徴
においては、共通半導体本体はバイアス電流供給用電流
注入部を具え、該電流注入部を整流接合により互に分離
した少なくとも３つの連続する層を有する多重層構造を
以て構成し、これら層には少なくとも１つの整流接合に
より調整されるべき回路素子より分離される第１層−注
入層と称す−と半導体材料の隣接第２層−中間層と称す
とがあり、前記注入層は前記電圧源の１万の電極に対す
る接続を有し、かつ、前記中間層は前記電圧源の他方の
電極に対する接続を有し前記注入層おまひ中間層間の整
流接合を順方向にバイアスさせ、該中間層に隣接する電
流注入部の第３層捕獲層と称す−により捕獲される電荷
キャリヤを前記注入層より前記中間層へと注入し、以下
説明する本発明の１個以上の要旨に従って前記電流注入
部を、位置および距離に関してはバイアスされるべき回
路素子と密接な関係において使用する。
本発明の第１要旨、すなわち、本発明によれは電流注入
部が組込まれている上述した型の集積回路においては、
更に注入層従ってこれに接続した１電源接続部より少な
くとも２つの整流接合によって分離される回路素子の１
つの１領域−バイアスされるべき領域と称す−により該
領域と境界を接する整流接合の両端子間において、電流
注入部の層の１つから電荷キャリヤを捕獲し従ってバイ
アス電流を受け、前記領域を導電性細条のパターンに直
接接続することを特徴とする。
このように、前記電流注入部を少なくとも前記１回路素
子に結合してコンパクトな組体を形威し、該組体におい
て、順方向にバイアスし本質的には１回路素子に属して
いない整流接合の両端子間における電荷キャリヤの注入
によって、バイアスされるべき領域に必要とされるバイ
アス電流を形威する電荷キャリヤの流れを前記領域に供
給する。
導電性細条のパターンに、バイアスされるべき領域を接
続してバイアス電流を供給することは必らずしも必要で
はないということが特に重要である。
これは導電性細条の前記パターンが簡単となる１つの理
由である。
更に、電流注入部により得られる前記電気バイアスを供
給電流の形態とし、その結果抵抗の使用が実質的に不必
要となる。
電流注入部により供給されるバイアス電流に加えて、所
望々らは、電気信号を導電性細条のパターンを経てバイ
アスされるべき領域に供給するかあるいは領域より導出
することができる。
回路素子のバイアスされるべき領域を主電極、例えばト
ランジスタのエミッタおよびコレクタに属することがで
きるが、また、これら領域を問題の回路素子の制御電極
に属しめることかできる。
本発明の第２要旨によれば前記電流注入部を少なくとも
１つの回路素子に結合して特にコンパクトの組体を形成
する。
本発明の第２要旨による集積回路は電流注入部と該電流
注入部の層の１つから電荷キャリヤを捕獲する１回路素
子のバイアスされるべき領域とを具え、前記集積回路は
、更に、前記電流注入部の前記１つの層により１回路素
子の別の領域を形威し、バイアスされるべき領域を集積
回路の別の部分、例えば、導電性細条のパターンおよび
／又は別の回路素子に直接接続することを特徴とする特 本実施例は特に制御電極、例えはトランジスタのベース
領域の電気的バイアスに使用して好適である。
本発明の第３要旨に依れば、所望ならば前記各要旨と結
合することができるが、電流注入部を横力向、すなわち
、互に隣接する電流注入部の層を有しかつ半導体本体の
前記１側面に隣接する構造とする。
この横力向電流注入部の実施例においては、バイアス電
流を坦う電荷キャリヤが横方向従って半導体本体のｌ側
面にほぼ平行に偏移する。
上述した如き電流注入部を具える本発明の前記第３要旨
による集積回路においては、注入層従ってこれに接続し
た１電源接続部より少なくとも２つの整流整合によって
分離された回路素子の１つのｌ領域−バイアスされるべ
き領域と称す−おまひ前記バイアスされるべき領域と同
一導電型の電流注入のこれら層を反対導電型の同一領域
において半導体本体の前記１側面より互に隣接して延在
し、かつ前記領域により半導体本体内において囲まれた
１導電型の表面領域とし、前記バイアスされるべき領域
は前記反対導電型領域と相俟って前記バイアスされるべ
き領域と境界を接する接合を形威し、該接合を経て前記
バイアスされるべき領域は前記反対導電型領域より電荷
キャリヤを捕獲し従ってバイアス電流を受け、該電荷キ
ャリヤを、前記反対導電型領域に、該領域と整流接合を
構威し、かつ半導体本体の前記１側面上に位置する電流
注入層より注入することを特徴とする。
また、本横力向電流注入部の実施例によれは、以下詳細
に説明するも、導電性細条のパターンを著しく簡単にす
ることができると共に、更に前記実施例によれば、以下
間らかになるも、特に著しく簡単な技術の助けにより集
積回路を形成することができる。
所望ならば前記第１および第２要旨と結合し得る本発明
の第４要旨によれば、電流注入部を縦方向として構成す
る。
本発明の第４要旨による集積回路は上述した如き電流注
入部を具え、更に、注入層は前記半導体の１側面とは反
対側に位置する半導体本体の他側面と隣接し、注入層従
ってこれに接続したｌ電源接続部より少なくとも２つの
整流接合により分離した電流注入部の層−反対側に位置
する層と称す−は半導体本体の前記１側面上に注入層と
反対側に延在し、前記反対側に位置する層は電流注入部
の隣接する層より前記層と境界を接する整流接合を経て
電荷キャリヤを捕獲し従ってバイアスされるべき領域を
反対側に位置する層に接続する回路素子の１つの１領域
−以下バイアスされるべき領域と称す−に対するバイア
ス電流としての電流を受けることを特徴とする。
斯様な縦力向電流注入部の実施例により共通本体の前記
１側面上に長い導電性細条を必要とすることなく、前記
１側面上の所望の位置に電流を得ることができる。
このバイアス電流を半導体本体の反対側に位置する側面
上の電源接続部および順方向にバイアスした接合を用い
て供給する。
また、このように、特に簡単な導電性細条のパターンを
得ることができる。
電流注入部の注入層を、例えば、半導体中間層より薄い
絶縁層によって分離された金属層により形成することが
でき、電荷キャリヤをトンネルによる注入により中間層
に導入する。
しかし、注入層を中間層とｐ −ｎ接合を形成する半導
体層とするのが好適である。
特に簡単な構造を提供する本発明による集積回路の好適
実施例においては、電流注入部を３重層構造とし、該層
構造の注入層および捕獲第３層を１導電型の半導体層と
しおよび中間層を反対導電型とし、バイアスされるべき
領域を電流注入部の捕獲第３層に属しめる。
外部電位を印加しない場合には、捕獲層、一般には電流
注入部の隣接層より電荷キャリヤを捕獲する電流注入部
の任意の層を、２つの関連層間の整流接合を順方向にバ
イアスさせる電位とする。
その結果、また前記捕獲接合の両端子間において電荷キ
ャリヤの注入が行なわれる。
捕獲接合の両端子間において両方向に等量の電流が流れ
る場合には、該接合の両端子間電圧は最大となり、電流
注入部の注入接合の両端間電圧にほぼ等しい。
他の全ての場合には、順方向電圧の値は関連する捕獲層
によって又は捕獲層より導出された（バイアス）電流の
値に依存する。
関連する捕獲整流接合の両端子間に実質的に電圧が印加
されていない場合には、導出される電流が最大となる。
このように、電流注入部を用いて又バイアス電流の供給
により、バイアスされるべき領域に対するバイアス電位
を得ることができ、このバイアス電位の値を電源に接続
した電流注入部の２つの電源接続部間電圧により制限さ
れる範囲内に押さえる。
電流注入部を用いて得られるバイアス電位は、最大限、
最大電位の電源接続部の電位と等しく、最小限、最小電
位の電源接続部の電位と等しくする。
更に、電源接続部間の電圧を注入層および中間層間の整
流接合を順方向に作動させるために必要な電圧に等しく
する。
この電圧を一般には比較的低くする。
例えば、珪素のｐ −’−ｎ接合に対する前記順方向電
圧の値を一般にはほぼ０．６ないし０．８Ｖとする。
多くの場合、全回路を上述した低電圧で作動させるため
、消費を著しく低くすることができる。
また、高電圧を供給すべき例えは１個以上の出力トラン
ジスタ以外の回路の主要部分を前記低電圧で作動させて
回路の出力に一層高い電力を得るようにすることにより
、消費を少なくすることにより利益を得ることができる
。
次いで、電流注入部を用いてまたバイアス電流を前述し
た電圧よりも高い電圧で動作する回路素子の領域に供給
することができる。
その場合、電流注入部に接続したバイアスされるべき領
域の電位を上述した範囲外に位置させて、バイアスされ
るべき領域および電流注入部の隣接層間の整流接合を逆
力向にバイアスさせることができる。
電流注入部の層の数を偶数又は奇数の双方にすることが
できるが奇数とするのが好適である。
本発明による集積回路の重要な実施例においては、電流
注入部を少なくとも５つの好ましくは奇数個の連結する
層を有する多重層構造とし、捕獲第３層と隣接するその
電流注入部の第４層を中間層と同一の導電型の半導体層
とし、第３層により第４層に電荷キャリヤを注入し２、
かつ第５層は第４層より該第５層と境界を接する整流接
合を経て電荷キャリヤを捕獲し、従って、電流注入部の
最後の層が１回路素子のバイアスされるべき領域に対す
るバイアス電流として作用する電流を受ける。
本実施例においては、中間層と電流注入部の第４層とに
より本体内に同一導電型の連続領域を形成するのが好適
である。
本発明による集積回路の他の実施例においては、電流注
入部により入れられるべきバイアス電流をバイアスされ
るべき領域により制御する装置を構成する。
このように、バイアス電流を零の値および電流注入部の
電源接続にセットアツプされた電圧により決められる値
開において変えることができるかあるいは所望のレベル
に調整することができる。
５重層電流注入部においては、前記制御又は調整を、捕
獲第３層と電流注入部の前記第３層に隣接する層との間
の少なくとも１時的に導通する接続を用いて、簡単に行
なうことができる。
このような接続には、例えは、トランジスタの如き電子
スイッチを設ける。
電流注入部を用いて供給されるべきバイアス電流を例え
はダイオードに供給する。
しかし、バイアスされるべき回路素子を少なくとも２つ
の主電極と少なくとも１つの制御電極とを有するトラン
ジスタ、例えば、ソースおよびドレイン領域および１個
以上のゲート電極を有する電界効果トランジスタとする
のが好適である。
バイポーラトランジスタを回路に使用する場合には、電
流注入部を用いてバイアス電流を１個以上のトランジス
タのベース領域に供給するのが特に好適である。
電流注入部をトランジスタと結合する場合には、バイア
スされるべきベース領域に隣接しこれからベース領域に
より電荷が捕獲される電流注入部の層により問題のトラ
ンジスタのエミッタ領域又はコレクタ領域を形成するこ
とができる。
特に最初に述べた場合においては、特に簡単な構造の回
路配置を得ることができる。
これがため、回路に共通エミッタ配置の多数のトランジ
スタを設け、バイアスされるべき各ベース領域により電
流注入部の同一層から電荷を捕獲し、前記層によりトラ
ンジスタの共通エミッタ領域を形成するようにするのが
好適である。
これがため、このように、バイアス電流を１回路素子を
用いて数個の回路素子に同時に供給する。
電流注入部を縦型として構成する場合には、共通エミッ
タ領域により回路又はその１部分に対する基準電位面を
形成し、該電位面により回路素子を注入層およびこれに
接続した電源接続部から分離することができる。
更に、多重コレククトランジスタを共通エミツク回路に
使用することにより回路を著しくコンパクトにかつ配線
パターンを著しく簡単にすることができる。
各トランジスタのベース領域に単一注入層および単一中
間層によりバイアス電流を供給する集積回路の重要な実
施例においては、第１トランジスタのコレクタを導電性
細条のパターンを経て第２トランジスタのベースに接続
する。
この縦続接続配置を低電力および／又は直線増幅用回路
例えば補聴器又はＮＯＲゲートの如き論理回路に容易に
用いることができる。
この場合、第２トランジスタのベース領域に供給される
バイアス電流を第２トランジスタのベース電流又は第１
トランジスタのコレクタ供給電流として互に同時又は時
間をずらして供せしめることができる。
斯様な縦続接続集積回路を非常に簡単な方法により製造
することができる。
すなわち、特に斯様な縦続接続論理回路に著しく簡単な
配線パターンを形成することができる。
その理由は制御電極用バイアス電流および主電極用供給
電流の双方を電流注入部により供給することができる。
加えて、このような電流供給方式によれは一般には負荷
抵抗の使用を不必要とし、また、これがため数個の入力
端子を有するＮＯＲゲートを、例えは、共通エミッタ領
域を有する多数のトランジスタを以て簡単に構成するこ
とができる。
この場合、各トランジスタのコレクターエミッタ通路を
コレクタの相互接続により並列接続する。
例えば、また共通エミッタを有するトランジスタを交差
結合して成る集積トリガ回路を容易に得ることができる
。
本発明により構威された斯様なトリガ回路によれば、比
較的小半導体領域を必要とし、かつ配線パターンが簡単
となり、並びに電力消費も低くなり、これがため、これ
らトリガ回路を大規模記憶装置のマトリックス素子とし
て使用するに特に好適である。
バイアスされるべき多数の領域を半導体本体の前記１個
面に隣接せしめ、前記バイアスされるべき領域を電流注
入部の１部分を形成する反対導電型の同一半導体層内に
延在させ、前記半導体層に属する表面領域を少なくとも
前記２つのバイアスされるべき領域間に延在させ、前記
表面領域を前記バイアスされるべき領域より高い不純物
添加濃度とする。
この高不純物添加濃度表面領域を前記１個面から半導体
本体内に少なくともバイアスされるべき領域と同じ深さ
にまで延在させるのが好適である。
本発明集積回路の他の好適実施例においては、少なくと
も１個のバイアスされるべき領域を電流注入部の注入整
流接合および／又は半導体本体の前記１個面上の１個以
上の高不純物添加濃度表面領域によってほぼ完全に囲む
。
少なくとも１個のバイアスされるべき領域を１個以上の
斯様な高不純物添加濃度領域に隣接させるのが好適であ
る。
更に、一層高い不純物添加濃度の１個又は複数個の表面
領域を半導体本体の前記１個面上から半導体層内に延在
せしめ、前記半導体層の方向にこの層をほぼ完全に通過
せしめる。
本発明集積回路の他の好適実施例においては、多数のバ
イアスされるべき領域を前記半導体本体の前記１個面に
隣接せしめ、前記バイアスされるべき領域を電流注入部
の１部分を形成する反対導電型の同一半導体層内に延在
せしめ、半導体本体内に少なくとも部分的に埋込まれた
絶縁層を少なくとも２つの前記バイアスされるべき領域
間に設けて前記半導体本体の前記１個面から前記半導体
層内に少なくともこの層の厚さの１部にわたり延在せし
める。
前記半導体本体の１個面上における少なくとも１個のバ
イアスされるべき領域を、電流注入部の注入整流接合お
よび／又は少なくとも部分的に埋込まれた１個以上の絶
縁層によって、はぼ完全に囲む。
更に、１個又は複数個の少なくとも部分的に半導体本体
内に埋込まれた絶縁層を、半導体層のほぼ全体にわたっ
て、この層の方向に横断せしめるように延在させる。
本発明集積回路の他の好適実施例においては、共通半導
体本体を反対導電型の半導体本体とし７、この本体を以
て前記領域および共通エミッタ領域を構成し、および前
記本体の前記１個面上に本体の残りの隣接部分より低い
不純物添加濃度の表面層一基板と称す−を設け、回路素
子の全半導体領域および電流注入部を基板から離間した
表面層の表面に隣接させる。
１群の共通エミッタトランジスタを有する本発明集積回
路の他の実施例においては、更にこの群に属するトラン
ジスタを以って２個以上の直流結合されたトランジスタ
を有する直線増幅回路を形成し、第１トランジスタのコ
レクタを次段のトランジスタのベースに接続し、直流電
流負帰還結合を増幅回路に設ける。
群に属する１個以上のトランジスタを有する本発明集積
回路の他の好適実施例においては直線増幅回路を２個以
上の直流結合トランジスタを以て構威し、また、群の第
１トランジスタのベース領域により横方向相補型トラン
ジスタの主電極を構威し、直流結合を第１トランジスタ
のコレクタから直流電流を導出するように構威し、前記
電流を横力向トランジスタの他の主電極に供給する。
電流注入部の中間層を反対導電型の表面層とし、この層
内に高不純物添加濃度を有し、かつ注入層を以て構威し
た整流接合に隣接する反対導電型の１個以上の埋置領域
を設け、該埋置領域をバイアスされるべき各領域の下側
に孔として残し、この孔内に埋置領域よりも低い不純物
添加濃度を有する中間層の１部分を注入層との整流接合
まで延在させる。
少なくとも１個のバイアスされるべき領域用本発明集積
回路の他の好適実施例においては、前記バイアスされる
べき領域により捕獲されるほぼ全電荷キャリヤがバイア
ス電流を供給する時に注入される電流注入部の整流接合
の表面をバイアスされるべき１個以上の他の領域よりも
犬とする。
前記１個面上の少なくとも２個のバイアスされるべき領
域に対して前記領域に面する電流注入部の整流接合の縁
の長さが異なる場合には、横方向電流注入部を珀いて、
異なるバイアス電流をバイアスされるべき異なる領域に
容易にセットアツプすることができる。
トランジスタの１個以上のコレクタを隣接するベース領
域とショットキ接合を形成する金属含有層により形威す
る。
本発明集積回路の他の好適実施例において、共通半導体
本体に反対導電型の半導体領域を設け、これを前記１個
面に隣接させ、およびこの半導体領域内において、回路
素子のバイアスされるべき領域を形威する１導電型の１
個以上の表面領域を延在せしめ、少なくとも１導電型の
表面領域に、順次交互に異なる導電型の連続する表面領
域として構威される層を有する電流注入部を設ける。
電流注入部の中間層を反対導電型の表面領域とし、これ
を前記１個面とほぼ平行な方向に、半導体本体内の前記
領域お・よび反対導電型の前記半導体領域間に連続接続
部を形成するような距離にわたって延在せしめる。
本発明集積回路の他の好適実施例に訃いては、回路の１
個以上のコレクタ出力端子釦よび特に論理ゲート回路の
１個以上のコレクタ出力端子を、横方向相補型トランジ
スタのエミッターコレクタ通路を経て、接続点に接続し
て電流注入部の電圧範囲外の比較的大きな電位を供給し
、相補型トランジスタのベースを前記トランジスタ群の
共通エミッタ領域により構威しトよび前記トランジスタ
のエミッタにより、前記共通エミッタ領域から電荷キャ
リヤを捕獲することによりバイアス電流を受ける。
本発明集積回路の他の好適実施例に釦いては、直流結合
を回路の少なくとも１個のコレクタ出力端子むよび他の
トランジスタのベース領域間に設け、この他のトランジ
スタの主電極をトランジスタの群の共通エミッタ領域医
より構威し、他の主電極を電流注入部の電圧範囲外の比
較的大なる電位の接続点に接続する。
例えば、直流結合に横方向相補型トランジスタのエミッ
ターコレクタ通路を設ける。
更に、他のトランジスタの１主電極をコレクタとし、他
の主電極を前記トランジスタのエミッタとするのが好適
である。
本発明集積回路の他の好適実施例に釦いては、２進記憶
回路をマドＩＪツクスパターンの１群のトリガ回路を以
て構成し、各トリガ回路には第１釦よび第２トランジス
タを設け、これらトランジスタノヘース電極を他のトラ
ンジスタのコレクタに接続してトリが回路を２つの異な
る情報状態にし、よってトランジスタの１つを導通させ
、他のトランジスタをカットオフにするかあるいはその
逆の状態にし、電流注入部を設けてバイアス電流を前記
トランジスタのベースに供給し、前記電流注入部の中間
層により、トリガ回路の少なくとも行の第１および第２
トランジスタに共通なエミツク領域を、形威し、第１お
よび第２トランジスタのベースを、横方向相補型トラン
ジスタのエミツクコレクタ通路を経て、トリガ回路の列
に共通な読出−書込導線に接続する。
本発明の集積回路の他の好適実施例においては、注入層
をほぼ均一に不純物添加し、かつ、前記ｌ側面から見て
、バイアスされるべき全領域の下側に延在せしめる。
はぼ均一の不純物添加注入層を、共通層としてバイアス
されるべき数個の領域の下に延在させるのが好適である
。
以下図面により本発明を説明する。
第１図計よび第２図は電流注入部を使用している集積回
路の第１参考例の一部分を示す線図である。
この集積回路を複数個の回路素子、この場合トランジス
タを以て構威し、このトランジスタのベース領域を１な
いし１０を以て示す。
これらトランジスタを回路素子に共通な半導体本体１２
の１個面上に並置する。
この半導体本体１２の大部分を半導体材料により構成し
、半導体表面１１の１個面上に絶縁層１３を設け、この
両端間に半導体本体１２の１個面上に設けた導電細条１
４のパターンを延在させる。
導電細条を第１図に破線で示す絶縁層１３の孔を経て該
孔の半導体表面に現われる回路素子の部分に接続する。
このように前記細条１４をトランジスタの電気接続部と
する。
更に半導体本体１２に第１図に図式的に示す接続部１５
トよび１６を設け、電源１７の正および負電極に接続し
てバイアス電流を１個以上の回路素子に供給する。
半導体本体１２に、この場合互に整流接合１８および１
９により分離した３つの連続層２０ 、２１むよび５を
有する多重層構造を以て構成する電流注入部を設ける。
第１又は注入層２０をバイアスされるべき回路素子から
少なくとも１個の整流接合すなわち接合１８によって分
離する。
電流注入部の第２又は中間層２１を第１むよび第３層２
０および５とそれぞれ整流接合１８あ−よび１９をそれ
ぞれ構成する半導体層とする。
注入層２０に電源１７の１方の電極用接続部１５を又、
中間層２１に電源１７の他方の電極用接続部１６を設け
る。
この電源１７を用いて、注入層２０と中間層２１との間
の整流接合１８を順方向にバイアスし、電荷キャリヤを
注入層２０から中間層２１に注入すると共にこの中間層
２１に隣接する電流注入部の第３層により捕獲する。
また電流注入部の第３層によりトランジスタすなわち３
層トランジスタ３３，５．２１の１つのバイアスされる
べきベース領域を形成する。
このバイアスされるべきベース領域５を、注入層２０従
ってまたこれに接続した電源接続部１５から、少なくと
も２つの整流接合すなわちｐ−ｎ接合１８トよび１９に
より分離し、前記第３領域５によりこれと境界を接する
接合１９を経て所望バイアス電流を供給する電荷キャリ
ヤを電流注入部の中間層２１から捕獲する。
更に、前記第３領域５を導電細条１４の１つに接続し、
これを経て例えば電気信号を供給するか又は受は取るこ
とができる。
この参考例においては、他の残りのベース領域１ないし
４および６ないし１０のバイアス電流を上述と同様に注
入層２０および中間層２１を用いて供給する。
例えは、層２０．２１−よひ１０を以て、バイアス電流
３層トランジスタ３６，１０゜２１のベース領域１０に
供給する電流注入部を構成する。
また、このバイアスされるべき領域１０を、注入層２０
およびこれに接続した１電源接続部１５から、２つの整
流接合すなわち接合３８耘よび１８により分離する。
更に前記領域１０は電流注入部の中間層２１から接合３
８を絆て電荷キャリヤを捕獲し、また、中間層２１によ
り回路素子の１領域、この場合３層トランジスタの最外
側領域の１つを形成する。
トランジスタ３６，１０，２１のバイアスされるべきベ
ース領域１０を他の３層トランジスタ３７．１０．２１
に接続する。
この接続を半導体本体１２内にかいて内部的に行ない、
領域１０により両トランジスタに共通なベース領域を形
成する。
更にまた、ベース領域１０を導電細条１４の１つに接続
し、この導電細条によりベース領域１０を３層トランジ
ヌク３３，５．２１に導出する。
注入層２０を、電流注入部の第３又は捕獲層を構成する
層１ないし１０と同一導電型の半導体層とする。
前記層１ないし１０むよひ２０を半導体本体の１個面か
ら並置させ、導電細条を反対導電型の同一領域２１内に
設け、かつ半導体本体１２内にあ−いて前記領域２１に
より囲む。
バイアスされるべき領域１ないし１０により、前記１個
面に設けられた電流注入部の層すなわち注入層２０から
整流接合１８を経て領域２１内に注入された電荷キャリ
ヤをこの領域２１から捕獲する。
第１および２図に示す集積回路の１部分を第３図に示す
マスクスレーブフリップフロップとする。
このフリップフロップには各々２つの入力端子を有する
８個のＮＯＲゲートを形成する１６個のトランジスタＴ
２□ないしＴ３７を設ける。
これらトランジスタＴ２□ないしＴ３□のコレクタを第
１トよび２図に耘ける対応する番号２２ないし３７を以
て示す。
前記トランジスタのベース領域を領域１ないし１０とし
、領域１，３，４，６，７および１０により２つのトラ
ンジスタに共通なベース領域を形成する。
トランジスタの全エミッタを互に接続する。
これら各エミッタを電流注入部の中間層を形成する共通
エミッタ領域２１により構成する。
バイアスされるべき捕獲領域１ないし１０を有する電流
注入部を第３図にあ゛いては電流源■で示す。
更に第３図においては電気入力端子ＩＮ、電気出力端子
Ｑおよびそれそ゛れマヌタおよびスレーブフリップフロ
ップ用りロックパルス接続部ＣＰＭ耘よびＣＰＳを示し
、これらに対応する導電細条１４を第１図に示す符号と
同符号で示す。
第３図に示すトランジスタＴ３□は実際にはフリップフ
ロップに属するものではない。
実際上、トランジスタＴ３４のコレクタによりフリップ
フロップの出力端子を構成し、トランジスタＴ３□はフ
リップフロップの前記出力端子に接続する他のゲート回
路に属する。
また図示の集積回路の入力端子には、フリップフロップ
に属しかつトランジスタＴ２□とフリップフロップのＮ
ＯＲ人力ゲートを構成するところの第３図に破線で示す
トランジスタτ３７を設けない。
集積形態において丁度これらトランジスタＴ２□ないし
Ｔ３□を構成単位として群とする手段は、トランジスタ
Ｔ３６およびＴ３□のベース間に示す接続部である。
この接続部により、実際には、トランジ土りＴａ２をト
ランジスタＴ３６のベース領域１０内の余分なコレクタ
領域３７として簡単に形成することができる。
その結果、所要半導体表面範囲を節約することができる
。
同じ理由により、また、トランジスタｖ３７を例えば前
段のフリップフロップの如きフリップフロップの前段の
回路の１部分と組合さる組体として構成するのが好適で
ある。
斯様な２個以上の分離コレクタに共通なベース領域を有
するマルチコレクタトランジスタを使用することにより
、集積回路を著しく簡単な構造にすることができる。
その理由は特に３個の分離トランジスタに要するよりも
、例えば３個のコレクタを有するマルチコレクタトラン
ジスタに要する半導体表面スペースが著しく少なくてす
むからである。
更に、マルチコレクタトランジスタに要する接続部の数
が同数の分離トランジスタに要する接続部数よりも著し
く少なくなり、その結果、配線パターンをマルチコレク
タトランジスタの場合には一層簡単にすることができる
。
上述したフリップフロップを特にコンパクトな集積回路
とすることができる。
その理由は、特に使用電流注入部をバイアスされるべき
回路素子と非常に近接して接続するからである。
使用回路素子に加えて、電流注入部に対しては、他の領
域、すなわち、注入層２０と、余分な整流接合すなわち
、ｐ−ｎ接合１８のみを必要とするにすきない。
電流注入部の残りの層をこの回路素子自体に既に必要な
半導体層とする。
更に、第１図に示す如く、電流注入部の注入層２０およ
び中間層２１の接続部１５および１６を半導体本体１２
の縁に設けることができる。
バイアス電流を、内部的に電流注入部を用いて、半導体
本体を経て供給する。
第２図にトいて接続部１６′を以て示すように、本参考
例にち−いてはまた、半導体本体の表面１１とは反対側
の表面３９を中間層の接続部として用いる。
電流注入部によりトランジスタのベース領域に対するバ
イアス電流のみならずまた前記トランジスタに必要なエ
ミッターコレクタ主電流を供給することができるため、
集積回路を簡単かつコンパクトにすることができる。
例えは、ベース領域５を、導電細条１４を経て、特にコ
レクタ領域２９に接続する。
トランジスタ下２９釦よひＴ３３を以てＤＣ結合縦続接
続を構成する。
トランジスタＴ２９を導通すると、電流注入部により領
域５に供給されるバイアス電流が前記導電細条の相当な
部分を経てトランジスタＴ２．のエミッターコレクタ通
路を経る主唱よび供給電流として流れる。
このように、フリップフロップに必要なバイアス電流の
全てを単一接続電源１７により得る。
更に、これと関連して、バイアス電流を電流注入部によ
る電流として供給することにより、トランジスタのエミ
ッターコレクタ回路の通常の負荷インピーダンスが不必
要となる。
一般に、これがため相当のスペースを節減することがで
きる。
他の要旨にトいてはエミッタを直接接続した多数のトラ
ンジスタを回路に組込むことである。
これら接続したエミッタを共通エミッタ領域２１として
構成することができる。
この場合、トランジスタに対しては一般的である二重拡
散３層構造を逆方向に使用する。
表面に設けられ表面１１を見てコレクタとして作用する
最小領域をベース領域上に設け、これを半導体本体内に
釦いてベース領域により囲む。
前記ベース領域をコレクタ領域の周囲の表面１１に隣接
し、かつエミッタとして作用する中間層２１内の前記表
面から延在する表面領域とする。
本来、このように使用されるトランジスタ構造の電流増
幅率βは従来の非反転トランジスタよりも小さい。
しかし、多くの回路に釦いて、前記低電流増幅率βは何
等支障なく、電流注入部と相俟って共通エミツク領域を
使用することにより非常に簡単な構造の集積回路を得る
ことができ、特にトランジスタを電気的に絶縁する分離
領域用のスペースを必要とせず、更に集積回路の製造が
著しく簡単になる。
更に又、反転トランジスタ構造の電流増幅率βを増大さ
せる方法につき以下説明する。
既に述べたように、フリップフロップを単一接続電源１
７を以て完全に動作させる。
これがため、特に、動作中、回路内の全電圧を電源１７
により接続部１５および１６に供給される電位差によっ
て与えられる範囲内にすることができる。
この電位差は注入層２０と中間層２１との間のｐ −ｎ
接合１８の両端間にトいて順方向である。
注入層２０と領域５との間の距離は実際には中間層内の
少数電荷キャリヤの拡散長程度であるが、この距離があ
まり大きくない場合には、中間層に注入され該層にむい
ては少数電荷キャリヤである電荷キャリヤを、注入層２
０と同一導電型の領域、例えば領域５により捕獲するこ
とができる。
領域５および中間層２１間の接合１９を、例えば領域５
を導電細条１４を経て適当な電位点に接続することによ
り、逆方向にバイアスする場合に、注入層２０からバイ
アスされるべき領域５へ電流を流すことができる。
この場合、この回路に第２電圧源を使用する必要がある
。
既知の如く、整流接合を逆方向にバイアスして電荷キャ
リヤを捕獲するようにすることは必らずしも必要がない
。
捕獲電荷キャリヤのため、領域゛５に電位変化が生ずる
。
その結果、また順方向電圧が接合１９の両端間にセット
アツプされる。
前記順方向電圧が十分に犬となると、接合１９を経る電
荷キャリヤの注入が行なわれる。
その結果、電荷キャリヤの捕獲により、電流は前記接合
を絆で流れる電流の方向とは反対の方向に接合を経て流
れる。
領域５の電位を自己調整して所望ならば領域５における
接続部を経て電流を流して増太さ域前記２つの電流の差
をトランジスタ３３，５．２１を作動するに必要なベー
スバイアス電流に等しくする。
このような定常状態においては、一般には領域５ の電
位を接続部１５および１６の電位間に調整する。
接合１９を逆方向に動作させる場合には、３層トランジ
スタ３３，５．２１を、領域３３をエミッタとし、領域
５をベースとしかつ層２１をコレクタとして使用し、ベ
ースバイアス電流の全部又は１部分を電流注入部により
供給する。
また接合１９の両端間に順方向電圧をセットアツプする
場合には、すなわち、領域３３ち・よび５間の接合４０
を順方向に十分にバイアスする場合には、層２１を３層
トランジスタ３３，５．２１のコレクタとして使用する
ことができる。
しかし、更に、重要なことは、接合１９を順方向にバイ
アスする場合に、本例においては、中間層２１がトラン
ジスタ２１，５．３３のエミッタとして作用する。
これにつき詳述スる。横力向電流注入部２０，２１．５
を有する本参考例においては、共通本体１２をｎ型半導
体本体とし、本半導体本体により電流注入部の中間層を
構成するも、この場合、この中間層２１を低抵抗性ｎ型
基板２１ａとこの上に設けられた高抵抗性ｎ型表面層２
１ｂとを以て構成する。
回路素子および電流注入部の全半導体領域を基板２１ａ
より離間した表面層２１ｂの表面１１と隣接させる。
注入層２０およびベース領域１ないし１０を同時に形成
すると共に、これら双方の不純物添加濃度を、この場合
、エピタキシャル表面層２ｉｂ内のｐ型表面領域と同一
にする。
この比較的簡単な製造技術により、ｐ−ｎ接合１８およ
び１９の近くにおける不純物添加濃度むよびその勾配を
ほぼ等しくする。
２つの接合１８および１９のこの同等性により、中間層
２１をｎ −ｐ −ｎ トランジスタ２１．５．３３の
エミッタとして使用しなくとも良いと思われる。
実際上、接合１８により電流注入部の注入接合を構成す
るので、該接合における順方向電流を、その効率からし
て、できるだけ正孔を以て構成する必要がある。
同じ理由により、トランジスタのエミッターベース接合
としての接合１９に釦ける順方向電流をできるだけ電子
を以て構成する必要がある。
換言すれば、エピタキシャル層２１ｂを電流注入部の中
間層とするために、不純物添加濃度を低くする必要があ
り、トランジスタのエミッタとしての前記エピタキシャ
ル層を高不純物添加濃度とするのが望ましい。
電流注入部の中間層２１をトランジスタのエミッタとし
て使用するためには、注入接合内の電子電流と正孔電流
との比を前記接合のいずれかの側の不純物添加濃度およ
びこの接合間の電圧により与えられる少数電荷キャリヤ
に依存させるのみならず、また、前記少数電荷キャリヤ
濃度の勾配により決めることができるという事実を利用
する。
これら濃度勾配は特にベース−コレクタ接合４０の如き
捕獲接合および該接合４０と注入接合１９との間の距離
とに依存する。
捕獲接合４０の近くにお−いては、前記接合４０の捕獲
効果によるベース領域５の少数電荷キャリヤ濃、宴は前
記接合の両端間バイアス電圧にはあまり依存しない。
接合４０と１９との間の距離がベース領域５の少数電荷
キャリヤの１または数個の拡散長よりも短い場合には、
接合４０の捕獲効果により少数電荷キャリヤ濃度の勾配
が増大する。
また、この効果をベース領域５の少数電荷キャリヤの有
効拡散長を短かくすることとしても説明することができ
る。
その結果、この場合、接合１９に対し接合４０の両端間
電圧および／又は接合１８と１９に対し接合１９および
４０間の距離を選択して、接合１８の両端間順方向電流
の大部分を正孔を以て構成することができ、接合１９の
両端間順方向電流の大部分を、エミッタとしての層２１
の不純物添加濃度が比較的低いにもかかわらず、電子を
以て構成することができる。
ベース領域５の電子の短かくされた有効拡散長を中間層
２１の正孔の有効拡散長よりも短かくする必要がある。
上述した如く、このフリップフロップをエミッターコレ
クタ通路を並列に接続した多数のトランジスタから成る
多数のＮＯＲゲートを以て構成する。
第４図は２個以上のゲートトランジスタＴ４０１Ｔ４１
・・・・・・を以て構成する斯様なＮＯＲゲートを示す
。
ゲートトランジスタＴ４０ ｔ Ｔ４１・・・・・・の
入力端子Ａ、Ｂ、・・・・・・をトランジスタＴ４０
ｊ Ｔ４１・・・・・・のベース電極を以て構成し、こ
れらのエミッターコレクタ通路をトランジスタＴ４□の
エミッターベース通路により短絡する。
電流注入部を電流源■４ｏ。■４１ムよび■４□を以て
示し、これらの極性をそれぞれベース訃よびエミッタ間
に耘いて示す。
トランジスタＴ４ｏもＴ４１も導通していない場合には
、す八わち入力端子ＡｋよびＢの双方が接地電位である
かあるいはトランジスタＴ４０およびＴ４□のそれぞれ
の内部ベース入力限界値電圧よりも低い電圧がエミッタ
に供給されている場合には、トランジスタＴ４□のみが
通電する（これは順方向に動作している電流源■４□に
基づくものである）。
電流源Ｉ４０および■４□の電流は大地に流れ、また、
トランジスタＴ４□が導通しているので、そのコレクタ
（点Ｄ）の電圧がほぼ接地電位に降下する。
１個以上の入力端子ＡおよびＢの電圧がベース入力限界
値電圧以上になる場合には、導通した入力トランジスタ
を経て電流源Ｉ４２の電流が流れ、トランジスタＴ４□
のベースに対してはほとんど電流が残らず、この微少電
流によりトランジスタを通電させる。
このように、電流注入部により電流源Ｉ４２を形成し、
トランジスタＴ４０ ＋ Ｔ４１・・・・・・の主電流
通路に確実に電流を供給せしめ、トランジスタＴ４□の
ベース−エミッタ接合により前記トランジスタの負荷イ
ンピーダンスを構成する。
多くの回路においては、２個のゲートトランジスタＴ１
トよひＴ２より多くのトランジスタのコレクターエミッ
タ通路（ファイン）を点Ｃトよひ天地間に接続し、また
、数個のトランジスタのベーヌーエミツタ通路をトラン
ジスタＴ４２と同様に前記点間に接続する。
点ＡおよびＢのそれぞれを例えば前段の同様なゲート回
路の出力端子Ｃに接続し、図示のゲート回路の出力端子
Ｃを後段の同様なゲート回路の入力端子に又は「に接続
する。
使用トランジスタのコレクターベース電流増幅率βによ
りファンアウトを制限する。
上述より明らかなように、エミッターベース電圧が限界
値電圧以上である導通トランジスタに追加して、斯様な
回路にはエミッターベース通路が実質的に短絡される非
導通トランジスタが生じる。
すなわち、第１図に示す集積回路内に、各ベース領域例
えばベース領域４訟よび５間にむいて作動する寄生トラ
ンジスタを、前記領域間距離があまり大きくない場合に
は、容易にして形成することができる。
これと関連して、ベース領域４釦よび５よりも高く不純
物添加されたｎ型中間層２１に属する表面領域２１Ｃを
バイアスされるべき前記２つのベース領域４トよび５間
に延在させる。
スペースを節減するために、前記不純物添加濃度の高い
表面領域２１Ｃを電気的に分離されるべきベース領域に
直接隣接せしめる。
しかし、また、前記ｎ十領域２１Ｃを分離されるべきベ
ース領域からある距離のところに設ける場合には、もし
あるならば漂遊トランジスタを有効的に抑制することが
できる。
本例にトいては、表面領域２１Ｃを分離されるべきベー
ス領域間のみに設けるものでなく、各ベース領域１ない
し１０の全体を、表面１１において、注入層２０の１部
分トよび不純物添加濃度が一層高い領域２１Ｃを以て構
成する組合せ屑によつて実質的に囲む。
各ベース領域の３側面をＵ型領域２１Ｃにより囲む。
第５図に示す断面図において明らかなように、小孔を注
入層２０のいずれかの側面上の接合１８およびｎ＋−ｎ
接合４４間に設ける。
図を明確にするために、この接合４４を第１図に訃いて
は示してい八いし、また、これを中間層の領域２１Ｃの
低抵抗性Ｕ型部分および隣接する高抵抗性部分２１ｂ間
に形成する・これがため、各ベース領域１ないし１０を
、ｎ型材料と隣接する限りにおいては、ｎ＋−ｎ接合４
４訃よび基板２１ａとエピタキシャル層２１ｂとの間の
ｎ ＋−ｎ接合４５によって、はぼ完全に囲まれる比較
的小ｎ型領域内に延在又は少なくとも隣接させることが
できる。
これらｎ＋−ｎ接合によりエピタキシャル層２Ｉｂ内の
正孔に対する障壁を構成し、この結果、このように注入
層２０又はベース領域５により囲まれた部分に注入され
た正孔が接合１８むよび１９から離間したｎ型中間層２
１の部分に容易には流出しない。
ベース領域内の電子の有効拡散長を短かくすると同様に
、ベース領域５に隣接するすなわち接合１９の他側面上
のエピタキシャル層２１ｂの部分内の正孔の有効拡散長
を増大することにより、３層トランジスタ２１，５，３
３の電流増幅率βを大きくすることができる。
これと関連して、ベース領域５と隣接するｎ型領域２１
ｂをできるだけ囲むのが好適である。
更に、前記領域２１ｂをできるだけ小さくして、再結合
により少数電荷キャリヤが失なわれるのを防止する。
ベース領域釦よひ注入層２０をｎ子基板２１ａまで、少
なくともｎ十層まで延在させるのが好適である。
こうすることにより、注入層２０の注入を表面１１に沿
って主として横力向に行なうことができる利益がある。
前記領域の厚さを表面層２１ｂよりも小さくする場合に
は、ｎ十表面領域２１Ｃを基板２１ａにまであるいはこ
の中にまで延在させるのが好適である。
囲い中の小孔により比較的微小の悪い影響が生ずるけれ
ども、表面１１のｎ十表面領域を注入層２０に直接隣接
させる。
第５図に示すように注入層のいずれか１側面上に孔を設
けることは、囲うということの効果に関するよりはむし
ろ集積回路を製造する方法に関係する。
製造方法に関係して、表面再結合による損失が多少重要
な問題となる。
半導体表面１１および該表面と絶縁層１３との間の接合
の特性を、その表面再結合が比較的太であるものとする
場合には、例えば均一に不純物添加されたバイアスされ
るべき領域がエピタキシャル層の１部分を形成し、半導
体表面に隣接するバイアスされるべきベース領域の少な
くとも１部分に、表面から半導体表面に向う方向に増大
する不純物添加濃度勾配を形成することにより、トラン
ジスタの電流増幅率を増大させることができる。
その結果得られるドリフトフィールドにより表面から離
して少数キャリヤを保持する。
表面領域２１Ｃが直接ベース領域と隣接せずに、これら
間の領域２１ｂ が表面にまで到達する場合には、同じ
理由で半導体表面に隣接する領域２１ｂの層内の対応す
る濃度勾配を必要とする。
領域２Ｉｂ内の勾配を、例えば、普通の拡散コレクク領
域３３を同時に設けることにより簡単に得ることができ
る。
注入層２０をリボン状表面領域とし、この領域のいずれ
かの側面に沿って互に分離され、かつバイアスされる数
個のベース領域１ないし１０を並置する。
このように、多数のバイアスされるべき領域に同じ注入
層によってバイアス電流を供給することができる。
斯様な伸長注入層２０の直列抵抗を、連続又は中断導電
細条４６を用いて減少することができる。
第６図は電流注入部を使用している集積回路の第２参考
例の断面図である。
共通本体６０を５個の連続層６１，６２ａ、６３，６２
ｂ、６４を有する電流注入部を以て構成し、これら層を
互に整流接合６５゜６６．６７および６８により分離す
る。
前記実施例につき述べたように、注入層６１から電荷キ
ャリヤを注入することにより、電流注入部の第３層６３
の電位は接合６６とまた接合６７とが順方向となる電位
となる。
すなわち、第２又は中間層６２ａから第３層６３に電荷
キャリヤを注入し、これを第４層６５ｂにより捕獲する
ことができる。
これと同様にまた第５層６４を設けた場合に、第３層６
３から第４層６２ｂに電荷キャリヤを注入し、この電荷
キャリヤを、前記第５層６４に隣接しこれと境界を接す
る接合６８を経て、前記第４層から前記第５層により捕
獲する。
本例においては、また、電流注入部の第５層６４により
、例えば層６９，６４鮫よひ７０より威るバイポーラト
ランジスタのバイアスされるべきベース領域を構成する
。
電流注入部およびトランジスタの前記層を例えば絶縁基
板上に設けた薄い半導体層内に設け、電原注入部の５個
の層を、例えば、前記半導体層の厚さを経て延在させる
ことができる。
図示の例においては、中間層６２ａおよび第４層６２ｂ
を以て、半導体本体内に、同一導電型の連続区域を構成
する。
第６図において、前記区域の残りの部分６２Ｃないし６
２ｆで示す。
前記区域の少なくとも大部分を反射導電型の半導体基板
７１上に設けた１導電型のエピタキシャル層６２に属せ
しめ、前記区域を以下島と称し、この島を、反対導電型
の分離領域７２を用いて、エピタキシャル層６２の残り
の部分から分離する。
島にエピタキシャル層６２の本来の不純物添加濃度より
も高い濃度を有する１導電型の埋設層６２ｆを設ける。
この埋設層を基板とエビクキシャル一層との境界上およ
びその近くに設ける。
電流注入部の層６１．６３および６４を表面７３から埋
設層６２に達する表面領域とする。
その結果、絶縁層６２および第３層６３間のｐ −ｎ接
合の前記部分および表面７３とほぼ平行の島の拡散電圧
を前記接合の部分６５，６６および６７の電圧よりも大
とする。
これと関連して層６１および６３により表面７３にほぼ
平行な横方向に電荷キャリヤの注入が行なわれる。
更に又、前記注入が行なわれる層６２ａおよび６２ｂを
非常に小さくして、上述したように、比較的わずかな注
入電荷キャリヤしか島内で失なわれないようにする。
また、本例においては、電流注入部および回路素子の組
合せ部分をできるだけ囲み、横方向に少数電荷キャリヤ
が流出するのを制限する。
島内に設けられた低抵抗性領域６２ｅを注入層に隣接せ
しめる。
領域６２ｅを用いて注入層のバイアスされるべき領域と
は離れた側の注入層の、横方向における、電荷キャリヤ
の注入を拡散電圧を増大させることにより制限する。
また領域６２ｅを、外部電源７５の１方の電極を電流注
入部の中間層６２ａに接続する接続部７４に対する接点
領域とする。
バイアスされるべきベース領域６４の所望の囲いを、本
例においては、部分的に半導体本体６０内に設けられか
つ表面７３からバイアスされるべき領域が設けられた半
導体層６２内に延在した絶縁層７６を用いて得ている。
本例においては、絶縁層７６を層６２の厚さの１部分に
わたり延在させるのみである。
この埋込絶縁層７６によりベース領域６４の大部分を囲
み、かつ、この層７６を第３層又は注入層６１もしくは
領域６２ｅにできるだけ隣接させる。
従って、バイアス電流を第３層６３および／又は注入層
６１と同時に数個のバイアスされるべき並置領域又はベ
ース領域６４のみに供給することができる。
注入層６１に電源７５の他方の電極用接続部７Ｔを設け
る。
更に、図示電流注入部にバイアスされるべきベース領域
６４に供給されるべきバイアス電流を制御するか又は調
整する装置を設ける。
中間層６２ａおよび／又は第４層６２ｂの上方の絶縁層
７８上に設けられるべき例えば絶縁電極を用いて、斯様
な制御を行なうことができる。
この場合、前記電極の電位により前記層の表面における
少数電荷キャリヤの再結合を制御する。
本例においては、他のバイアス電流制御方式を使用する
。
すなわち、電流注入部の第３層６３から電流を取りもど
すことにより制御を行なう。
このため、この第３層６３に導電性接続部７９を設ける
。
例えば、第３層を前記接続部を経て第４層６２ｂ又は中
間層６２ａに短絡する場合には、接合６６および６７の
両端間電圧は非常に小さいので、第３層６３が捕獲する
けれども、全く又はほとんど第３層からの注入が行なわ
れない。
これがため、ベース領域６４にはバイアス電流が全く供
給されない。
電流注入部により回路の１個以上の回路素子にバイアス
電流を全く供給しない状態が常時望ましい。
この場合、接合６６および／又は接合６７を表面７３に
おいて簡単に導電性層と短絡することができる。
しかし、ベース領域６４用のバイアス電流を、例えば、
電子スイッチを接続７９および７４間に設ける場合には
、１時的にオン又はオフにする。
第６図にこのようなスイッチをトランジスタ８０で図式
的に示し、このベース８１を例えば回路の他の部分によ
り制御しかつ半導体本体６０内に簡単に組込むことがで
きる。
また、勿論電流注入部を経て流れかつバイアス電流とし
て得ることができる電流の１部分のみをトランジスタ８
０を経て取りもどすことができる。
電流注入部の層が設けられた上記島により多数のトラン
ジスタに共通なエミッタ領域を形成することができる。
この場合、図示トランジスタを２つのコレクタ６９およ
び７０を有するマルチコレクタトランジスタとする。
注入層６１を、例えば、ノポン状とし、断面図に現われ
ない数個のベース領域を前記リボン状表面領域に沿って
並置する。
１個以上の前記ベース領域と、注入層６１と島により形
成される中間層とを以て例えば、３重層電流注入部を形
成することができる。
これら両層を共通とする。
領域６４を含む１個以上の他ベース領域により、５重層
電流注入部の１部を形成して層６３を共通注入層６１と
関連ベース領域間に延在させる。
層６３をバイアスされるべき前記ベース領域に共通とす
るも、互に分離された分離領域を以て構成することもで
きるので、バイアス電流を各個別ベース領域に対して制
御することができる。
集積回路には、電流注入部および１個以上のトランジス
タが設けられた図示の島に追加して、他の島を設ける。
この島を互に絶縁しこの内部に同様にして回路素子を設
ける。
また、回路素子を１個以上の島内に設け、また、これら
回路素子に電流注入部を使用することなく普通の方法で
バイアス電流を供給することができる。
上述したゲート回路の重要な利益として、本ゲート回路
を非常に微少な電流および電圧により、従って、低電力
消費において、動作させることができる。
しかし、論理信号電圧および／又は信号電流が小さいの
で、異なる論理回路、例えば、ＴＴＬ又はＭＯ８Ｔ回路
に大規模組体を組合せるような場合には、信号値を選定
する必要がある。
これを、エミッタホロワとして接続したインバータ又は
トランジスタを用いて特に簡単に行うことができる。
例えば、第３図のトランジスタＴ３□を外部インバータ
とし、そのコレクタを、例えば、抵抗を経て、比較的高
電位点に接続する。
出力端子Ｑにおける電圧変動をフリップフロップの任意
の出力端子、例えば、トランジスタＴ３４のコレクタよ
りも著しく大とする。
層２１，１０および３７より成るトランジスタＴ３７を
、表面領域３７をエミッタとし、また、層２１をコレク
タとしてそれぞれ用いることができる。
その場合、前記トランジスタはエミッタホロワを形成す
る。
エミッタ領域３７を、例えば、抵抗を経て、比較的高い
負の電位点に導出する。
第７図において、回路の出力端子に使用するエミッタホ
ロワを、出力端子Ｕに接続したトランジスタＴ７０とし
て示す。
トランジスタＴ、１を、例えば、ゲート回路又は出力信
号に依存する附加インバータのトランジスタとする。
本例においては、低い値の論理信号を相補トランジスタ
Ｔ７２のエミッタコレクタ通路を経て出力トランジスタ
のベースに供給する。
その結果、一層高い電圧を許容でき、従って、破壊する
危険が減少する。
他の方法としては、出力信号をトランジスタＴ７２のコ
レクタ９９から導出し、トランジスタＴｏｏを省略する
。
第８図は第７図に示す回路を集積回路に組込方法を説明
するための状態を示す。
同図において、共通半導体本体を低抵抗性ｎ型半導体基
板９０と高抵抗性ｎ型表面層９１とを以て構威し、この
層内には、多数のｐ型表面領域を設け、これらを基板９
０と表面層９１との境界にまで延在させる。
半導体本体には、ｐ型注入層９２と基板９０および表面
層９１より形成されるｎ型中間層とバイアスされるべき
２つのｐ型頭域、すなわち、トランジスタＴ？２のエミ
ッタ領域９３およびトランジスタＴ７１のベース領域９
４を以て構成する電流注入様を形成する。
第７図において、この電流注入部を２つの電流源Ｉ７□
およびＩ７２で示す。
ｒ、型本体により、同時に、トランジスタＴ７１のエミ
ッタ、トランジスタＴ７□のベースおよびトランジスタ
Ｔ、。
のコレクタを形成する。更に、トランジスタＴ７１＋こ
はそのベース領域９４上に接続部９５と、絶縁層９７の
上に設けられた導電細条９８を経てトランジスタＴ７□
のエミッタに接続するｎ型コレクタ領域９６を設ける。
トランジスタＴ７２のコレクタをトランジスタＴ７Ｇの
ベースをも形成するｐ型頭域９９により形成する。
更に、トランジスタＴ”ｙｏには出力端子Ｕに接続した
ｎ型エミツク領域１００を設ける。
高不純物添加濃度のｎ型領域１０１をｐ型領域９４およ
び９９に隣接せしめ、上記電荷の損失を制限する。
注入層９２および中間層９０．９１を電源１０２に接続
する。
電流注入部よりトランジスタＴ７１（こベースバイアス
電流を供給し、また、半導体本体を経てトランジスタＴ
７□のエミッターコレクタ通路に、あるいは細条９８を
経てトランジスタＴ７１のエミッターコレクタ通路に主
又は供給電流を供給する。
トランジスタＴ７１が導通ずると、トランジスタＴ７２
およびＴ７ｏは非導通となる。
その理由は、トランジスタＴ７□が非導通であるＪこめ
に、ベース電流を得ることができないからである。
従って、端子Ｕにおける電圧がほぼ−■に等しくなる。
トランジスタＴ７１が非導通になると、電流源■７□よ
り、トランジスタＴ７□を経て、トランジスタＴ７ｏに
そのベース電流として電流が流れる。
これがため、トランジスタＴｏｏが導通し、端子Ｕにお
ける電圧がほぼＯになるか又は少なくとも電圧−■より
も低くなる。
第９図は相補型トランジスタを有する集積回路の一実施
例を示す断面図である。
本発明による集積回路のこの実施例においては、半導体
本体を基板１０５とエピタキシャル層１０６とを以て横
取する。
このエピタキシャル層には、反対導電型の表面領域１０
７を設け、この領域を縦方向トランジスタのベース領域
および横方向相補型トランジスタのエミッタとする。
縦方向トランジスタには、エミッタ１０５．１０６、ベ
ース１０７およびコレクタ１０８を設ける。
この場合、この後者を、例えば、アルミニウム層の如き
金属含有層を以て構成シ、これをベース領域上に設けて
このベース領域とショットキ接合を形成する。
一般に知られているように、ショットキ接合を形成する
ためには純粋な金属の層を用いることは必ずしも必要で
はなく、ショットキ接合を形成するために金属珪化物（
ｍｅｔａｌ ５ｉｌｉｃｉｄｅｓ）を使用することも
可能である。
前記ショットキ接合の形成と関連して、この場合、ベー
ス領域の不純物添加濃度を１０１７ないし１０１８原子
／立方センチメートルより小さくする。
ショットキ接合１０９をトランジスタのコレクターベー
ス接合とする。
横方向トランジスタにはエミッタ領域１０７．ベース領
域１０５゜１０６およびコレクタ領域１１０を設ける。
領域１０７および１１０をバイアスされるべき領域とし
、これら領域と半導体本体１０５，１０６および注入層
１１１により形成される中間層と相俟って３重層電流注
入部を形成する。
上記両層をバイアス電流供給電源１１２に接続する。
図示の接続部１１３をコレクタ１０８および１１０間に
設け、領域１０７に接続部すを設ける。
第１０図に前記集積回路の等価回路を示し、同図におい
て、縦方向トランジスタ１０６，１０７゜１０８をＴ９
゜で示し、横方向トランジスタ１０Ｔ。
１０６．１１０をＴ９１で示す。
この場合、電流注入部を２つの電流源■９゜およびＩ９
１で示す。
電流供給源１１２によって、領域１１１および１０５．
１０６間の接合は順方向にバイアスされるようになり、
従って領域１１１は注入によって領域１０５．１０６中
へ電荷キャリアを供給するようになる。
この電荷キャリアの注入はバイアス電流をベース領域１
０７に供給するために用いられ、この電流の受は取りに
基づいてベース領域１０７ （１）＄ｉ位が変わり、少
なくともトランジスタのエミッターベース結合は順方向
にバイアスされるようになる。
これまで述べた参考例から、また第９図に示す構造は別
の回路素子、例えば、他のトランジスタ、ダイオード、
抵抗、その他の素子を含む大型の集積回路の一部分を形
成し得ることも明らかである。
これら他のトランジスタの全て又はあるものは別の電流
注入構造によりバイアス電流を受は取ることが出来るよ
うにしてもよい。
これらの電流注入部は３，４．５或いはそれ以上の個数
の層を有していてもよく、これら層の１個または２個以
七を共有電流注入層としてもよい。
第６図についての集積回路構造においては、例えば、ト
ランジスタ６２ｆ、６４．６９のベース領域である半導
体電極領域６４はバイアス電流源として供する電流注入
部６１．６２ａ 、６３ 。
６２ｂ、６４の３層構造６３，６２ｂ、６４の一部分を
第３層として形成しており、この３層構造はさらに第１
導電型の注入層６３を有しており、この注入層はトラン
ジスタ６２ｆ、６４．６９の範囲外に位置し前記１個の
電極領域６４からは第２導電型の中間層６２ｂによって
分離されている。
この３層構造６３．６２ｂ 、６４はさらに注入層６３
と中間層６２ｂとの間の第１ｐ−ｎ接合６７および中間
層６２ｂと１個の電極領域６４との間の第２ｐ−ｎ接合
６８とを有している。
さらにこの第６図の参考例では前記第１ｐ−ｎ接合６７
を順方向にバイアスして１個の電極領域６４に電荷キャ
リヤを供給するための手段？４，７７．６１゜６２ａ、
６３を具え、この第１ｐ−ｎ接合６７をバイアスするた
めの手段７４，７７．６１，６２ａ。
６３は第１導電型の少なくとも１個の別の層６１を具え
、この別の層は電流注入部６１，６２ａ。
６３．６２ｂ、６４の一部分を形成すると共にトランジ
スタ６２ｆ 、６４．６９および３層構造６３．６２ｂ
、６４の範囲外に位置している。
この別の層６１は注入層６３に隣接している第２導電型
のある層６２ａと電流注入部６１，６２３゜６３．６２
ｂ、６４の第３ｐ−ｎ接合６５を形成している。
前述の手段７４，７７．６１，６２ａ６３はさらに第３
ｐ−ｎ接合６５を順方向にバイアスして前記注入層６３
に電荷キャリヤを供給するための手段７４，７７を具え
ている。
尚上述の注入層６３はトランジスタ６２ｆ 、６４．６
９の範囲外に位置しているためこのトランジスタの実際
の構造に属しておらず、又前述の別の層６１はトランジ
スタ６２ｆ、６４．６９および３層構造６３．６２ｂ、
６４の範囲外に位置しているためこの別の層６１は実際
のトランジスタはもとよりこの３層構造にも属していな
い。
第９図及び第１０図の実施例においては、３層構造は層
１１１と、層１０５，１０６と層１０７とによって及び
層１１１と、層１０５．１０６と層１１０とによって形
成されている。
そして層１１１と層１０５．１０６との間の整流接合を
順方向にバイアスするための手段は図式的に示しである
ように層１１１及び層１０５．１０６上に描かれかつ電
流供給源１１２に接続しているようになされている線手
段（例えば導線）である。
動作中、電流注入部よりトランジスタＴ９ｏ（第１０図
に示す）のベースに電流を供給し、この電流はこのトラ
ンジスタＴ９ｏを導通させる。
尚、本発明と第９図及び第１０図の実施例との関連を明
確にすると次の通りである。
すなわち一側に少なくとも１個のトランジスタが存在し
ている共通本体を具えており、該トランジスタは第１導
電型のベース領域１０７を含み、該ベース領域は前記−
側において前記共通本体の表面に隣接しかつ前記トラン
ジスタ１０５．１０６．１０７ 。
１０８のエミッタ１０５．１０６及びコレクタ１０８と
整流接触しており、前記ベース領域１０７はバイアス電
流源として供する電流注入部の３層構造１１１，１０５
，１０６，１０７の一部分を第３層として形成しており
、前記３層構造はさらに第１層として注入層１１１を有
しており、この注入層１１１はこの層に隣接する第２導
電型の第２層１０５．１０６によって前記ベース領域１
０７から分離されていて前記注入層１１１と第２層１０
５．１０６との間には整流接合が存在しており、前記注
入層１１１は全ての前記トランジスタから分離されてお
り、前記３層構造の前記第２層１０５．１０６は前記注
入層１１１と前記ベース領域１０７との間に存在してい
てかつ前記エミッタ１０５．１０６と共通半導体領域を
共有しており、さらに前記３層構造の前記整流接合を順
方向にバイアスして前記ベース領域１０７に電荷キャノ
アを供給せしめて該ベース領域１０７と前記エミッタ１
０５．１０６との間の整流接触が順方向にバイアスされ
た状態にならしめるようになすための手段を具えており
、前記ベース領域１０７は該ベース領域とショットキ接
合を形成しかつ金属又は金属含有層によって構成される
領域１０８を前記共通本体の一側に持っており、前記領
域は前記トランジスタの前記コレクタに属しており、前
記ショットキ接合は前記コレクタ１０８と前記ベース領
域１０７との間の前記整流接触を形成している。
その結果、電流注入部より半導体本体を経てトランジス
タＴ９１のコレクタ領域に供給される電流は主として、
電流注入部から接続部１１３およびトランジスタＴ９ｏ
のコレクターエミッタ通路を経て流れるこれがため、ト
ランジスタＴ９１のコレクタ電圧がトランジスタＴ９゜
の電極すの電圧以下に降下し、よって、横方向トランジ
スタＴ９１を経て電流が流れ始める。
この電流を電流注入部よりベース領域１０７に供給され
るバイアス電流から取り出す。
最終的には、領域１０７に供給されるバイアス電流の例
会の１かのみを、ベース電流として、トランジスタＴ、
ｏを経て流すような状態となる。
すなわち、この電流量は前記トランジスタを直線動作範
囲内で動作させるような微少量である。
このようなバイアスにより、トランジスタをその強い導
通状態で作動させるに丁度必要となる量より以上の蓄積
が行なわれない。
この実施例では、トランジスタのコレクターベース接合
も同時に順方向にバイアスされる。
しかしながら、このバイアス方向は回路の接続状態によ
って決まり、例えば、コレクタを負荷装置を経て適当な
電圧源に接続することが出来るがその場合にはコレクタ
ーベース接合は逆方向にバイアスされてもよい。
また、別の直線回路を簡単に形成することができる。
例えば、第１１図は等価回路で示す直線増幅器である。
この増幅器に３個のトランジスタＴ１１０ ＋ Ｔ’ｔ
ｔｔおよびＴ１．２を設ける。
′第１トランジスタのコレクタＣを第２トランジスタの
ベースｂに接続し、第２トランジスタのコレクタを第３
トランジスタのベースに接続する。
更に、第３トランジスタのコレクタを第１トランジスタ
のベースに、直流電流を流しかつ、拡声器又は受信器り
およびマイクロホンＭを以て構成する回路を経て接続す
る。
コンデンサＣを用いて交流負帰還結合を制御する。
前記直流伝送回路を経て直流負帰還結合を行なうために
、再び第９および第１０図につき説明した各トランジス
タに要する電流を得ることができるので（電流’１１０
＋ Ｉｌｌ＋およびＴ１．２の残りの電流は縦続接続
の前段のトランジスタのコレクターエミツク回路を経て
流れる）、これら各トランジスタを直線動作範囲内で調
整することができる。
このように、非常に簡単な増幅器を、例えば、補聴器用
として得ることができる。
集積回路においては、トランジスタＴｌｌ０＋Ｔ１０．
およびＴ１，２のベース領域を第１図につき説明したと
同様にリボン状注入層に沿って並置する。
他の方法としては、横方向電流注入部の代りに縦方向電
流注入部を使用する。
斯様な構成の原理を第１２図に示す。
同図において、集積回路に本回路の、例えば、基板の１
部分を構成する、例えばｎ型層なる半導体層１８０を設
ける。
ｎ型層１８１としての注入接点を前記層の１側面上に設
ける。
この層１８０と注入接点１８１との間に電源１８２を接
続してこれら間の整流接合を順方向にバイアスする。
これがため、層１８０に注入された電荷キャリヤ、この
場合、正札は、この層が例えば拡散長よりも厚くないよ
うな場合には、層１８０の接点とは反対の他側面上に設
けたｎ型層１８３に到達する。
これがため、層１８３の電位はｎ型層１８０に対して正
の電位となる。
このように、層１８０の他側面上にエネルギー源を得、
これにより電流を供給しかつこれを例えば、回路素子１
８４の如き１個以上の回路素子に接続することができる
。
これを導線１８５又は半導体本体に設けた内部接続部を
経て得ることができる。
更に、回路素子１８４および層１８０間に接続部を設け
る場合には、電流注入部の電流が回路素子を経て、例え
ば、供給電流として流れる。
再ひ、斯様な接続部を導線を経て得ることができるしあ
るいは又、例えば層１８０内において回路素子１８４の
１部分を形成するものとして得ることができる。
この場合、回路素子を層１８０で形成するエミッタを有
するトランジスタとする。
更に、トランジスタにはベース領域１８６およびコレク
タ領域１８７を設ける。
また、層１８０をエミッタ接地配置の多数のトランジス
タに共通なエミッタ領域とすることもできる。
半導体層のベース領域１８６とは反対側上に同図に破線
で示す第２注入接点１８８を設けて、所要バイアス電流
を供給する第２電流注入部１８８゜１８０．１８６を得
ることができる。
このように、Ｉ・ランジスクの全バイアス電流を同一外
部電源１８２を用いて電流注入部を経て供給する。
この場合、回路素子を設ける場合には半導体層の１側面
七に前記電流供給用配線を必要としない。
更に、半導体層１８０を接地し、バイアス電流を接地層
１８０を経て回路素子に供給する。
次に２〜３の参考例を参照して第１２図に示す原理を詳
細に説明する。
上述した如く、縦方向電流注入部を第１１図に示す回路
の集積装置に使用する。
この場合、集積回路を第１３図に示す形態とする。
また、この場合、トランジスタを共通半導体本体１２１
の１側面１２０上に並置する。
各トランジスタの半導体領域を導電細条１２２．１２３
および１２４のパターン（こ接続する。
このパターンに電気信号入力端子すなわち細条１２２を
設け、これを経てマイクロホンＭから生じた入力信号を
第１トランジスタのベースに供給する。
パターンには更に出力端子、すなわち細条１２４を設け
、これを経て第３トランジスタの増幅出力信号を拡声器
りに供給する。
細条１２３により、コレクタ領域１２６を次段のトラン
ジスタのベース領域１２５に接続する。
更に、トランジスタの反対導電型基板１２８上に１導電
型のエピタキシャル層１２７により形成される共通エミ
ッタ領域を設ける。
半導体本体１゛２１に電流注入部を設け、その注入層を
基板１２８で構成し、これを半導体本体の側面１２０と
は反対側の面１２９に隣接せしめ、更に２つの整流接合
１３０および１３１（こより注入層１２８およびこれと
接続した電源１３３の電源接続部から分離した層１２５
を、１側面１２０に沿い注入層１２８に対向して延在せ
しめ、前記反対側に配置した層１２５により、電流注入
部の隣接層１２７から、前記層と境界を接する接合１３
１を経て電荷キャリヤを捕獲し、従って、トランジスタ
のベースおよびこれと接続した前段のトランジスタのコ
レクタのバイアス電流とし７ての電流を受ける。
トランジスタの共通エミッタ領域および電流注入部の中
間層を同時に形成するエピタキシャル層１２７に電源１
３８の他方の電極に対する電源接続部１３４を設ける。
本例においては、中間層１２７を増幅回路の基準電位面
として構成する。
基準電位、例えば接地電位を供給される基準面により電
流注入部を用いてバイアス電流が供給され、半導体の１
側面１２０上に設けられた領域１２５の全てを、反対側
面１２９に設けられた注入層１２８から分離する。
コノように、電気しやへいを行って、所要バイアス電流
を、一般には接地層１２７を経てバイアスされるべき関
連領域に直接供給する。
中間層１２７には、埋設層１３５および表面１２０から
埋設層１３５にまで延在する立上り壁部１３６とから成
る同一導電型の高不純物添加濃度の副領域を設ける。
またこの立上り壁部１３６の全体又は１部分を埋込絶縁
層で構成することもできる。
この副領域の特に壁部１３６により並置ベース領域１２
５間における寄生トランジスタ作用を抑制する。
更に、この場合、前記部分１３６を用いて分離ベース領
域１２５との境界を形成する。
すなわち、これら各ベース領域を、互に１導電型のエピ
タキシャル層１２７上に設けた部分１３６により、分離
された反対導電型のエピタキシャル層１３７の部分を以
て構成する。
更に部分１３６は埋置層１３５と相俟って、バイアスさ
れるベキ領域１２５の囲いを構成して、中間層１２７の
高抵抗性領域において、前記領域１２５よらこの中間層
１２７に注入される少数電荷キャリヤをできるだけ制限
すると共に前記電荷キャリヤの有効波長を所望の如く増
大させることができる。
このように、副領域１３５，１３６によりトランジスタ
の各々を互に分離すると共に基板１２８からも分離する
。
必らずしも必要ではないが、小孔を前記分離副領域の、
例えば、接合１３０の部分１３０ａおよび１３０ｂの範
囲に設ける。
接合１３０のこれら部分１３０ａおよび１３０ｂを接合
１３０の残りの部分よりも低い拡散電圧とし、注入層１
２８から中間層１２７への電荷キャリヤの注入を羊とし
て、前記部分１３０ａおよび１３０ｂを経て行なわしめ
、中間層１２９から注入層１２８への逆方向の注入を、
前記範囲における中間層が比較的低い不純物添加濃度で
あるために、比較的少なくする。
各ベース領域１２５に供給されるバイアス電流間の比は
接合１３０の部分１３０ａおよび１３０ｂの範囲の大き
さにより影響を受ける。
本例においては、部分１３０ａの表面領域を部分１３０
ｂよりも大とするので、第１１図の電流源Ｉｌ！。
により出力トランジスタＴ’ｔｔ□に対し確実に電流を
供給するも、この電流源から電流源■１１１および■、
１２よりも多量の電流を供給する。
所望ならば自動利得調整を、例えば、第６図に示すトラ
ンジスタにおけると同様に２つのコレクタを用いて簡単
に得ることができる。
これらコレクタの１方を可調整抵抗（例えばトランジス
タの内部抵抗）を経て接地する場合には、他方のコレク
タへの信号電流は前記抵抗に依存するようになるので、
容易に自動調整を行なうことができる。
第１４および１５図に示す参考例においては、注入層を
格子状表面領域１４０とし、これを半導体本体１４２の
表面１４１に隣接させる５表面１４１において、１導電
型の格子表面領域１４０１こより囲まれた反対導電型の
領域１４３の部分１４３ａに、バイアスされるべさ領域
１４４を設け、これにより３層トランジスタ１４３，１
４４゜１４５のベース領域を構成する。
電流注入部の中間層を構成する領域１４３を低抵抗性基
板と高抵抗性表面層とに副分割する。
この副分割を、基板１４１から基板１４３ｂまであるい
はこの内部にまで延在する格子状注入層１４０を用いて
行なう。
図示の如く、トランジスタまたは他の回路素子を高抵抗
性部分１４３ａおよび１４３Ｃ内に設けることもできる
。
更に、前記部分のそれぞれの大きさを違えて、数個の回
路素子を１個以上の部分に並置させることもできる。
格子状表面領域１４０を電流注入部の注入層として使用
することにより、斯様な領域の直列抵抗を低くすること
ができるという利益を得る。
同様にベース領域１４４に対するよりも注入層に対して
浸透を深くすることおよび／又は不純添加濃度を高くす
ることができる。
ベース領域１４４の最大許容不純物添加濃度を、実際に
は制限する。
その理由は、特に、前記領域内に一般には、反対導電型
の領域１４５を設ける必要があるからである。
直流電源１４６を電流注入部の注入層１４０および中間
層１４３間に接続する。
このため、所望ならば斯様な電源をコンデンサ１４７で
分路して交流電圧接続部１４８および１４９を短絡する
。
集積回路の他の参考例においては、第１６および１７図
に示すように、１個以上の３層トランジスタ１５０．１
５１．１５２ａ ＝ ｂを設ける。
ｎ型エミッタ又はコレクタ領域１５０に追加して、ｎ型
領域１５３を例えばｐ型のベース領域１５１内に延在せ
しめ、このｎ型領域１５３により他のｐ型表面領域１５
４を囲む。
前記領域１５３および１５４により、それぞれ、電流注
入部の中間層および注入層を構成する。
第１６図に破線で示すように、絶縁層１５８に孔を設け
て半導体表面を露出し、この孔を経て領域１５０，１５
１，１５３および１５４を電気接続用導電細条に接続す
る。
電流注入部の注入層１５４および中間層１５３に接続部
１５５および１５６をそれぞれ設け、これにより第１７
図に示すように電源１５７に接続する。
回路の１個又は数個の回路素子に電流注入部を用いてバ
イアス電流を供給する必要がある場合には、本参考例は
特に好適である。
また中間層１５３を直接トランジスタの領域１５２ａツ
ｂに接続するも、例えば、これを半導体表面の中間層１
５３゛を低抵抗性領域１５２ａまで又はこの領域内に延
在させて行なう。
その結果、接続部１５６を所望ならば、基板１５２ｂの
下側面上に追加して設けるけれども、スペースを節減す
ることができる。
次の参考例においては、回路素子を共通半導体本体の表
面１６７上に設ける。
この半導体本体を低抵抗性ｎ型基板１６０とこの上に形
成された低不純物添加濃度のｎ型エピタキシャル層１６
１（第１８図）とを以て構成する。
エピタキシャル層内に、互に絶縁された多数の回路素子
を、既知の半導体技術の方法により、ｐ型頭域１６２を
用いて形成する。
すなわち、図示の便宜のために、素子の１つ、すなわち
ｎ−ｐ−ｎトランジスタ１６３．１６４，１６５を図中
に示すにすぎない。
また集積回路に対する接地板を構成するｎ型本体１６０
，１６１を、他にｐ型中間層１６６および表面１６７に
隣接するｎ型第３層１６８を有する電流注入部の注入層
とする。
注入層１６０，１６１および中間層１６６に、電源１７
１を接続するための接続部１６９および１７０をそれぞ
れ設ける。
更に、注入層１６０゜１６１を半導体本体の１個面１６
７とは反対側の面１７２に隣接させる。
また、注入層から２つのｐ −ｎ接合１７３および１７
４によって分離されている電流注入部の第３層１６８を
注入層１６０゜１６１に対向して表面１６７上に配置す
る。
電流注入部の反対側に配置した第３層１６８により、接
合１７３を経て電流注入部の隣接中間層１６６から電荷
キャリヤを捕獲し、従って、導電細条１７５を経て、電
流注入部の反対側に配置した層１６８に接続したトラン
ジスタ１６３，１６４゜１６５のエミッタ１６３のバイ
アス電流として作用する電流を受ける。
また、導電細条１７５を経て、回路素子をバイアスされ
るべき数個の領域を電気注入部の同一の反対側に配置し
た層１６８に簡単に接続することができる。
接続部１７６を経て、電気信号をトランジスタのベース
１６４に供給するか又はこれから供給することができる
。
また、コレクタ１６５を接続部１７７、例えばインピー
ダンス１７８を経て正の電圧＋■の点に接続することも
できる。
前記参考例は、例えば大規模集積回路の中央に配置した
１個又は数個の回路素子にバイアス電流を供給する必要
がある場合に特に好適である。
所要のバイアス電流を、回路の接地板から表面へと僅か
に余分な範囲を占有しかつ、導電細条のパターンを経て
問題とする回路素子のバイアスされるべき隣接領域に接
続された電流注入部を用いて、局部的に供給することが
できる。
バイアス電流のこの供給に対しては全く抵抗を必要とし
ないが、それにもかかわらず、バイアスされるべき領域
に固定電位が印加されないので、前記領域は、例えば、
電気信号電流又は信号電圧を流す。
第１９図は１群のトリガ回路から成るトリガ回路の回路
図を示し、同図において、トリガ回路群をマトリックス
パターンに従って、同時に記憶回路を構成すると同一の
方法で構成する。
トリガ回路にトランジスタＴｌ０Ｉ ｊ・・・Ｔ１ｏ７
を設け、これらのエミッタを全て接地電位に接続する。
トリガ回路群体をトランジスタＴ１゜１およびＴｌＯ２
を以て構成し、これらのコレクタを他のトランジス／）
（７）ベースに交差接続する。
更に、トランジスタＴ１０３のコレクタに接続し、その
ベースをトランジスタＴ１０５のコレクタに接続する。
同時に、トランジスタＴｌＯ２のベースをトランジスタ
Ｔ１０４のコレクタに接続し、そのベースをトランジス
タＴ１０６のコレクタに接続する。
更に、トランジスタＴｌ０５およびＴ、。
６のベースを書込導体ＲおよびＳに接続し、この場合こ
れら導体をトリガ回路の行に対して共通（こする。
読出可能とするために、トランジスタＴ１ｏ１に余分の
コレクタを設け、このをトランジスタＴ１０７のベース
に接続し、このコレクタをトリガ回路の行に対して共通
の読出導体Ｏに接続する。
トランジスタＴ 、Ｔ 、Ｔ およびＴｌｏ
ａｔｏｌ １０２ １０５ のベース電極を、電流源１１０１１ ＩＩ０２ ＋ １
１０５およびＩＩＱ６の図示の極性を経て、トリガ回路
の各列に対し共通の供給線路■に接続し、トランジスタ
Ｔ１０３ 、Ｔ１０４およびＴ １０７のベース電極を
、同様の電流源１１０３ ｔ ＩＩＱ４およびＩ １０
７を経て、トリガ回路の列に対して共通な選択線路ＳＥ
に接続する。
電流源を、関連する供給又は選択回路が正の電圧を流す
場合にのみ、これら電流源より電流を供給するような形
態とする。
供給線路■を常時正電圧とするので、電流源１１０１．
１１０２ ＋ Ｔ１０５および１１０６を常時作動する
。
休止状態の期間中、すなわち、選択が図示の回路に属す
るトリガ回路の列に対して行なわれない場合には、選択
線路ＳＥを接地電位又は低くするので、電流源Ｉ １０
３ ＩＩ １０４および１１０７を作動しない。
その結果、休止状態においては、トランジスタＴ１０３
＋ Ｔ１０４１ Ｔ１０６およびＴ１０７により電流
が流されず、従って消費量が低い。
トリガ回路の休止状態においては、トランジスタＴｌ０
ＩおよびＴｌＯ２の１方が導通する。
今、トランジスタＴ１ｏ１が導通するとする。
そうすると、トランジスタＴ のベース電圧は＋Ｖ・に
等し０１ くなる。
ここでＶ・は飽和トランジスタのベースおよびエミッタ
間の゛接合パ電圧である。
トランジスタＴ１ｏ２のベース電圧はｖｋに等しい。
ここでｖｋは過駆動トランジスタのコレクタおよびエミ
ッタ間の電圧である。
珪素トランジスタの場合には、一般にはＶ・は０．７Ｖ
であり、■、は０と０．４■との間の値である。
すなわち、トランジスタＴ１゜２のベース電圧をトラン
ジスタＴ１ｏ１）ベース電圧よりも低く、すなわち、接
合電圧■ よりも低くするので、トランジスタＴ １０
２がカットオフとなる。
トランシタＴ１ｏ１のコレクタ電流を電流源１１０２よ
り供給し、そのベース電流を電流源Ｉ １０１より供給
する。
情報をトリガ回路から読取るかあるいは新しい情報を書
込む必要がある場合には、正のパルスを選択線路に供給
するので、電流源■ｔｏ３１ Ｉ １０４およびＩＩ０
７が動作する。
書込みを行なう場合には、書込導線ＲおよびＳの１方を
接地電位にする。
今、例えば、書込導線Ｒを接地電位とする。
そうすると電流源１１０５による電流が大地へ流れてト
ランジスタＴ１０５がカットオフとなる。
電流源１１０３による電流はトランジスタＴ１０３のベ
ース電流として流れるのでこれが導通する。
従って、このトランジスタを経て電流源１１０１からの
電流が流れるので、トランジスタＴ１ｏ１がカットオフ
となる。
浮動書込導線Ｓについていえば、同様にして、トランジ
スタＴ１゜２が導通する。
トランジスタＴ １０２のコレクタ電流を電流源１１０
１より供給する。
これがため、この電流源Ｉ＋０１からトランジスタＴｌ
Ｏ２およびＴ１０３のコレクタ電流をそれぞれ供給する
。
選択線路ＳＥの選択パルスが終了すると、トランジスタ
Ｔ１゜２が導通状態に留まり、トランジスタＴｌ０Ｉが
カットオフ状態に留まるので、情報をトリガ回路内に記
憶することができる。
書込導線Ｒ又はＳの１方の書込パルスにより、非選択ト
リガ回路が影響を受けることはない。
選択パルスが選択線路ＳＥに生じていない場合には、電
流源Ｉ Ｉｎ３およびＴ１０４は、実際には動作してお
らず、これがため、トランジスタＴ およびＴ１０４０
３ がカットオフとなり、従って、情報を書込導線からトラ
ンジスタＴ１ｏ１およびＴ１ｏ２に伝送することができ
ない。
読出しを行なう場合には、書込導線ＲおよびＳを浮かせ
、選択パルスが入来している場合に、トランジスタＴ１
０５およびＴ１ｏ６を導通にする。
この結果、トランジスタＴ１０３およびＴ１０４がカッ
トオフとなるので、トリガ回路の情報を取出すことがで
きない。
トリガ回路の状態に依存して、トランジスタＴ’ｔｏ’
ｒを導通又は非導通にする。
再び、トランジスタＴ１ｏ、をカットオフし、トランジ
スタＴ、。
２を導通にまると、選択パルスにより動作する電流源Ｉ
１０？より供給される電流はトランジスタＴ’ｔｏ’
ｙのベース電流となり、これがため、前記トランジスタ
が導通となる。
トランジスタＴ１０７の状態を読出導線Ｏを経て読出す
。
図には唯１つの読出し導線を示しているにすぎないが、
同様に第２読出導線を設け、これを同様にトランジスタ
ＴｌＯ２の余分なコレクタに接続することもできる。
第２０図は集積記憶回路の１部分を示し、同図において
は図を明確にするために、１個のトリガ回路と、マＩ−
ＩＪツク大の他の残りの同様なトリガ回路の２つの隣接
するマｌ−ＩＪラックス子のみを示すにすぎない。
トリが回路のトランジスタＴｌ０ＩないしＴ１ｏ７の多
数のｐ型ベース領域をｎ型半導体本体の表面層内に設け
る。
前記各ベース領域により、半導体本体内において、１個
の又はトランジスタＴ１゜、の場合には、２個のｎ型コ
レクタ領域を囲み、半導体本体により全トランジスタに
共通なエミッタ領域を構成する。
トランジスタを、導電細条１９２のパターンを用いて、
第１９図に示すトリガ回路に接続する。
同図においては、マトリックスの各トリガ回路を導電細
条Ｒ，ＳおよびＯに接続する。
第１９図に示す電流源Ｉ、ＯＩないしＩ １０７を電流
注入部と共に集積回路内に形成する。
供給線路として作用しかつトランジスタＴ 、Ｔ
ＴｌＯ２１０３ν １０５ およびＴ１ｏ６のベース領域１９０を配置したいずれか
の側に設けられたリボン状ｐ型表面領域Ｖを半導体表面
（こ隣接させる。
表面領域■により電流注入部の注入層を構成し、半導体
本体を電流注入部の中間層とし、前記ベース領域をバイ
アス電流が上述と同様にして供給されるバイアスされる
べき領域とする。
同様にして、選択線路として作用するｐ型表面領域ＳＥ
と半導体本体およびトランジスタＴ１０３ ＋ ＴｌＯ
４およびＴ１０７のベース領域１９０とにより電流注入
部を構成する。
更に、半導体本体には２つの平行ｎ型表面領域を構成す
る。
これら領域をそれぞれ２つの注入層■およびＳＥと平行
に延在せしめると共にｐ型半導体本体の隣接部分よりも
高不純物添加濃度とする。
前記１方の領域、すなわち、１９３を領域ＳＥの長側部
の１方Ｏこ隣接せしめるので、領域ＳＥからの電荷キャ
リヤの注入を、主としてトランジスタＹ１ｏ３゜Ｔ１゜
４およびＴ１０７の方向に行なうものであり、隣接トリ
ガ回路のトランジスタＴ１ｏ１およびＴ１０５の方向に
行なうものではない。
他方のｎ型領域１９４をトランジスタＴＩＱ３ ＋ Ｔ
１０４およびＴ１０７のベース領域とトランジスタ’Ｉ
”１０２およびＴ１０６のベース領域との間に延在させ
、前記領域１９４によりこの領域の相対向して位置する
側部の両ベース領域間における寄生トランジスタ作用を
防止する。
所望ならば、他にｎ型領域を隣接する行のトリガ回路間
に設け、該領域を注入層■およびＳＥ間におイテ細条Ｒ
およびＳと平行Ｇこ延在させる。
上記実施例の場合と同様に、また、全ベース領域の大部
分をｎ十表面領域により個別的に囲むかあるいは埋込絶
縁層を高不純物添加ｎ型領域の代りに使用しても良い。
上述した集積回路においては、トランジスタＴ １０５
およびＴ １０６は、これらに上り書込用別個の記憶素
子を選択するものであるから必要なものである。
本回路においては、全トランジスタのエミッタを互に接
続するので、記憶素子の選択をベース接続部を経てのみ
得ることができる。
その結果、行および列を選択するための個別のトランジ
スタを必要とする。
第２１図は行および列に配置された多数の等しい記憶回
路より形成されるマトリックスに使用する第２記憶回路
を示す。
本記憶回路には、エミッタを例えば接地電位の如き一定
の電位点に接続した２つのｎ−ｐ −Ｈ型トランジスタ
Ｔ２Ｏ１およびＴ２Ｏ２を設ける。
双安定素子を得るために、各トランジスタのベースを他
方のトランジスタのコレクタにそれぞれ接続する。
記憶回路に対する供給電流をトランジスタＴ２Ｏ１およ
びＴ２Ｏ２のベースに接続した電流源Ｉ ２０１および
Ｉ ２０２を経て供給する。
情報の書込および読出をｐ−ｎ−ｐ型トランジスタＴ２
Ｏ３およびＴ２Ｏ４を用いて行なう。
これらトランジスタＴ２Ｏ３およびＴ２Ｏ４の主電流通
路を経て、トランジスタＴ２０１およびＴ２Ｏ２と読出
および書込導線ＳおよびＲとの間の接続をそれぞれ行な
う。
これら各導線は記憶回路の行に対し共通である。
これらトランジスタＴ２Ｏ３およびＴ２Ｏ４を対称構造
とするのが好適である。
その理由は、これらトランジスタは両方向に動作して読
取りおよび書込み動作を行なうからである。
所望記憶回路の選択を、記憶素子の列に対し共通であり
、かつ、トランジスタＴ２Ｏ３およびＴ２Ｏ４のベース
に接続した選択線路を用いて関連する列を選択すること
および読出および書込導線ＳおよびＲを用いて関連する
行を選択することにより行なう。
選択および非選択の両状態において、選択線路と読出お
よび書込線路との電圧レベルの値を適当に選定すること
が必要である。
例えば、非選択状態における選択線路に電圧を供給して
トランジスタＴ２Ｏ３およびＴ２Ｏ４を、導線Ｓ又はＲ
のいずれかに書込パルスが入来しているか又は入来して
いないかには無関係にカットオフにする。
選択状態においては、選択線路の電圧を選定して記憶回
路の２つの安定状態における場合にトランジスタＴ２Ｏ
１およびＴ２Ｏ２のベースに生ずる各電圧値間の値とす
る。
非選択状態においては、読出および書込導線ＳおよびＲ
を、例えば浮かせるので、関連する記憶素子に属する列
の選択又は非選択状態とは無関係に情報が失なわれるこ
とはない。
情報を書込む場合には、書込パルスを選択された選択線
路の電圧レベルよりも十分に正にして関連するトランジ
スタＴ２Ｏ３又はＴ２Ｏ４を導通させる必要があるが、
情報を読出す場合には、読出導線の電圧レベルを選択さ
れた選択線路の電圧レベルよりも低くするのが好適であ
る。
記憶回路の消費をできるだけ少なくするために、また高
読出速度を実現するにもかかわらず、定常状態の間は記
憶回路の供給レベルを低くし、かつ読出の間は電流源Ｉ
２０１およびＩ ２０２より供給される電流を制御する
ことにより前記供給レベルを高いレベルに切換える。
第２１図に示す回路配置は半導体本体に集積化して特に
好適である。
その場合、ｐ−ｎ−ｐ型トランジスタＴ２Ｏ３およびＴ
２Ｏ４をそれぞれ横方向トランジスタとし、この場合、
２つの方向を使用するも、特に横方向トランジスタの場
合には、両方向の電気特性をほぼ等しくすることが重要
である。
更に、２つの電流源Ｉ２０１およびＩ ２０２を電気注
入部を用いて簡単に形成することができる。
その結果、また、集積構造に対しては比較的小半導体表
面を必要とするにすぎない。
第２２および２３図は電流注入部を有する記憶マトリッ
クスの集積構造の１部分を示す。
これを第２２図の破線２２３内に設け、更Ｇここの部分
に第２１図のマトリックス素子を設ける。
半導体本体２００に、この場合ｐ型溝電型の半導体基板
２０１を設ける。
このｐ型基板２０１には、普通の方法により、ｐ型分離
領域２０３を用いて島に副分割されたｎ型エピクキシャ
ル層２０２を設ける。
列のマトリックス素子全てのｎ−ｐ−ｎトランジスタＴ
２Ｏ１およびＴ２Ｏ２を細長い島２０４内に設ける。
この島を半導体本体の端部において、例えば、図示の接
続部２０５を用いて接地する。
島２０４Ｇこより前記ｎ−ｐ−ｎ）ランジスタの共通エ
ミッタ領域を構成する。
多数の注入層を前記島２０４内に設け、それらの１つの
みを図に示す。
前記層を、この場合、ｐ型表面領域２０６を以て構成す
る。
各注入層２０６のいずれかの側に、４個のｎ−ｐ−ｎト
ランジスタを設ける。
これらトランジスタにはｐ型ベース領域２０７とｎ型コ
レクタ領域２０８を設ける。
このベース領域２０７を３つの側面における表面２０９
において低抵抗性ｎ型表面領域２１０により囲む。
この領域２１０を表面２０９からエピタキシャル層内に
延在させて、基板２０１とエビクキシャル層２０２との
境界に設けられたｎ型埋置局２１１と隣接させる。
中間層２０４に属する領域２１０，２１１を以て多数の
凹所を有する低抵抗性組体を構成し、この凹所に注入層
２０６、中間層２０４の高抵抗性部分２１２およびバイ
アスされるべき領域２０７を設ける。
更に、領域２１０，２１１および埋置層２１１により島
２０４の直列抵抗を小さくせしめるので、動作中、前記
層をほぼ等電位面とする。
マトリックス素子の横方向ｐ−ｎ−ｐトランジスタＴ２
Ｏ３およびＴ２Ｏ４を形成した同様な島２２１を島２０
４のいずれかの側において延在させる。
また、この島に表面領域２１３および埋置層２１４によ
り構成した低抵抗性ｎ型領域を設けて直列抵抗を減少さ
せる。
実際には、これら島２２１によりマトリックス素子の列
のｐ−ｎ−ｐトランジスタの共通ベース領域を構威し、
選択線路ＳＥＬとして作用せしめる。
更に、各ｐ−ｎ−ｐトランジスタにｐ型頭域２１５を設
ける。
この領域は、情報読出時にはエミッタ領域として作用し
、また、情報書込時にはコレクタ領域として作用する。
更に前記トランジスタにｐ型領域２１６を設ける。
この領域もそれぞれコレクタ領域およびエミッタ領域と
して作用する。
これらｐ−ｎ−ｐトランジスタの各々を、低抵抗性領域
２１３，２１４のカップ状部分により囲む。
その結果、隣接するｐｎ−ｐトランジスタのベース領域
間には寄生トランジスタ作用がほとんど生じない。
半導体本体２００の表面２０９上に絶縁層２１７を設け
、この上に導電細条２１８を延在させる。
この細条によりマトリックス素子の内部接続部を構成す
ると共にこれを回路素子の半導体領域に第２２図に破線
で示す絶縁層内の孔を経て接続する。
更に、絶縁層２０６を接続部２２０が設けられている導
電細条２１９に接続し、マトリックス素子の行のトラン
ジスタＴ２Ｏ３の領域２１６を導電細条Ｓに接続し、マ
ｈ ＩＪラックス子の行のトランジスタＴ２Ｏ４の領域
２１６を導電細条Ｒに接続する。
電源２２２を接続部２０５および２２０間に接続して注
入層２０６と層間のｐ−ｎ接合と中間層２０４とを順方
向にバイアスする。
この層２２２を、例えは、可制御として休止状態おまひ
書込みの期間中におけるよりも情報読出し期間中におい
て、一層多量のバイアス電流をマトリックス素子のｎ−
ｐ−ｎ）ランジスタに供給することができる。
また、バイアス電流の斯様な制御を導電細条２０９単位
当り行なうので、バイアス電流を、マトリックス素子の
隣接する２つの行の各々に対して、個別的に制御するこ
とができる。
第２２および２３図につき説明した集積構造は特にコン
パクトとなる。
所望半導体表面範囲を、表面２０９からエピタキシャル
層２０２および基板２０１間の境界まで延在している埋
込絶縁層をｎ十領域２１０および２１３の代りに用いる
ことにより、減少させることができる。
その場合、実際には、ｐ型分離領域２０３およびｎ型領
域２１０、および２１３の１様分をいずれかの側に設け
るも、その代りに１個の単−理絶縁層を用いることもで
きる。
その結果、ｎ−ｐ−ｎトランジスタと行のｐ−ｎ−ｐト
ランジスタとの間の距離および隣接するｐ−ｎ−ｐトラ
ンジスタ間の距離を小さくすることができる。
上述した実施例及ぶ参考例より明らかなように、本発明
を用いて重大なる利益を得ることができる。
多くの場合、製造に際し５個のマスクを用いるのみで十
分である。
更に又、能動素子の高実装密度を得ることができるが、
抵抗がほぼ完全に必要ではなくなる。
使用トランジスタのエミッタを直接互に接続するので、
導電細条のパターンが比較的簡単となり、コレクタを自
動的に互に分離することができる。
更に、マルチコレクタトランジスタを簡単に使用するこ
とができるので、広い範囲と多数の導電細条とを節減す
ることができる。
動作中、電流注入部を用いて供給される全バイアス電流
を注入接合の両端電圧により、同様にして変えるのが特
に有益である。
その結果、集積回路の機能を電流レベルからほぼ独立さ
せることができるので、広い雑音マージンを得ることが
できる。
上述した回路においては、それら電流を特に、電流注入
部を用いて供給するも、この電流注入部を設けるのは、
アナログ又はデジタル信号電流又は電圧を含む任意の情
報を処理したり又、応用できる場合には、書込情報を記
憶するためである。
予備電流と称せられるこれら電流には、論理回路、トリ
が回路および記憶素子の如き成分における全ての電流を
含み、これら成分の静的又は動的状態において、これら
電流により、これら成分を待機状態とし、すなわち情報
が入力端子に生じた場合には、必要ならば選択信号と結
合して、前記情報を取出すことができるようにしたり、
書込情報を記憶できるようにしたりおよび／又は前記情
報を、所望ならば選択後、出力端子に通知することがで
きるようにする。
上述した全ての実施例及び参考例における集積回路を半
導体技術に普通に用いられる方法、すなわち例えば、エ
ピタキシャル方法、埋置層の形成、局部拡散にする不純
物添加および／又はイオン注入法、パターン状絶縁マス
ク等導電層の形成等々により完全に製造することができ
る。
更に、上述した集積回路を、普通の方法で普通の囲いの
内部に組合せることができる。
例えば、第１参考例の製造、すなわち、第１ないし５図
に示すフリップフロップの製造方法につき以下詳細に説
明する。
出発材料を例えばｎ型導電型および固有抵抗が０．００
５オヨヒ０．Ｏ１５Ｑ−ａｍ間ノ珪素基板２１ａ（第２
図）とする。
この基板上に固有抵抗を例えば０．２および０．６Ω・
の間とし、かつ厚さを例えばほぼ５μｍとしたｎ型エピ
タキシャル珪素層２１ｂを設ける。
これに関連して、使用反転トランジスタ構造の電流増幅
率βはエピタキシャル層の固有抵抗に依存する。
前記増幅率βを約２０とし、固有抵抗が約０．１ｆｆ−
αとすると、同じｐおよびｎ型拡散および約０．６．０
−はの固有抵抗の場合にはβは約１０倍となり、これよ
り・、回路を理想的に作動させるためにはβを３以上の
値にすることが望ましいことが判る。
次に、例えば、二酸化珪素のマスク層を使用しおよび低
抵抗性ｎ型部分２１Ｃを得るために不純物として燐の拡
散処理を行なう。
この部分の表面濃度を例えば１０２１原子／立方センチ
メートルとする。
前記燐の不純物添加領域を半導体本体に形成する孔を多
数平行に延在させて、２つの隣接延在部分間に常時十分
な範囲を設けて該範囲内に、次の処理工程において、所
望の大きさのベース領域を形成することができる。
更に、これら孔の２つを使用するも、この場合、これら
孔としては、その孔の伸長部分が互に対向しかつ互に一
列に配置した孔を使用する。
これら孔の対向して配置した伸長部分の端部間の距離を
、対向して配置したベース領域例えば５および１０間の
最終的に望マしい距離と等しくするか又はそれよりもわ
ずかに短かくする。
ベース領域１ないし１０および注入層２０をマスク層の
所望の大きさの孔を経て拡散により同時に形成する。
本例においては、マスクパターンを２つの平行な細条を
以て構成し、これら細条をその優待られる一領域の伸長
部分を横切方向に延在させ、しかも互に向合って配置し
た伸長部分間の中間スペースの大部分に設け、各々がそ
の１端において、前記伸長部分の端部とわずかに重なり
合うようにするか、又はこれらが互に触れ合うようにす
る。
前記細条の幅を各ベース領域および注入層間の所望な距
離に一致させる。
例えば、硼素を自由表面を経て、例えば２．５μｍの深
さに内方拡散し、単位面積当りの抵抗を、例えば約１５
０．２とする。
２つのマスク細条間において、注入層を得、更に、互に
分離されたベース領域１ないし１０を得る。
その理由は前記拡散処理の表面濃度が不十分であるため
既に形成されている導電型をｎ十部分２１Ｃに変えるか
らである。
このように、ベース領域を自動的に１副領域２１Ｃに直
接隣接せしめる。
これら副領域の各々を、その３例面において、Ｕ字状の
ｎ生型領域で囲む。
コレクタ領域２２ないし３７を、例えば、燐を約１．５
μｍの深さにかつ単位面積当り５８の抵抗となるように
局部拡散することにより形成し、次に接点孔を絶縁層内
に食刻しかつ導電細条１４のパターンを例えば、アルミ
ニウム層を蒸着し次に食刻することにより形成する。
注入層２０の幅を、例えば、約２０μｍとする。
注入層２０から各ベース領域までの距離を約８μｍとす
る。
ベース領域５の大きさを、例えば、約５０μｍ×８０μ
ｍとし、コレクタ領域３３の大きさを２０μｍ×２０μ
ｍとする。
隣接ベース領域間の計伸長部分の幅を、例えば、１０μ
ｍとする。
抵抗性副領域２１Ｃの全体又は１部分の代りに埋込絶縁
層を使用する場合には、該絶縁層を、例えば、窒化珪素
から成るマスク層を用いて、例えば局部的に酸化処理し
て得ることができる。
第６および１３図に１例として示すように、埋置層を使
用する場合には、これらに対して例えば砒素を不純物添
加してその表面濃度を約１０１９原子／立方センチメー
トルとしまた単位面積当りの抵抗を約２０９とする。
例えば第１３図に示す埋置層１３５をバイアスされるべ
きベース領域よりも高い不純物添加領域とする。
こうすることにより前記埋置層が関連トランジスタのエ
ミッタ領域の１部分を形成する場合に特（こ利益を奏す
ることができる。
本発明は上述した実施例に限定されることなく幾多の変
更が可能である。
例えば、ゲルマニウムおよび半導体材料のＡＩＩＩＢＶ
化合物又は組合せの如き他の半導体材料を使用すること
ができる。
すなわち、例えば基板を回路素子が形成された表面領域
とは別の半導体材料を以て構成する。
上部に低不純物添加層２１ｂをエピタキシャル成長させ
た一基板２１ａ（第２図）から出発する代りに、また出
発材料を低抵抗性基板とし、これに不純物の外方拡散く
こより一層低い不純物添加表面層を設けることもできる
。
更にまた上記実施例及び参考例における導電型を相互に
交換する場合には、これと同時に、電圧極性を交換する
必要がある。
また、集積回路に例えば１個以上の光学信号入力端子お
よび／又は信号出力端子を形成することもできる。
例えば入来光学信号を回路に組込んだフォトダイオード
又はフォトトランジスタを用いて電気信号に変換するこ
ともできる。
この場合、電気信号を回路の他の部分の入力信号とする
。
また、注入層を例えば電流注入部の中間層から絶縁材料
の薄い層により分離された層として使用することもでき
る。
トンネル注入を使用して、電荷キャリヤを導電層から薄
い絶縁層を経て電流注入部の中間層に少数電荷キャリヤ
として到達させることかできる。
電流注入部を例えば、４個の又は少なくとも偶数個の層
を以て構成することができる。
なおしかし、この電流注入部を奇数個の層で構成して使
用するのが好適である。
また、４個又はそれ以上の個数から成る電流注入層の場
合には、バイアスされるべき領域から離間して関連回路
素子のせいぜい他の１つの領域を電流注入部のある層と
一緒に形成する。
更に、例えば７重層から成る電流注入部内の第３および
第５層を互に独立に使用して、バイアスされるべき領域
に供給されるべきバイアス電流を制御する。
従って、第３および第５層を、例えば出力端子をバイア
スされるべき領域により形成するＡＮＤゲートの２つの
入力端子とすることもできる。
図示のバイポーラトランジスタ以外の回路素子領域、例
えばダイオードおよび電界効果トランジスタの領域に、
同様にして電流注入部を用いて、バイアス電流を供給す
ることもできる。
更に、例えば電界効果トランジスタ、特に、低限界値電
圧電界効果トランジスタのゲート電極を電流注入部を用
いて制■することができる。
第１図に示す横方向電流注入部を使用する場合には、バ
イアスされるべき各領域に供給されるバイアス電流間の
比はバイアスされるべき関連ベース領域および中間層２
１間のｐ −ｎ接合の注入層２０と向い合う部分の長さ
間の比に比例する。
図示例においては、得られるバイアス電流量は各ベース
領域に対して等しい。
構造の長さの違いを用いてその比を変えることができる
。
このように、例えば集積回路の小板上の第１トランジス
タおよび／又は最終段トランジスタには比較的大電流を
供給して小板の入力端子および出力端子の雑音マージン
を大きくすることができる。
必要があれば、この雑音マージンを大きくする他の方法
は電流利得値βを犬とすることである。
このように高い回路利得を、問題のトランジスタに比較
的広いコレクタ領域を形成することによって得ることが
できる。
このような比較的広いコレクタ領域の寸法を例えば４０
μｍＸ２０μｍとし、第１図の実施例の場合に使用した
２０μｍＸ２０μｍとは違える。
この伸長コレクタ領域を第１図における場合の５０μｍ
ではなくて７０μｍの比較的広いベース領域内に形成す
る。
バイアスされるべき異なる領域の異なるバイアス電流を
セットアツプする他の方法においては、電流注入部の関
連する注入活流接合およびバイアスされるべき異なる領
域間の異なる距離を使用する。
この距離が大となると、増々バイアスされるべき領域に
より捕獲される電荷キャリヤの数が少なくなり、かつ増
々前記バイアスされるべき領域に隣接する領域内の有効
拡散長が増大する。
更に、不純物添加を行なう代りに、電流注入部の１個以
上の層を、半導体本体内に例えば表面状態および／又は
絶縁層内の電荷および／又は絶縁層上に設けられた電極
層を用いて、誘出することができる。
上述した５重層電流注入部においては、例えば第３層を
誘出反転層によって形成することができる。
また、電流注入層の１個以上の層を不純物添加により得
られる部分とこれと密着した誘出部分との組合せを以て
構成することもできる。
例えば、不純物添加により電流注入部内に得られた注入
接合および捕獲接合間の距離を比較的大きくするので、
電流注入部の前記部分においては、はとんど電流が流れ
ない場合には、前記距離を他の層と向い合う側面上の表
面における１方又は双方の層を反転層によって伸長させ
て減少させることができる。
上述した反転層を使用する場合に、特にこれら層を絶縁
電極層を用いて形成した場合には、バイアスされるべき
領域に供給されるバイアス電流を電極層の電圧によって
制御することができる。
上述した各実施例より明らかなように、本発明集積回路
の構造をコンパクトにし得ると共に、これを簡単な方法
により製造することが出来る。
上述した本発明によれば、共通本体の表面であってベー
ス領域上にコレクタを配置しかつベース領域に適切な電
流源手段を結合させてなるショットキコレクタトランジ
スタを有している新規な集積回路構造を提供し得る。
その結果、トランジスタを相当小型化となし得ると共に
ショットキコレクタを相当簡単に製造することが出来る
。
このショットキコレクタの特性により集積回路の電気的
性能も向上する。
さらにこれらトランジスタは電荷蓄積もほとんどなくな
り、容量も小さく、スイッチング速度が相当早くなり、
しかも飽和電圧も相当高いものとなる。
【図面の簡単な説明】
第１図は電流注入部を使用している集積回路の第１＃考
例の１部分を示す路線的平面図、第２図は第１図に示す
集積回路の■−■線上に沿って取った断面図、第３図は
第１および第２図に示す集積回路を示す電気回路図、第
４図は電流注入部をもったゲート回路を示す回路図、第
５図は第１および２図に示す集積回路の■−ｖ線上に沿
って取った断面図、第６図は電流注入部を使用している
集積回路の第２参考例の１部分を示す断面図、第７図は
電流注入部を使用している集積回路の第３参考例の１部
分を示す路線的回路図、第８図は第７図の集積回路の断
面図、第９図は本発明による集積回路の一実施例を示す
路線的断面図、第１０図は前記実施例Ｏこ関連した電気
回路を示す回路図、第１１図は電流注入部をもった集積
回路の第４参考例を示す回路図、第１２図は電流注入部
を用いている集積回路の他の参考例の原理を説明するた
めの線図、第１３図は第１１図に示す集積回路の第４参
考例の１部分を示す路線的断面図、第１４図は電流注入
部を使用している集積回路の第５参考例の１部分を示す
路線的平面図、第１５図は第１４図のｘｖ −ｘｖ線上
に沿って取って示す断面図、第１６図は電流注入部を使
用している集積回路の第６参考例の１部分を示す路線的
平面図、第１７図は第１６図のＸ■−■線上に沿って取
った断面図、第１８図は電流注入部を使用している集積
回路の第７参考例を示す路線的断面図、第１９図は電流
注入部を使用している集積回路の第８参考例と関連する
電気回路を示す回路図、第２０図は第１９図の集積回路
を示す路線的平面図、第２１図は電流注入部を使用して
いる集積回路の第９参考例と関連する電気回路を示す回
路図、第２２図は第２１図に示す集積回路を示す平面図
、第２３図は第２２図のｘｘｍ−ｘｘｍ 線上に沿って
取った断面図である。 １〜１０・・・・・・回路素子、５・・・・・・捕獲層
、１２・・・・・・半導体本体、１４・・・・・・導電
性細条、１５，１６゜１３２・・・・・・接続部、１７
・・・・・・電源、１８，１９゜１３０．１３１・・・
・・・整流接合、２０，１２８・・・・・・注入層、２
１・・・・・・中間層、１２０・・・・・・半導体本体
の１側面、１２５・・・・・・電流注入層、１２７・・
・・・・隣接層。

Claims (1)

    【特許請求の範囲】
  1. １ 片側に少くとも１個のトランジスタを設ける共通本
    体を具え、該トランジスタは前記片側で共通本体の表面
    に隣接し且つそのエミッタ及びコレクタと夫々整流接触
    する１導電型のベース領域を有し、該ベース領域はバイ
    アス電流源として用いられる電流注入部の３層構造の第
    ３層としても作用させ、該３層構造は、その第２層とし
    ての反対導電型の表面隣接層により前記ベース領域から
    分離され該第２表面隣接層との間に整流接合を形成して
    前記トランジスタから分離される注入層を第１層として
    有し、前記３層構造の第２表面隣接層は前記注入層及び
    前記ベース領域間に位置させると共に前記エミッタとし
    ても作用させ、ほかに前記３層構造の前記整流接合を順
    方向にバイアスして前記ベース領域に電荷キャリアを供
    給しこれにより前記ベース領域及びエミッタ間の整流接
    触を順方向にバイアスする手段を具え、前記共通本体の
    前記片側のベース領域上には金属又は金属含有層により
    形威され前記ベース領域との間にショットキー接合を形
    威し且つ前記トランジスタのコレクタとしても作用する
    領域を設け、該ショットキー接合によって前記コレクタ
    及びベース領域間の整流接触を形成するようにしたこと
    を特徴とする集積回路。
JP55086018A 1971-05-22 1980-06-26 集積回路 Expired JPS5857910B2 (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
NL7107040A NL7107040A (ja) 1971-05-22 1971-05-22

Publications (2)

Publication Number Publication Date
JPS5638856A JPS5638856A (en) 1981-04-14
JPS5857910B2 true JPS5857910B2 (ja) 1983-12-22

Family

ID=19813233

Family Applications (14)

Application Number Title Priority Date Filing Date
JP47049966A Pending JPS5215359B1 (ja) 1971-05-22 1972-05-22
JP51026620A Expired JPS594862B2 (ja) 1971-05-22 1976-03-11 集積回路
JP8601180A Granted JPS568867A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8602180A Granted JPS5638859A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601080A Granted JPS568866A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601280A Granted JPS568868A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086018A Expired JPS5857910B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8602080A Granted JPS5638858A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086015A Expired JPS6019669B2 (ja) 1971-05-22 1980-06-26 集積回路
JP55086013A Expired JPS604593B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8601480A Granted JPS568869A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601980A Granted JPS5638857A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601680A Granted JPS5638854A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086017A Expired JPS604594B2 (ja) 1971-05-22 1980-06-26 集積化直線増幅回路

Family Applications Before (6)

Application Number Title Priority Date Filing Date
JP47049966A Pending JPS5215359B1 (ja) 1971-05-22 1972-05-22
JP51026620A Expired JPS594862B2 (ja) 1971-05-22 1976-03-11 集積回路
JP8601180A Granted JPS568867A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8602180A Granted JPS5638859A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601080A Granted JPS568866A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601280A Granted JPS568868A (en) 1971-05-22 1980-06-26 Integrated circuit

Family Applications After (7)

Application Number Title Priority Date Filing Date
JP8602080A Granted JPS5638858A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086015A Expired JPS6019669B2 (ja) 1971-05-22 1980-06-26 集積回路
JP55086013A Expired JPS604593B2 (ja) 1971-05-22 1980-06-26 集積回路
JP8601480A Granted JPS568869A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601980A Granted JPS5638857A (en) 1971-05-22 1980-06-26 Integrated circuit
JP8601680A Granted JPS5638854A (en) 1971-05-22 1980-06-26 Integrated circuit
JP55086017A Expired JPS604594B2 (ja) 1971-05-22 1980-06-26 集積化直線増幅回路

Country Status (22)

Country Link
US (4) US4056810A (ja)
JP (14) JPS5215359B1 (ja)
AR (1) AR193989A1 (ja)
AT (1) AT361042B (ja)
AU (1) AU474945B2 (ja)
BE (1) BE783738A (ja)
BR (1) BR7203222D0 (ja)
CA (1) CA970473A (ja)
CH (1) CH551694A (ja)
DE (5) DE2224574A1 (ja)
DK (1) DK138198B (ja)
ES (1) ES403026A1 (ja)
FR (1) FR2138905B1 (ja)
GB (1) GB1398862A (ja)
HK (7) HK38978A (ja)
IE (1) IE37694B1 (ja)
IT (1) IT958927B (ja)
NL (5) NL7107040A (ja)
NO (1) NO135614C (ja)
SE (3) SE382137B (ja)
YU (1) YU35934B (ja)
ZA (1) ZA723230B (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200138686A (ko) * 2020-11-25 2020-12-10 재단법인대구경북과학기술원 칼슘 이온 전지용 나시콘계 전극 조성물 및 이를 포함하는 칼슘 이온 전지

Families Citing this family (87)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL160687C (nl) * 1972-06-10 1979-11-15 Philips Nv Toongenerator voor het opwekken van gekozen frequenties.
DE2344244C3 (de) * 1973-09-01 1982-11-25 Robert Bosch Gmbh, 7000 Stuttgart Laterale Transistorstruktur
FR2244262B1 (ja) * 1973-09-13 1978-09-29 Radiotechnique Compelec
US4153909A (en) * 1973-12-10 1979-05-08 National Semiconductor Corporation Gated collector lateral transistor structure and circuits using same
GB1507061A (en) * 1974-03-26 1978-04-12 Signetics Corp Semiconductors
JPS5431872B2 (ja) * 1974-09-06 1979-10-09
DE2442716C3 (de) * 1974-09-06 1984-06-20 Deutsche Itt Industries Gmbh, 7800 Freiburg Monolithisch integriertes NOR-Gatter
DE2442773C3 (de) * 1974-09-06 1978-12-14 Deutsche Itt Industries Gmbh, 7800 Freiburg Integrierte Master-Slave-Flipflopschaltung
DE2560485C2 (ja) * 1974-10-09 1987-02-26 N.V. Philips' Gloeilampenfabrieken, Eindhoven, Nl
NL7413264A (nl) * 1974-10-09 1976-04-13 Philips Nv Geintegreerde schakeling.
DE2553151A1 (de) * 1974-11-26 1976-08-12 Sony Corp Halbleitervorrichtung
DE2460150C2 (de) * 1974-12-19 1984-07-12 Ibm Deutschland Gmbh, 7000 Stuttgart Monolitisch integrierbare Speicheranordnung
JPS561783B2 (ja) * 1974-12-27 1981-01-16
US4054900A (en) * 1974-12-27 1977-10-18 Tokyo Shibaura Electric Co., Ltd. I.I.L. with region connecting base of double diffused injector to substrate/emitter of switching transistor
JPS5615587B2 (ja) * 1974-12-27 1981-04-10
US4119998A (en) * 1974-12-27 1978-10-10 Tokyo Shibaura Electric Co., Ltd. Integrated injection logic with both grid and internal double-diffused injectors
US4107719A (en) * 1975-02-19 1978-08-15 Siemens Aktiengesellschaft Inverse planar transistor
DE2509530C2 (de) * 1975-03-05 1985-05-23 Ibm Deutschland Gmbh, 7000 Stuttgart Halbleiteranordnung für die Grundbausteine eines hochintegrierbaren logischen Halbleiterschaltungskonzepts basierend auf Mehrfachkollektor-Umkehrtransistoren
FR2308206A2 (fr) * 1975-04-14 1976-11-12 Radiotechnique Compelec Circuit logique integre a injecteurs de courant
DE2529951A1 (de) * 1975-07-04 1977-01-27 Siemens Ag Lateraler, bipolarer transistor
US4599635A (en) * 1975-08-28 1986-07-08 Hitachi, Ltd. Semiconductor integrated circuit device and method of producing same
FR2326810A1 (fr) * 1975-09-30 1977-04-29 Thomson Csf Nouveaux inverseurs logiques integres
FR2337432A1 (fr) * 1975-12-29 1977-07-29 Radiotechnique Compelec Perfectionnement a la structure des circuits integres a transistors bipolaires complementaires et procede d'obtention
FR2337431A1 (fr) * 1975-12-29 1977-07-29 Radiotechnique Compelec Perfectionnement a la structure des circuits integres a transistors bipolaires et procede d'obtention
DE2700587A1 (de) * 1976-01-15 1977-07-21 Itt Ind Gmbh Deutsche Monolithisch integrierte i hoch 2 l-speicherzelle
NL7606193A (nl) * 1976-06-09 1977-12-13 Philips Nv Geintegreerde schakeling.
JPS608628B2 (ja) * 1976-07-05 1985-03-04 ヤマハ株式会社 半導体集積回路装置
US4150392A (en) * 1976-07-31 1979-04-17 Nippon Gakki Seizo Kabushiki Kaisha Semiconductor integrated flip-flop circuit device including merged bipolar and field effect transistors
JPS5325375A (en) * 1976-07-31 1978-03-09 Nippon Gakki Seizo Kk Semiconductor integrated circuit devi ce
JPS5838938B2 (ja) * 1976-08-03 1983-08-26 財団法人半導体研究振興会 半導体集積回路
DE2652103C2 (de) * 1976-11-16 1982-10-28 Ibm Deutschland Gmbh, 7000 Stuttgart Integrierte Halbleiteranordnung für ein logisches Schaltungskonzept und Verfahren zu ihrer Herstellung
FR2373163A1 (fr) * 1976-12-03 1978-06-30 Thomson Csf Structure pour circuits logiques
JPS588147B2 (ja) * 1976-12-08 1983-02-14 ヤマハ株式会社 半導体集積回路装置
JPS5847092B2 (ja) * 1976-12-14 1983-10-20 株式会社東芝 論理回路
US4067038A (en) * 1976-12-22 1978-01-03 Harris Corporation Substrate fed logic and method of fabrication
NL7614610A (nl) * 1976-12-31 1978-07-04 Philips Nv Inrichting voor het koppelen van in i2l techniek bedreven transistoren met een op hogere rust- stroom ingestelde transistor.
NL7700420A (nl) * 1977-01-17 1978-07-19 Philips Nv Halfgeleiderinrichting en werkwijze ter ver- vaardiging daarvan.
JPS53121487A (en) * 1977-03-30 1978-10-23 Mitsubishi Electric Corp Semiconductor logic circuit device of electrostatic induction type
JPS53122381A (en) * 1977-03-31 1978-10-25 Mitsubishi Electric Corp Semiconductor logic circuit device of electrostatic induction type
US4400689A (en) * 1977-04-07 1983-08-23 Analog Devices, Incorporated A-to-D Converter of the successive-approximation type
GB1584724A (en) * 1977-07-14 1981-02-18 Philips Electronic Associated Integrated injection logic circuits
FR2404962A1 (fr) * 1977-09-28 1979-04-27 Ibm France Dispositif semi-conducteur du genre cellule bistable en technologie a injection de courant, commandee par l'injecteur
FR2408914A1 (fr) * 1977-11-14 1979-06-08 Radiotechnique Compelec Dispositif semi-conducteur monolithique comprenant deux transistors complementaires et son procede de fabrication
US4348600A (en) * 1978-02-14 1982-09-07 Motorola, Inc. Controlled current source for I2 L to analog interfaces
GB2014387B (en) * 1978-02-14 1982-05-19 Motorola Inc Differential to single-ended converter utilizing inverted transistors
DE2816949C3 (de) * 1978-04-19 1981-07-16 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierte Halbleiteranordnung und deren Verwendung zum Aufbau einer Speicheranordnung
NL7806989A (nl) * 1978-06-29 1980-01-03 Philips Nv Geintegreerde schakeling.
US4199776A (en) * 1978-08-24 1980-04-22 Rca Corporation Integrated injection logic with floating reinjectors
JPS55145363A (en) * 1979-04-27 1980-11-12 Toshiba Corp Semiconductor device
US4274891A (en) * 1979-06-29 1981-06-23 International Business Machines Corporation Method of fabricating buried injector memory cell formed from vertical complementary bipolar transistor circuits utilizing mono-poly deposition
US4458406A (en) * 1979-12-28 1984-07-10 Ibm Corporation Making LSI devices with double level polysilicon structures
US4412142A (en) * 1980-12-24 1983-10-25 General Electric Company Integrated circuit incorporating low voltage and high voltage semiconductor devices
US4475280A (en) * 1980-12-24 1984-10-09 General Electric Company Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices
JPS57116430A (en) * 1981-01-13 1982-07-20 Toshiba Corp Inverted logical circuit
US4654684A (en) * 1981-04-13 1987-03-31 International Business Machines Corp. Magnetically sensitive transistors utilizing Lorentz field potential modultion of carrier injection
JPS5947467B2 (ja) * 1981-09-01 1984-11-19 セイコーインスツルメンツ株式会社 温度センサ−用半導体素子
US4567500A (en) * 1981-12-01 1986-01-28 Rca Corporation Semiconductor structure for protecting integrated circuit devices
US4629912A (en) * 1982-02-02 1986-12-16 Fairchild Camera And Instrument Corp. Schottky shunt integrated injection
JPS58122611U (ja) * 1982-02-15 1983-08-20 カルソニックカンセイ株式会社 自動車用空気調和装置
JPS6048090A (ja) * 1983-08-26 1985-03-15 伊勢電子工業株式会社 螢光表示装置
JPS6074455A (ja) * 1983-09-29 1985-04-26 Fujitsu Ltd マスタスライス集積回路
JPH031424Y2 (ja) * 1985-02-08 1991-01-17
US4813017A (en) * 1985-10-28 1989-03-14 International Business Machines Corportion Semiconductor memory device and array
US4794277A (en) * 1986-01-13 1988-12-27 Unitrode Corporation Integrated circuit under-voltage lockout
JPS6241030A (ja) * 1986-05-09 1987-02-23 Sumitomo Rubber Ind Ltd タイヤの製造方法
US5060044A (en) * 1987-05-28 1991-10-22 Texas Instruments Incorporated Integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
US5087579A (en) * 1987-05-28 1992-02-11 Texas Instruments Incorporated Method for fabricating an integrated bipolar-CMOS circuit isolation for providing different backgate and substrate bias
JPS6439120U (ja) * 1987-09-04 1989-03-08
DE58907969D1 (de) * 1988-02-15 1994-08-04 Siemens Ag Schaltungsanordnung zum Schutze einer integrierten Schaltung.
JPH0828423B2 (ja) * 1988-10-14 1996-03-21 日本電気株式会社 半導体記憶装置
JP3237757B2 (ja) * 1989-12-28 2001-12-10 呉羽化学工業株式会社 電子部品封止用樹脂組成物および封止電子部品
US4999687A (en) * 1990-04-25 1991-03-12 At&T Bell Laboratories Logic element and article comprising the element
JPH0721531U (ja) * 1991-07-22 1995-04-18 積水化成品工業株式会社 折り箱容器
JP2955106B2 (ja) * 1992-01-06 1999-10-04 三菱電機株式会社 半導体装置
US5244098A (en) * 1992-11-02 1993-09-14 The Read Corporation Material separating apparatus and method
JP2537308Y2 (ja) * 1993-08-18 1997-05-28 善孝 小林 自転車用サドルカバー入れ
US6125139A (en) * 1995-12-29 2000-09-26 Advanced Micro Devices, Inc. Narrowband digital cordless telephone
US5978688A (en) * 1995-12-29 1999-11-02 Advanced Micro Devices, Inc. Apparatus and method for protocol interface
US5943373A (en) * 1995-12-29 1999-08-24 Advanced Micro Devices, Inc. External protocol hooks system and method
US6978009B1 (en) 1996-08-20 2005-12-20 Legerity, Inc. Microprocessor-controlled full-duplex speakerphone using automatic gain control
US6514785B1 (en) * 2000-06-09 2003-02-04 Taiwan Semiconductor Manufacturing Company CMOS image sensor n-type pin-diode structure
US7598521B2 (en) * 2004-03-29 2009-10-06 Sanyo Electric Co., Ltd. Semiconductor device in which the emitter resistance is reduced
US7215204B2 (en) * 2004-12-29 2007-05-08 Agere Systems Inc. Intelligent high-power amplifier module
US7433192B2 (en) * 2004-12-29 2008-10-07 Agere Systems Inc. Packaging for electronic modules
CN104979045A (zh) * 2015-07-06 2015-10-14 余储 一种带有防火层的隔热屏罩的电缆
CN105047289A (zh) * 2015-07-06 2015-11-11 舒泳军 一种带滑槽滑块的隔热屏罩的电缆
US10249607B1 (en) 2017-12-15 2019-04-02 Texas Instruments Incorporated Internally stacked NPN with segmented collector

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2838617A (en) * 1953-01-13 1958-06-10 Philips Corp Circuit-arrangement comprising a four-zone transistor
US2936384A (en) * 1957-04-12 1960-05-10 Hazeltine Research Inc Six junction transistor signaltranslating system
US3165710A (en) * 1961-03-27 1965-01-12 Westinghouse Electric Corp Solid state oscillator
US3177414A (en) * 1961-07-26 1965-04-06 Nippon Electric Co Device comprising a plurality of transistors
JPS4632972B1 (ja) * 1967-11-13 1971-09-27
US3517324A (en) * 1968-01-22 1970-06-23 Eastman Kodak Co Complementary emitter follower
US3579059A (en) * 1968-03-11 1971-05-18 Nat Semiconductor Corp Multiple collector lateral transistor device
US3643235A (en) * 1968-12-30 1972-02-15 Ibm Monolithic semiconductor memory
US3817797A (en) * 1969-05-12 1974-06-18 Ibm Construction of monolithic chip and method of distributing power there-in for individaul electronic devices constructed thereon
BE756139A (fr) * 1969-09-15 1971-02-15 Rca Corp Circuit intermediaire integre pour le couplage d'un circuit de commandea impedance de sortie faible a une charge a impedance d'entree elevee
NL6917885A (ja) * 1969-11-28 1971-06-02
US3657612A (en) * 1970-04-20 1972-04-18 Ibm Inverse transistor with high current gain
DE2021824C3 (de) * 1970-05-05 1980-08-14 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische Halbleiterschaltung
US3648125A (en) * 1971-02-02 1972-03-07 Fairchild Camera Instr Co Method of fabricating integrated circuits with oxidized isolation and the resulting structure
US3778688A (en) * 1971-03-15 1973-12-11 Texas Instruments Inc Mos-bipolar high voltage driver circuit
DE2165729C3 (de) * 1971-12-30 1975-02-13 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithische, als Lese/Schreiboder als Festwertspeicher betreibbare Speicheranordnung
US3708691A (en) * 1972-01-21 1973-01-02 Tektronix Inc Large scale integrated circuit of reduced area including counter
DE2212168C2 (de) * 1972-03-14 1982-10-21 Ibm Deutschland Gmbh, 7000 Stuttgart Monolithisch integrierte Halbleiteranordnung
JPS4935030A (ja) * 1972-08-03 1974-04-01

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200138686A (ko) * 2020-11-25 2020-12-10 재단법인대구경북과학기술원 칼슘 이온 전지용 나시콘계 전극 조성물 및 이를 포함하는 칼슘 이온 전지

Also Published As

Publication number Publication date
CH551694A (de) 1974-07-15
US4286177A (en) 1981-08-25
DE2266040C2 (ja) 1991-08-08
NL8204833A (nl) 1983-04-05
JPS5719582B2 (ja) 1982-04-23
JPS5638858A (en) 1981-04-14
JPS5638856A (en) 1981-04-14
JPS5732510B2 (ja) 1982-07-12
JPS5623308B2 (ja) 1981-05-30
JPS5623310B2 (ja) 1981-05-30
JPS568868A (en) 1981-01-29
FR2138905A1 (ja) 1973-01-05
JPS5719581B2 (ja) 1982-04-23
YU35934B (en) 1981-08-31
AU4256572A (en) 1973-11-29
AU474945B2 (en) 1976-08-05
GB1398862A (en) 1975-06-25
NL188608B (nl) 1992-03-02
AR193989A1 (es) 1973-06-12
AU7098974A (en) 1976-01-08
DK138198C (ja) 1978-12-27
BR7203222D0 (pt) 1973-08-09
CA970473A (en) 1975-07-01
BE783738A (fr) 1972-11-20
JPS568869A (en) 1981-01-29
HK39278A (en) 1978-07-21
JPS604593B2 (ja) 1985-02-05
NL8204809A (nl) 1983-04-05
HK38678A (en) 1978-07-21
HK39078A (en) 1978-07-21
JPS51112192A (en) 1976-10-04
FR2138905B1 (ja) 1980-04-04
DE2266041C2 (ja) 1992-03-12
NO135614C (no) 1978-06-29
ES403026A1 (es) 1975-05-01
NL188608C (nl) 1992-08-03
JPS604594B2 (ja) 1985-02-05
US4714842A (en) 1987-12-22
JPS5719580B2 (ja) 1982-04-23
JPS6019669B2 (ja) 1985-05-17
IT958927B (it) 1973-10-30
US4056810A (en) 1977-11-01
JPS594862B2 (ja) 1984-02-01
JPS568866A (en) 1981-01-29
DK138198B (da) 1978-07-24
JPS5638854A (en) 1981-04-14
NL7107040A (ja) 1972-11-24
SE404459B (sv) 1978-10-02
NL187661C (nl) 1991-12-02
HK39178A (en) 1978-07-21
HK38978A (en) 1978-07-21
NL8203799A (nl) 1983-01-03
JPS5638857A (en) 1981-04-14
AT361042B (de) 1981-02-10
SE404460B (sv) 1978-10-02
DE2224574A1 (de) 1972-11-30
IE37694B1 (en) 1977-09-28
JPS568870A (en) 1981-01-29
NO135614B (ja) 1977-01-17
DE2266042C2 (ja) 1992-03-12
JPS5617056A (en) 1981-02-18
NL187551B (nl) 1991-06-03
JPS5215359B1 (ja) 1977-04-28
ATA439572A (de) 1980-07-15
NL8204877A (nl) 1983-04-05
SE7507351L (sv) 1975-06-26
JPS568867A (en) 1981-01-29
NL187550C (nl) 1991-11-01
HK38878A (en) 1978-07-21
YU135572A (en) 1980-12-31
JPS5638855A (en) 1981-04-14
HK38778A (en) 1978-07-21
JPS5638859A (en) 1981-04-14
SE382137B (sv) 1976-01-12
JPS5712302B2 (ja) 1982-03-10
NL187551C (nl) 1991-11-01
US4078208A (en) 1978-03-07
JPS5623309B2 (ja) 1981-05-30
IE37694L (en) 1972-11-22
ZA723230B (en) 1973-12-19
DE2224574C2 (ja) 1990-01-11

Similar Documents

Publication Publication Date Title
JPS5857910B2 (ja) 集積回路
US4412142A (en) Integrated circuit incorporating low voltage and high voltage semiconductor devices
US3993918A (en) Integrated circuits
US4007385A (en) Serially-connected circuit groups for intergrated injection logic
US3982266A (en) Integrated injection logic having high inverse current gain
US3631309A (en) Integrated circuit bipolar memory cell
US4700213A (en) Multi-drain enhancement JFET logic (SITL) with complementary MOSFET load
JP2635044B2 (ja) 半導体デバイス
EP0043007B1 (en) Saturation-limited bipolar transistor circuit structure and method of making
JPS6156627B2 (ja)
KR930001220B1 (ko) 반도체 집적회로 장치 및 그의 제조방법
US3890634A (en) Transistor circuit
US3704399A (en) Semiconductor device and circuit arrangement comprising the device
US4200879A (en) Integrated semiconductor device including static induction transistor
US4288805A (en) Integrated logic gate with NPN inverter, PNP clamp, coupling, Shottky diodes and diffused crossunder
US4475280A (en) Method of making an integrated circuit incorporating low voltage and high voltage semiconductor devices
US3979766A (en) Semiconductor device
US3663872A (en) Integrated circuit lateral transistor
US4243896A (en) I2 L Circuit with auxiliary transistor
US3284677A (en) Transistor with elongated base and collector current paths
JPS61113270A (ja) モノリシックトランジスタ論理回路
US4097888A (en) High density collector-up structure
CA1259135A (en) Selectively accessible memory having an active load
JPS5832505B2 (ja) 半導体集積回路
KR790001059B1 (ko) 반도체 장치