JPS588147B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- H01L27/0225—Charge injection in static induction transistor logic structures [SITL]
-
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- H01L27/0722—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with bipolar transistors and diodes, or capacitors, or resistors in combination with lateral bipolar transistors and diodes, or capacitors, or resistors
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Description
【発明の詳細な説明】
この発明は、注入論理型半導体集積回路装置（Ｉ２Ｌ回
路装置）の改良に関し、特にインジエクタ・トランジス
タのキャリア注入効率を向上させると共にドライバ・ト
ランジスタの少数キャリア蓄積効果を低減して高速動作
を可能にしたものである。
路装置）の改良に関し、特にインジエクタ・トランジス
タのキャリア注入効率を向上させると共にドライバ・ト
ランジスタの少数キャリア蓄積効果を低減して高速動作
を可能にしたものである。
従来、インジエクタ・トランジスタとしてラテラル・バ
イポーラ・トランジスタを用いると共にドライバ・トラ
ンジスタとしてゲートからチャンネルへの少数キャリア
の注入に応じてチャンネル導通を制御する形式の縦型接
合ＦＥＴ（電界効果トランジスタ）を用いたＩ２Ｌ回路
装置が提案されている。
イポーラ・トランジスタを用いると共にドライバ・トラ
ンジスタとしてゲートからチャンネルへの少数キャリア
の注入に応じてチャンネル導通を制御する形式の縦型接
合ＦＥＴ（電界効果トランジスタ）を用いたＩ２Ｌ回路
装置が提案されている。
このような装置において、高速動作を達成するためには
、インジエクタ・トランジスタのキャリア注入効率を高
めると共にドライバ・トランジスタのスイッチング速度
を高めるのが望ましい。
、インジエクタ・トランジスタのキャリア注入効率を高
めると共にドライバ・トランジスタのスイッチング速度
を高めるのが望ましい。
この発明の目的は、インジエクタ・トランジスタのキャ
リア注入効率を向上させると共にドライバ・トランジス
タの少数キャリア蓄積効果を低減して動作の高速化を図
った新規なＩ２Ｌ回路装置を提供することにある。
リア注入効率を向上させると共にドライバ・トランジス
タの少数キャリア蓄積効果を低減して動作の高速化を図
った新規なＩ２Ｌ回路装置を提供することにある。
この発明の特徴の１つは、ドライバ・トランジスタとし
ての縦型接合ＦＥＴにおいて、ゲート領域とソース領域
との間に従来存在していた比較的高抵抗率の半導体部分
を低抵抗率のものにした点にある。
ての縦型接合ＦＥＴにおいて、ゲート領域とソース領域
との間に従来存在していた比較的高抵抗率の半導体部分
を低抵抗率のものにした点にある。
もう少し具体的にいうと、比較的低抵抗率のゲート領域
と比較的低抵抗率のソース領域とを半導体基体内部で接
触するように形成した点にある。
と比較的低抵抗率のソース領域とを半導体基体内部で接
触するように形成した点にある。
このような特徴にしたがうと、ＦＥＴの動作特性を大き
く変化させることなく少数キャリヤ蓄積効果を軽減する
ことができる。
く変化させることなく少数キャリヤ蓄積効果を軽減する
ことができる。
何如ならば、ゲート−ソース間に従来存在していた高抵
抗率の半導体部分は、比較的高抵抗率のチャンネル領域
に連続して形成されていたものの実質上ＦＥＴの直流特
性に殆んど影響を与えず、しかも当該部分を低抵抗率の
ものにすることによりそこにおける少数キャリアの寿命
を短縮することができるからである。
抗率の半導体部分は、比較的高抵抗率のチャンネル領域
に連続して形成されていたものの実質上ＦＥＴの直流特
性に殆んど影響を与えず、しかも当該部分を低抵抗率の
ものにすることによりそこにおける少数キャリアの寿命
を短縮することができるからである。
この発明の実施にあたっては、金などのライフタイムキ
ラーをチャンネル領域にドープするか又はチャンネル領
域に対して電子線などの高エネルギー粒子を照射して格
子欠陥を導入するなどの手段によりチャンネル領域にお
ける少数キャリアの寿命を短縮する方法を併用してもよ
い。
ラーをチャンネル領域にドープするか又はチャンネル領
域に対して電子線などの高エネルギー粒子を照射して格
子欠陥を導入するなどの手段によりチャンネル領域にお
ける少数キャリアの寿命を短縮する方法を併用してもよ
い。
また、上記したこの発明の特徴にしたがえば、ゲート領
域に接して低抵抗率の領域が配置されることになるため
、トランジスタ動作に直接的に関係しない領域への不要
な少数キャリアの注入が抑制され、それによって電流利
得（ドレイン電流ＩＤとゲート電流ＩＧとの比ＩＤ／Ｉ
Ｇ）が増大されるという作用効果もある。
域に接して低抵抗率の領域が配置されることになるため
、トランジスタ動作に直接的に関係しない領域への不要
な少数キャリアの注入が抑制され、それによって電流利
得（ドレイン電流ＩＤとゲート電流ＩＧとの比ＩＤ／Ｉ
Ｇ）が増大されるという作用効果もある。
この発明の他の特徴は、インジエクタ・トランジスタと
してのラテラル・バイポーラ・トランジスタにおいて、
エミツタ領域の下方に従来依存していた比較的高抵抗率
の半導体部分をなくし、該エミツタ領域の底部にドライ
バ・トランジスタの比較的低抵抗率のソース領域を接触
させた点にある。
してのラテラル・バイポーラ・トランジスタにおいて、
エミツタ領域の下方に従来依存していた比較的高抵抗率
の半導体部分をなくし、該エミツタ領域の底部にドライ
バ・トランジスタの比較的低抵抗率のソース領域を接触
させた点にある。
このような特徴によれば、エミツタ領域からトランジス
タ動作に直接的に関係しない領域への不要な少数キャリ
アの注入が抑制され、エミツタ領域からベース領域への
少数キャリアの注入効率が向上する。
タ動作に直接的に関係しない領域への不要な少数キャリ
アの注入が抑制され、エミツタ領域からベース領域への
少数キャリアの注入効率が向上する。
要するに、この発明によれば、インジエクタ・トランジ
スタのキャリア注入効率が向上されると共に、ドライバ
・トランジスタのスイッチング速度が向上されるため、
高速論理動作が可能になるものである。
スタのキャリア注入効率が向上されると共に、ドライバ
・トランジスタのスイッチング速度が向上されるため、
高速論理動作が可能になるものである。
上記ならびにそれ以外のこの発明の目的ならびに特徴は
以下の実施例についての説明から明らかになるであろう
。
以下の実施例についての説明から明らかになるであろう
。
第１図および第２図には、この発明の一実施例によるＩ
２Ｌ回路装置の一部の断面構造及び各電極の平面配置が
それぞれ示されている。
２Ｌ回路装置の一部の断面構造及び各電極の平面配置が
それぞれ示されている。
第１図において、１０はシリコン製の半導体基体で、こ
の半導体基体１０は低抵抗率（不純物濃度１０１８〜１
０２１ｃｍ−３）のｎ型半導体層１１上に比較的高抵抗
率（不純物濃度１０１２〜１０１５ｃｍ−３）のｎ型半
導体層１２を１〜５μｍの厚さでエピタキシャル成長さ
せて成る。
の半導体基体１０は低抵抗率（不純物濃度１０１８〜１
０２１ｃｍ−３）のｎ型半導体層１１上に比較的高抵抗
率（不純物濃度１０１２〜１０１５ｃｍ−３）のｎ型半
導体層１２を１〜５μｍの厚さでエピタキシャル成長さ
せて成る。
勿論、拡散法による半導体基体でもよい。
ｎ型半導体層１２内には、低抵抗率（不純物濃度１０１
８〜１０２０ｃｍ−３）のＰ型半導体層１３，１４，１
５が選択拡散技術等によりｎ型半導体層１１に達するよ
うに１〜５μｍの深さで形成されている。
８〜１０２０ｃｍ−３）のＰ型半導体層１３，１４，１
５が選択拡散技術等によりｎ型半導体層１１に達するよ
うに１〜５μｍの深さで形成されている。
ｎ型半導体層１２のＰ型半導体層１３の間に位置する部
分の表面部に低抵抗率（（不純物濃度１０１８〜１０２
ｃｍ−３）の半導体層１６，１７，１８が選択拡散技術
等により１μｍ以下の深さで形成され、同様にｎ型半導
体１２のＰ型半導体層１５の間に位置する部分の表面部
に低抵抗率のｎ型半導体層１９，２０，２１が形成され
ている。
分の表面部に低抵抗率（（不純物濃度１０１８〜１０２
ｃｍ−３）の半導体層１６，１７，１８が選択拡散技術
等により１μｍ以下の深さで形成され、同様にｎ型半導
体１２のＰ型半導体層１５の間に位置する部分の表面部
に低抵抗率のｎ型半導体層１９，２０，２１が形成され
ている。
上記Ｐ型半導体層１３，１４，１５およびｎ型半導体層
１６，１７，１８，１９，２０，２１上に、電極２２，
２３，２４，２５，２６，２７，２８，２９，３０がそ
れぞれ蒸着技術等により形成されている。
１６，１７，１８，１９，２０，２１上に、電極２２，
２３，２４，２５，２６，２７，２８，２９，３０がそ
れぞれ蒸着技術等により形成されている。
またｎ型半導体層１１の下面に共通ソース電極として働
く電極３１が形成される。
く電極３１が形成される。
なお、３２はシリコン酸化膜である。上記のｎ型半導体
層１１および半導体層１２，１３，１６，１７，１８は
ドライバ・トランジスタＱｄ１としての縦形のｎチャン
ネル接合型ＦＥＴを構成する。
層１１および半導体層１２，１３，１６，１７，１８は
ドライバ・トランジスタＱｄ１としての縦形のｎチャン
ネル接合型ＦＥＴを構成する。
すなわちｐ型半導体層１３はゲート、ｎ型半導体層１１
はソース、ｎ型半導体層１２のｐ型半導体層１３によっ
て挾まれた部分（不純物濃度１０１２〜１０１５ｃｍ−
３、幅１〜５μｍ）はチャネル、ｎ型半導体層１６，１
７，１８とｎ型半導体層１６，１７，１８に近い部分は
ドレインとして作用する。
はソース、ｎ型半導体層１２のｐ型半導体層１３によっ
て挾まれた部分（不純物濃度１０１２〜１０１５ｃｍ−
３、幅１〜５μｍ）はチャネル、ｎ型半導体層１６，１
７，１８とｎ型半導体層１６，１７，１８に近い部分は
ドレインとして作用する。
上記ｎ型半導体層１１および半導体層１２，１４，１５
ぱ、インジエクタ・トランジスタＱｉとしてのｐｎｐラ
テラル・バイポーラ・トランジスタを構成するもので、
ｐ型半導体層１４がエミツタ、ｐ型半導体層１５のｐ型
半導体層１４に対向する部分がコレクタ、ｎ型半導体層
１２においてｐ型半導体層１４とこれに対向するｐ型半
導体層１５との間に位置する部分がベースとして作用す
る。
ぱ、インジエクタ・トランジスタＱｉとしてのｐｎｐラ
テラル・バイポーラ・トランジスタを構成するもので、
ｐ型半導体層１４がエミツタ、ｐ型半導体層１５のｐ型
半導体層１４に対向する部分がコレクタ、ｎ型半導体層
１２においてｐ型半導体層１４とこれに対向するｐ型半
導体層１５との間に位置する部分がベースとして作用す
る。
上記ｎ型半導体層１１および半導体層１２，１５１９，
２０，２１はドライバ・トランジスタＱｄ２としての縦
形のｎチャンネル接合型ＦＥＴを溝成する。
２０，２１はドライバ・トランジスタＱｄ２としての縦
形のｎチャンネル接合型ＦＥＴを溝成する。
ｐ型半導体層１５ぱゲート、ｎ型半導体層１１はソース
、ｎ型半導体層１２のｐ型半導体層１３によって挾まれ
た部分はチャンネル、ｎ型半導体層１２のｎ型半導体層
１９，２０，２１に近い部分およびｎ型半導体層１９，
２０，２１はドレインとして作用する。
、ｎ型半導体層１２のｐ型半導体層１３によって挾まれ
た部分はチャンネル、ｎ型半導体層１２のｎ型半導体層
１９，２０，２１に近い部分およびｎ型半導体層１９，
２０，２１はドレインとして作用する。
上記実施例の構造は、比較的低抵抗率のｎ型半導体層１
１の上に比較的高抵抗率のｎ型半導体層１２をエピタキ
シャル成長させた後、ｐ型半導体層１３，１４，１５を
ｎ型半導体層１１に達する深さで拡散形成することによ
り容易に得られるものである。
１の上に比較的高抵抗率のｎ型半導体層１２をエピタキ
シャル成長させた後、ｐ型半導体層１３，１４，１５を
ｎ型半導体層１１に達する深さで拡散形成することによ
り容易に得られるものである。
従来は、破線で示される境界線ＢＤから上側に半導体層
１２をエピタキシャル成長させた後、半導体層１２に達
しない深さでｐ型領域１３，１４，１５を拡散形成して
いたのでゲート領域１３，１５とソース領域１１との間
には、厚さｄを有する比較的高抵抗率のｎ型層１２の一
部分が介在していたが、上記したこの発明の実施例では
、比較的低抵抗率のゲート領域１３．１５とソース領域
１１とをたがいに接触させるように形成することによっ
て厚さｄに相当する高抵抗率介在部分を実質的に低抵抗
率のソース領域の一部分で置換し、当該部分での少数キ
ャリア蓄積効果を低減すると共にトランジスタ動作に無
関係な不要なキャリア注入を抑制するようになっている
。
１２をエピタキシャル成長させた後、半導体層１２に達
しない深さでｐ型領域１３，１４，１５を拡散形成して
いたのでゲート領域１３，１５とソース領域１１との間
には、厚さｄを有する比較的高抵抗率のｎ型層１２の一
部分が介在していたが、上記したこの発明の実施例では
、比較的低抵抗率のゲート領域１３．１５とソース領域
１１とをたがいに接触させるように形成することによっ
て厚さｄに相当する高抵抗率介在部分を実質的に低抵抗
率のソース領域の一部分で置換し、当該部分での少数キ
ャリア蓄積効果を低減すると共にトランジスタ動作に無
関係な不要なキャリア注入を抑制するようになっている
。
この場合、ゲート領域１３，１５にそれぞれはさまれた
チャンネル領域は厚さｄに相当する分だけその長さが従
来より減少するので、オン抵抗が減少する付加的メリッ
トが得られる。
チャンネル領域は厚さｄに相当する分だけその長さが従
来より減少するので、オン抵抗が減少する付加的メリッ
トが得られる。
上記した第１図の構造においては、ラテラル・バイポー
ラ・トランジスタＱｉのエミツタに相当するｐ型領域１
４もその底部がｎ型半導体層１１に接触するように形成
されているので、当該底部からの不要なキャリア注入が
抑制され、トランジスタＱｉのキャリア注入効率が改善
される。
ラ・トランジスタＱｉのエミツタに相当するｐ型領域１
４もその底部がｎ型半導体層１１に接触するように形成
されているので、当該底部からの不要なキャリア注入が
抑制され、トランジスタＱｉのキャリア注入効率が改善
される。
上記各トランジスタの電極２２，２３，２４，２５〜２
７，２８〜３０は例えば第２図に示されるような形状と
相対的な配置関係をもつ。
７，２８〜３０は例えば第２図に示されるような形状と
相対的な配置関係をもつ。
したがつて、各電極２２，２３，２４，２５〜２７，２
８〜３０がオーミツクに接触せしめられている半導体層
１３，１４，１５，１６〜１８，１９〜２１は、それぞ
れ対応する電極に相当する形状と配置関係を持っていて
よい。
８〜３０がオーミツクに接触せしめられている半導体層
１３，１４，１５，１６〜１８，１９〜２１は、それぞ
れ対応する電極に相当する形状と配置関係を持っていて
よい。
第３図は、第１図及び第２図に関して上述したＩ２Ｌ回
路装置の等価回路を示すもので、つぎに第３図をも参照
して上記装置の動作を説明する。
路装置の等価回路を示すもので、つぎに第３図をも参照
して上記装置の動作を説明する。
まず、便宜上、インジエクタ・トランジスタＱｉが遮断
し、かつ前段のドライバ・トランジスタＱｄ１が遮断し
ている状態を考える。
し、かつ前段のドライバ・トランジスタＱｄ１が遮断し
ている状態を考える。
この状態では、後段のドライバ・トランジスタＱｄ２の
ゲートから延びる空乏層がチャンネルを閉じている。
ゲートから延びる空乏層がチャンネルを閉じている。
また前段のドライバ・トランジスタＱｄ１のチャンネル
もそのゲートから延びる空乏層で閉じられている。
もそのゲートから延びる空乏層で閉じられている。
かかる状態でインジエクタ・トランジスタＱｉのインジ
エクション電極Ｉに正極性の電圧がかけられると、該イ
ンジエクタ・トランジスタＱｉからドライバ・トランジ
スタＱｄ２のゲートにキャリア（ホール）が注入される
。
エクション電極Ｉに正極性の電圧がかけられると、該イ
ンジエクタ・トランジスタＱｉからドライバ・トランジ
スタＱｄ２のゲートにキャリア（ホール）が注入される
。
その結果、ドライバ・トランジスタＱｄ２のゲートの電
位が上昇し、該ゲートから延びる空乏層が縮み、チャン
ネルが開かれ、ドレインとソースとの間が導通する。
位が上昇し、該ゲートから延びる空乏層が縮み、チャン
ネルが開かれ、ドレインとソースとの間が導通する。
各ドライバ・トランジスタは、そのゲート電位を０ボル
トからゲート接合のビルトイン電圧（約０．３〜０．７
Ｖ）前後まで変化することによってチャンネルの開閉を
行ないうるように各領域の寸法ならびに不純物濃度が決
定されている。
トからゲート接合のビルトイン電圧（約０．３〜０．７
Ｖ）前後まで変化することによってチャンネルの開閉を
行ないうるように各領域の寸法ならびに不純物濃度が決
定されている。
ゲート電位がビルトイン電圧又はその近傍の値になった
とき、ゲート領域１５からホールがチャンネル部分に注
入される。
とき、ゲート領域１５からホールがチャンネル部分に注
入される。
この注入キャリアの寿命を短縮して少数キャリア蓄積効
果を減らすには少なくともチャンネル部分に金などのラ
イフタイムキラーを導入しておくのが好ましい。
果を減らすには少なくともチャンネル部分に金などのラ
イフタイムキラーを導入しておくのが好ましい。
なお、前述のようにケート領域１５とソース領域１１と
がいずれも高不純物濃度を有し且つたがいに接触する形
で形成されているため、厚さｄに相当する介在部分の少
数キャリア蓄積効果は実質的に無視しうる程度に低減さ
れている。
がいずれも高不純物濃度を有し且つたがいに接触する形
で形成されているため、厚さｄに相当する介在部分の少
数キャリア蓄積効果は実質的に無視しうる程度に低減さ
れている。
ドライバ・トランジスタＱｄ２が導通している状態で、
前段のドライバ・トランジスタＱｄ１のゲート電極２２
に正電圧がかけられ該ドライバ・トランジスタＱｄ１が
導通すると、インジエクタ・トランジスタＱｉから後段
のドライバ・トランジスタＱｄ２のゲートに注入された
キャリア（ホール）が接続線Ｌを介して前段のドライバ
・トランジスタＱｄ１に吸い出される。
前段のドライバ・トランジスタＱｄ１のゲート電極２２
に正電圧がかけられ該ドライバ・トランジスタＱｄ１が
導通すると、インジエクタ・トランジスタＱｉから後段
のドライバ・トランジスタＱｄ２のゲートに注入された
キャリア（ホール）が接続線Ｌを介して前段のドライバ
・トランジスタＱｄ１に吸い出される。
その結果、後段のドライバ・トランジスタＱｄ２のゲー
トの電位は該ドライバ・トランジスタＱｄ２が導通しな
いような低い値に引き下げられ、該ドライバ・トランジ
スタＱｄ２は、少数キャリア蓄積効果が上述のように低
減されているので高速度で遮断する。
トの電位は該ドライバ・トランジスタＱｄ２が導通しな
いような低い値に引き下げられ、該ドライバ・トランジ
スタＱｄ２は、少数キャリア蓄積効果が上述のように低
減されているので高速度で遮断する。
なお、各ドライバ・トランジスタは、それが導通したと
きのドレイン−ソース間電圧が当該ドライバ・トランジ
スタが遮断状態に保持されるに必要なゲート電圧以下と
なるような内部抵抗を持つようにつくられている。
きのドレイン−ソース間電圧が当該ドライバ・トランジ
スタが遮断状態に保持されるに必要なゲート電圧以下と
なるような内部抵抗を持つようにつくられている。
第４図は、第３図に示したものと同様な回路接続を有す
るこの発明の他の実施例によるＩ２Ｌ回路装置の一部の
縦断面図である。
るこの発明の他の実施例によるＩ２Ｌ回路装置の一部の
縦断面図である。
この実施例においては、シリコンからなる低抵抗率のｎ
型半導体基体４１内に、低抵抗率のｐ型半導体層４３，
４４．４５が選択拡散技術により形成される。
型半導体基体４１内に、低抵抗率のｐ型半導体層４３，
４４．４５が選択拡散技術により形成される。
ついで、イオン・インプランテーション技術によりｐ型
不純物をｎ型半導体基体４１の上面から選択的に打ち込
み、高抵抗率のｎ型半導体層４６，４７，４８，４９，
５０，５１を形成する。
不純物をｎ型半導体基体４１の上面から選択的に打ち込
み、高抵抗率のｎ型半導体層４６，４７，４８，４９，
５０，５１を形成する。
この場合、これらの高抵抗率半導体層４６，４７，４８
，４９，５０，５１の表面には低抵抗率のｎ型半導体層
５２，５３，５４，５５，５６，５７をそれぞれ残存さ
せるようにイオン打込みを制御する。
，４９，５０，５１の表面には低抵抗率のｎ型半導体層
５２，５３，５４，５５，５６，５７をそれぞれ残存さ
せるようにイオン打込みを制御する。
上記ｐ型半導体層４３，４４，４５の上面、ｎ型半導体
基体４１の下面、およびｎ型半導体層５２，５３，５４
，５５，５６，５７の上面には、電極５８，５９，６０
，電極６４、電極６１，６２，６３，６５，６６，６７
が蒸着技術等によってそれぞれ形成される。
基体４１の下面、およびｎ型半導体層５２，５３，５４
，５５，５６，５７の上面には、電極５８，５９，６０
，電極６４、電極６１，６２，６３，６５，６６，６７
が蒸着技術等によってそれぞれ形成される。
なお、６８はシリコン酸化膜である。上記ｐ型半導体層
４３、低抵抗率ｎ型半導体層５２，５３，５４、及び高
抵抗率ｎ型半導体層４６，４７，４８はそれぞれドライ
バ・トランジスタＱｄ１としての接合型ＦＥＴのゲート
、ドレイン、及びチャンネルとして働く。
４３、低抵抗率ｎ型半導体層５２，５３，５４、及び高
抵抗率ｎ型半導体層４６，４７，４８はそれぞれドライ
バ・トランジスタＱｄ１としての接合型ＦＥＴのゲート
、ドレイン、及びチャンネルとして働く。
またｎ型半導体基体４１の残りの部分がドライバ・トラ
ンジスタＱｄ１のソースとなる。
ンジスタＱｄ１のソースとなる。
上記ｐ型半導体層４４、ｐ型半導体層４５のｐ型半導体
層４４に対向する部分、及び当該ｐ型半導体層４５と４
４との間に位置するｎ型半導体基体４１部分は、インジ
エクタ・トランジスタＱ１のエミツタ、コレクタ、及び
ベースとして作用する。
層４４に対向する部分、及び当該ｐ型半導体層４５と４
４との間に位置するｎ型半導体基体４１部分は、インジ
エクタ・トランジスタＱ１のエミツタ、コレクタ、及び
ベースとして作用する。
上記ｐ型半導体層４５、低抵抗率のｎ型半導体層５５，
５６，５７、高抵抗率のｎ型半導体層４９，５０，５１
、及びｎ型半導体基体４１の残り部分は、ドライバ・ト
ランジスタＱｄ２のゲート、ドレイン、チャンネル、及
びソースとしてそれぞれ作用する。
５６，５７、高抵抗率のｎ型半導体層４９，５０，５１
、及びｎ型半導体基体４１の残り部分は、ドライバ・ト
ランジスタＱｄ２のゲート、ドレイン、チャンネル、及
びソースとしてそれぞれ作用する。
この実施例のＩ２Ｌ回路装置の動作は第１図に示したも
のと同様である。
のと同様である。
この実施例においても、ゲート領域４３，４５が基体４
１内においてｎ型の低抵抗率ソース領域に接触するよう
に形成されているので、その接触部近傍の少数キャリア
蓄積効果を軽減すると共に不要なキャリア注入を制限す
ることができ、トランジスタＱｄ１、Ｑｄ２のスイッチ
ング速度及び電流利得を向上させることができる。
１内においてｎ型の低抵抗率ソース領域に接触するよう
に形成されているので、その接触部近傍の少数キャリア
蓄積効果を軽減すると共に不要なキャリア注入を制限す
ることができ、トランジスタＱｄ１、Ｑｄ２のスイッチ
ング速度及び電流利得を向上させることができる。
また、エミツタ領域４４の底部が低抵抗率ソース領域に
接触しているので、トランジスタＱｉのキャリア注入効
率が改善される。
接触しているので、トランジスタＱｉのキャリア注入効
率が改善される。
なお、この実施例の場合にも、前述した金のドーピング
などの他のキャリヤ寿命短縮手段を併用できること勿論
である。
などの他のキャリヤ寿命短縮手段を併用できること勿論
である。
以上のように、この発明のＩ２Ｌ回路装置はインジエク
タ・トランジスタのキャリア注入効率が高いと共にドラ
イバ・トランジスタのスイッチング速度が速いので、装
置全体としての動作速度が大幅に改善されるものである
。
タ・トランジスタのキャリア注入効率が高いと共にドラ
イバ・トランジスタのスイッチング速度が速いので、装
置全体としての動作速度が大幅に改善されるものである
。
次に、この発明の効果を第５図乃至第９図のデータにつ
いて説明する。
いて説明する。
これらのデータは、第１図の装置において半導体１１の
不純物濃度を５×１０１９ｃｍ−３とし、半導体層１２
の不純物濃度を５×１０１３ｃｍ−３とし、同層１２の
エピタキシャル層厚を５μｍ、４．１μｍ、２．８μｍ
の各種とし（但し、実際には半導体層１１からの０．８
μｍ程度のオートドーピングがあって、それぞれ４．２
μｍ、３．３μｍ、２．０μｍとなる）、ゲート拡散の
深さ及び濃度をそれぞれ２．０μｍ及び１×１０２０ｃ
ｍ−３とし、チャンネル寸法（幅）を５μｍ（マスク設
計値）とし、ドレイン拡散の深さ及び濃度をそれぞれ０
．３μｍ及び５×１０１９ｃｍ−３として得られたもの
であり、エピタキシャル層厚Ｔｅｐｉ＝２．８μｍの場
合がこの発明に相当し、これ以外のエピタキシャル層厚
の場合が従来例に相当する。
不純物濃度を５×１０１９ｃｍ−３とし、半導体層１２
の不純物濃度を５×１０１３ｃｍ−３とし、同層１２の
エピタキシャル層厚を５μｍ、４．１μｍ、２．８μｍ
の各種とし（但し、実際には半導体層１１からの０．８
μｍ程度のオートドーピングがあって、それぞれ４．２
μｍ、３．３μｍ、２．０μｍとなる）、ゲート拡散の
深さ及び濃度をそれぞれ２．０μｍ及び１×１０２０ｃ
ｍ−３とし、チャンネル寸法（幅）を５μｍ（マスク設
計値）とし、ドレイン拡散の深さ及び濃度をそれぞれ０
．３μｍ及び５×１０１９ｃｍ−３として得られたもの
であり、エピタキシャル層厚Ｔｅｐｉ＝２．８μｍの場
合がこの発明に相当し、これ以外のエピタキシャル層厚
の場合が従来例に相当する。
第５図は、ドレイン電流ＩＤ（Ａ）と電流利得との関係
を示したもので、測定条件はドレイン電圧ＶＤ＝１（Ｖ
）であった。
を示したもので、測定条件はドレイン電圧ＶＤ＝１（Ｖ
）であった。
また、第６図は、エピタキシャル層厚と電流利得との関
係を示したもので、測定条件はドレイン電圧ＶＤ＝１（
Ｖ）、ドレイン電流ＩＤ＝１０（ｍＡ）であった。
係を示したもので、測定条件はドレイン電圧ＶＤ＝１（
Ｖ）、ドレイン電流ＩＤ＝１０（ｍＡ）であった。
これらのデータによれば、この発明による電流利得向上
効果が十分認められる。
効果が十分認められる。
第７図は、ソース−ゲート間の接合容量ＣＪＳ（ｐＦ）
と電圧Ｖ＋φ（Ｖ）との関係を示したもので、拡散電位
φは０．６（Ｖ）である。
と電圧Ｖ＋φ（Ｖ）との関係を示したもので、拡散電位
φは０．６（Ｖ）である。
これによれば、この発明の場合に接合容量が増大するこ
とがわかる。
とがわかる。
第８図は、ドレイン電流ＩＤ（ｍＡ）とソース−ゲート
間の拡散容量パラメータであるしゃ断周波数Ｆｒ（ＭＨ
ｚ）との関係を示したもので、測定条件はドレイン電圧
ＶＤ＝１（Ｖ）であった。
間の拡散容量パラメータであるしゃ断周波数Ｆｒ（ＭＨ
ｚ）との関係を示したもので、測定条件はドレイン電圧
ＶＤ＝１（Ｖ）であった。
これによれば、この発明の場合にｆＴが大きくなる、す
なわち拡散容量が低減されることがわかる。
なわち拡散容量が低減されることがわかる。
第９図は、消費電力（ｗａｔｔ）とゲート遅延時間（ｓ
ｅｃ）との関係を示したもので、これによれば、この発
明の場合に高速動作が達成されることが明らかである。
ｅｃ）との関係を示したもので、これによれば、この発
明の場合に高速動作が達成されることが明らかである。
但し、低電力領域では逆転して速度が遅くなる。
第１図は、この発明の一実施例によるＩ２Ｌ回路装置を
示す断面図、第２図は、第１図の装置の電極配置を示す
上面図、第３図は、第１図の装置の等価回路図、第４図
は、この発明の他の実施例によるＩ２Ｌ回路装置を示す
断面図、第５図は、いくつかのエピタキシャル層厚につ
いてドレイン電流と電流利得との関係を示すグラフ、第
６図は、エピタキシャル層厚と電流利得との関係を示す
グラフ、第７図は、いくつかのエピタキシャル層厚につ
いてソース接合容量の電圧依存性を示すグラフ、第８図
は、いくつかのエピタキシャル層厚についてドレイン電
流としゃ断周波数との関係を示すグラフ、第９図は、い
くつかのエピタキシャル層厚について消費電力とゲート
遅延時間との関係を示すグラフである。 １０，４１・・・・・・半導体基体、Ｑｉ・・・・・・
インジエクタ用ｐｎｐトランジスタ、Ｑｄ１、Ｑｄ２・
・・・・・ドライバ用縦形接合ＦＥＴ。
示す断面図、第２図は、第１図の装置の電極配置を示す
上面図、第３図は、第１図の装置の等価回路図、第４図
は、この発明の他の実施例によるＩ２Ｌ回路装置を示す
断面図、第５図は、いくつかのエピタキシャル層厚につ
いてドレイン電流と電流利得との関係を示すグラフ、第
６図は、エピタキシャル層厚と電流利得との関係を示す
グラフ、第７図は、いくつかのエピタキシャル層厚につ
いてソース接合容量の電圧依存性を示すグラフ、第８図
は、いくつかのエピタキシャル層厚についてドレイン電
流としゃ断周波数との関係を示すグラフ、第９図は、い
くつかのエピタキシャル層厚について消費電力とゲート
遅延時間との関係を示すグラフである。 １０，４１・・・・・・半導体基体、Ｑｉ・・・・・・
インジエクタ用ｐｎｐトランジスタ、Ｑｄ１、Ｑｄ２・
・・・・・ドライバ用縦形接合ＦＥＴ。
Claims (1)
- １ 一主表面を有する半導体基体と、前記一主表面に形
成された比較的低抵抗率の第１の一導電型領域と、この
第１の一導電型領域の側部に隣接して前記一主表面に形
成された第１の反対導電型領域と、この第１の反対導電
型領域の前記第１の一導電型領域に隣接する方とは反対
側の側部に隣接して前記一主表面に形成された比較的低
抵抗率の第２の一導電型領域と、この第２の一導電型領
域にはさまれるように前記一主表面に形成された比較的
高抵抗率の第２の反対導電型領域と、前記第１及び第２
の一導電型領域並びに前記第１及び第２の反対導電型領
域の下方で前記一主表面にほぼ平行して延長するように
前記半導体基体の内部に形成された比較的低抵抗率の第
３の反対導電型領域とをそなえ、前記第１の一導電型領
域、前記第１の反対導電型領域及び前記第２の一導電型
領域をそれぞれエミツタ、ベース及びコレクタとするバ
イポーラ・トランジスタを構成し、前記第２の一導電型
領域、前記第２の反対導電型領域及び前記第３の反対導
電型領域をそれぞれゲート、チャンネル及びソースとす
る縦型接合電界効果トランジスタであってゲートからチ
ャンネルへの少数キャリアの注入に応じてチャンネル導
通を制御するものを構成し、前記半導体基体の内部で前
記第１の反対導電型領域と前記第３の反対導電型領域と
を接続して成る半導体集積回路装置において、前記第１
及び第２の一導電型領域と前記第３の反対導電型領域と
を前記半導体基体の内部で接触させたことを特徴とする
半導体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51147253A JPS588147B2 (ja) | 1976-12-08 | 1976-12-08 | 半導体集積回路装置 |
| NL7713457A NL7713457A (nl) | 1976-12-08 | 1977-12-06 | Halfgeleiderinrichting. |
| DE19772754734 DE2754734A1 (de) | 1976-12-08 | 1977-12-08 | Halbleitervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51147253A JPS588147B2 (ja) | 1976-12-08 | 1976-12-08 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5371574A JPS5371574A (en) | 1978-06-26 |
| JPS588147B2 true JPS588147B2 (ja) | 1983-02-14 |
Family
ID=15426038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51147253A Expired JPS588147B2 (ja) | 1976-12-08 | 1976-12-08 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS588147B2 (ja) |
| DE (1) | DE2754734A1 (ja) |
| NL (1) | NL7713457A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112192A (en) * | 1971-05-22 | 1976-10-04 | Philips Nv | Ic |
-
1976
- 1976-12-08 JP JP51147253A patent/JPS588147B2/ja not_active Expired
-
1977
- 1977-12-06 NL NL7713457A patent/NL7713457A/xx not_active Application Discontinuation
- 1977-12-08 DE DE19772754734 patent/DE2754734A1/de not_active Withdrawn
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51112192A (en) * | 1971-05-22 | 1976-10-04 | Philips Nv | Ic |
Also Published As
| Publication number | Publication date |
|---|---|
| DE2754734A1 (de) | 1978-06-15 |
| JPS5371574A (en) | 1978-06-26 |
| NL7713457A (nl) | 1978-06-12 |
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