JPH01160053A - 横形高圧トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、第１導電形の基板領域、この基板領域上に設
けられ且つ該基板領域とｐｎ接合を形成する反対の第２
導電形の半導体層、および、表面に隣接した第１導電形
のベース領域と、このベース領域内に設けられた第２導
電形のエミッタ領域と、前記の基板領域と半導体層の間
にあって前記のベース領域の下方に位置する高濃度にド
ープされた埋込層と、表面に隣接する第２導電形のコレ
クタ接点領域と、ベース領域と前記のコレクタ接点領域
の間に位置し且つバリヤ層により前記の半導体層より分
離されたゲート電極とを有するバイポーラトランジスタ
を有する半導体をもった半導体デバイスに関するもので
ある。

このような半導体デバイスは欧州特許明細書ＢＰ４５４
４７号に記載されている。

高電圧が用いられる回路に使用されるトランジスタに対
しては、半導体層内に形成された縦形バイポーラトラン
ジスタと横形接合電界効果トランジスタとより成り、そ
の１つのゲート電極が基板で構成される構造が屡々選ば
れる。基板はこの場合半導体層と反対の導電形である。

この構造の２つの実施態様が前記の欧州特許明細書に記
載されている。

第１の実施態様では、縦形１１ｎｐ）ランジスタのベー
ス領域が埋込層を越えて突出して延在し、かくして前記
の電界効果トランジスタの別のゲート電極を形成し、そ
のチャネルはコレクタ領域（−半導体層）の一部で形成
される。

このトランジスタが、コレクタがエミッタ、ベースおよ
び基板に対して高い電圧を有するように作動されると、
電界効果トランジスタは表面側と基板側の両方がら空乏
化される。ベース領域と基板の間の半導体層の厚さを通
しての空乏化は、ブレークダウン電圧以下で生じ（所謂
ＲＥＳＩＩＲＦ原理）、その結果、非常に高いコレクタ
ーベース電圧を用いることができ、一方、表面に平行な
比較的強い電界の影響の下で可なりのエミッターコレク
タ電流がそれでも流れることができる。

エミッタホロワ動作では、エミッタ、ベース及びコレク
タはすべて基板に対して高い電圧を有する。半導体層は
この場合は基板側からだけ空乏化され、一方半導体層の
厚さの一部は空乏化されないままで残り、したがって低
いエミッターコレクタ電圧でも十分に大きな電流が半導
体層を通って流れることができる。けれども、エミッタ
ホロワの形の動作における重要な制限は、ベース領域の
外側部分が半導体層および基板とバイポーラ寄生ｐｎｐ
　　トランジスタを形成することがあるということであ
る。ｎｐｎ　　トランジスタのオーバードライブの場合
にベース−コレクタ接合が逆方向にバイアスされると、
大きなホール流が前記のｐｎｐ　　）ランジスタを経て
注入されるが、このホール流は極めて望ましくなく、デ
バイスの修復不可能な損傷を招くことがある。したがっ
て、この実施態様はエミッタホロワ形態での動作には余
り適しない。

前記の欧州特許明細書に記載された第２の実施態様によ
れば、埋込層はｎｐｎ　　）ランジスタの全ベース領域
下方に延在し、電界効果トランジスタの別のゲート電極
は、基板と電気的に接続された別個のｐ形表面領域によ
り形成されている。この実施態様もエミッタホロワ形態
での動作に余り適しない。この場合エミッタ、ベースお
よびコレクタ一４＝ に存する基板に対して高い電圧において、半導体層は両
ゲート電極（基板およびｐ形表面領域）から完全に空乏
化される。低いエミッターコレクタ電圧において、表面
に平行な十分に強い電界がないために半導体層を通って
電流が流れることができず、したがってデバイスは適切
に動作するとこができない。

本発明の目的は、特に、前述したデバイスに固有の欠点
を除去するかまたはこれ等の欠点を少なくとも可なりの
程度迄低減し、エミッタホロワ形態での使用に適した高
圧で働くトランジスタを得ることにある。

本発明によれば、冒頭に記載した種類の半導体デバイス
において、ゲート電極がエミッタ領域に電気的に接続さ
れたことを特徴とするものである。

エミッタホロワ形態での動作時、本発明の半導体デバイ
スでは表面からの空乏化は生じない。そ（７）上、ベー
スすなわち順方向のコレクターベース接合を有するベー
スのオーバードライブの場合、基板への電荷キャリヤの
注入は全くまたは事実上生じない。コレクターベース接
合で注入された少数電荷キャリヤは実際にエミッタと短
絡されたゲート電極によって集められ、その上大部分が
埋込層によって阻止される。

前記のバリヤ層は、例えば、整流する金属−半導体接合
（ショットキー接合）によって形成することができる。

けれども、ゲート電極は、半導体層とｐｎ接合を形成す
る第１導電形の半導体領域によって構成するのが有利で
ある。

本発明の一実施態様では、ゲート電極は、絶縁（バリヤ
）層により半導体表面より分離された導電層により構成
される。

別の好ましい実施態様では、高濃度にドープされた第２
導電形の分離領域は、表面から第２導電形の埋込層に延
在し、この埋込層と共に半導体内のベース領域を完全に
包囲する。その結果、へ−ス領域のオーバードライブの
場合、基板への注入は更に一層強く阻止される。

更に、半導体層と基板領域の間に、高濃度にドープされ
、ゲート電極の下方に位置する第１導電形の埋込層を設
けるのも好ましい。したがって基板側からの空乏化が増
加するが、これは所定の状況では望ましい。

前述したように、本発明の利点は、バイポーラトランジ
スタがエミッタホロワ形態で接続された回路において十
分に実現される。

以下本発明を図面を参照して実施態様により更に詳しく
説明する。

第１図は本発明の半導体デバイスの略断面図を示す。こ
のデバイスは簡単のために線ＭＭ’を中心として（径方
向に）対称的となるように示されているが、これは別に
必要不可欠なことではない。

このデバイスは、この実施態様では珪素より成る半導体
１を有するが、他の半導体材料を用いてもよい。半導体
１は３・１０１０１４ａｔｏ／ｃＩｎ３のドーピング濃
度を有する第１導電形、この例ではｐ形、の基板領域２
を有する。酸化珪素層１３で被覆された第２の反対導電
形の半導体層３が前記の基板領域上に配けられる。この
実施態様では、前記の層３は、約２０μｍの厚さと６・
１０”　ａｔｏｍｓ／ｃｍ３のドーピング濃度を有する
ｎ形エピタキシャル層で、基板領域２とｐｎ接合４を形
成する。

デバイスは更に、表面５に隨接し且つ例えば３μｍの厚
さを有する第１（ｐ）導電形のベース領域６と、このベ
ース領域内に設けられ且つ２μｍの深さを有する第２（
ｎ）導電形のエミッタ領域７と、ならびに、基板領域２
と半導体層３の間に配設され且つベース領域６の下方に
位置する第２（ｎ）導電形の高濃度にドープされた埋込
層８とを有するバイポーラトランジスタを有する。更に
、例えば表面５に隣接するエミッタ領域７と同じ深さと
ドーピング濃度を有する第２（ｎ）導電形のコレクタ接
点９、ならびに、ベース領域６とコレクタ領域９の間に
位置してバリヤ層１１により半導体層３より分離された
ゲート電極が存する。この実施態様では、このゲート電
極は、高濃度にドープされた部分１０Ａと弱くドープさ
れた部分１０Ｂより成り、バリヤ層１１は、これ等の部
分１０＾、１０Ｂとｎ形層３とで形成されたｐｎ接合に
よって形成される。

本発明によれば、ゲート電極１０Ａ、ＩＯＢはエミッ夕
領域７と電気的に接続される。第１図の実施態様では、
この接続は、ゲート電極の高濃度にドープされた部分１
０Ａ　とエミッタ領域７とに接触した金属層１２により
行われる。

前述したトランジスタ構造をエミッタホロワ配置で用い
、比較的高い電圧がｐｎ接合４の両側に逆方向に加えら
れると、層３の空乏化がｐｎ接合より生じる。エミッタ
電圧がｐｎ接合４の両側の電圧にくらべて極く小さい時
には、ゲート電極がエミッタ領域７と接続されているた
め該ゲート電極とｎ形層３間のｐｎ接合１１からは実質
的な空乏は生じない。したがって、エミッタが略々コレ
クタ電位にあるようにしたエミッタホロワ配置のトラン
ジスタ（７，６，９）を用いると、層３は完全にピンチ
オフされず、その結果電流は低いエミッターコレクタ電
圧でも流れることができる。

けれども、エミッタが略々基板電位の時には空乏化が層
３の接合１１から生じる。ｐｎ接合１１と４からの空乏
層は、ブレークダウンが生じる前に互に出合う可能性を
有しなければならない。この条件を満たすために、層３
のドーピング濃度とゲート電極の下方のこの層の厚さと
の積が略々０．８　ＸＩＯ”と１．５　ＸＩＯ１２ａｔ
ｏｍｓ／ｃｍ２の間になければならない。

更に、コレクターベースが順方向に接続されているトラ
ンジスタのオーバードライブの場合には、基板２へのホ
ールの注入は全くまたは事実上行われない。実際にこれ
等ホールば、エミッタ７と短絡されたゲート電極１０Ａ
、　ＩＯＢによって集められる。

その上、集められないホールは、層３に対し高濃度のｎ
形ドーピングを有する埋込層によって止められる。

以上述べたトランジスタ構造は通常の技術によってつく
ることができるもので、種々の半導体層のドーピングと
厚さは、所望される特性および／または用途に従って当
業者が選ぶことができる。

第２図は別の実施態様を示したもので、この第２図では
、高濃度にドープされたｐ形埋込層２０が、ゲート電極
１０Ａ、　ＩＯＢの下方で半導体層３と基板領域２の間
に設けられている。その結果、基板側からの層３の空乏
は更に増されることができる。

第３図に断面で示した好ましい別の実施態様では、ベー
ス領域６から基板領域２への電荷キャリヤの注入は更に
強く妨げられる。この実施態様では、埋込層８と同じ導
電形の高濃度にドープされた領域３０が更に設けられ、
この領域は、表面５に延在し、埋込層８と共にベース領
域を完全に包囲する。

今迄述べた本発明の半導体デバイスの実施態様では、ゲ
ート電極１０Ａ、　ＩＯＢは、逆にバイアスされたｐｎ
接合１１によって半導体層３より分離された半導体領域
である。好ましい別の実施態様によれば、ゲート電極は
、絶縁層４１によって半導体表面５より分離された導電
層４０によって形成される（第４図参照）。この導電層
はこの場合接続層１２も形成する同じ金属層によって形
成されているが、これは別に必要不可欠なことではない
。前記の絶縁層４１は、酸化珪素層、窒化珪素層或はそ
の他の単一または複合絶縁層でもよい。したがって、半
導体層３に対して十分に高い負電圧が絶縁層４１に加え
られた時半導体層３が表面５から空乏化されることがで
きる。金属−絶縁体一半導体構造（４０，４１゜３）が
形成される。前記の層４０に対して選ばれる材料は、金
属の代りに、多結晶珪素、金属珪化物またはその他の導
電性材料でもよい。前記の絶縁層４１は、層３の空乏が
上側より生じる回路においてこの空乏が一般の動作電圧
で十分に生しる程に薄く選ぶことができる。

本発明は、第１図に示したようにトランジスタ（７，６
，９）がエミッタホロワ（入力電圧■、出力電圧Ｕ）と
して接続された回路において特に重要である。

関係のｐｎ接合の比較的高いブレークダウン電圧に対し
て好ましい条件を得るために、浅い、弱くドープされた
領域（ＩＯＢ、　１４Ａ）　（“′延長部″）が強くド
ープされた領域１０Ａと１４に更に加えられているが、
前記の延長部はｐｎ接合（１１，１６）の両側の比較的
低い電圧で既に空乏化され、表面の電界の強さを低減す
る。ベース領域６にもこのような延長部を設けることが
できる。けれども、これ等の延長部は何れも本願発明に
不可欠なものではない。

本発明は以上述べた実施態様に限定されるものではない
。例えば、珪素以外の半導体材料を用いてもよく、更に
、種々の半導体領域の導電形は、（同時に）反対の導電
形に代え、同時に種々の電圧を逆にすることもできる。

その上更に、このデバイスは、実施態様におけるように
アイランド状の層部分に配される必要はなく、一方径方
向に対称的に構成される必要もない。

【図面の簡単な説明】

第１図は本発明の半導体デバイスの一実施態様の略断面
図 第２図は別の実施態様の略断面図 第３図は更に別の実施態様の略断面図 第４図は更に別の実施態様の略断面図である。 １・・・半導体　　　　　　２・・・基板領域３・・・
半導体層　　　　　４，１５．１６・・・ｐｎ接合５・
・・表面　　　　　　　６・・・ベース領域７・・・エ
ミッタ領域　　　８，２０・・・埋込層９・・・コレク
タ接点領域　１０Ａ、ＩＯＢ、４０・・・ゲート電極１
１・・・バリヤ層（ｐｎ接合） １２・・・金属層　　　　　　１３・・・絶縁層３０・
・・分離領域

Claims (1)

1. 【特許請求の範囲】 １、第１導電形の基板領域、この基板領域上に設けられ
   且つ該基板領域とｐｎ接合を形成する反対の第２導電形
   の半導体層、および、表面に隣接した第１導電形のベー
   ス領域と、このベース領域内に設けられた第２導電形の
   エミッタ領域と、前記の基板領域と半導体層の間にあっ
   て前記のベース領域の下方に位置する高濃度にドープさ
   れた埋込層と、表面に隣接する第２導電形のコレクタ接
   点領域と、ベース領域と前記のコレクタ接点領域の間に
   位置し且つバリヤ層により前記の半導体層より分離され
   たゲート電極とを有するバイポーラトランジスタを有す
   る半導体をもった半導体デバイスにおいて、ゲート電極
   はエミッタ領域に電気的に接続されたことを特徴とする
   半導体デバイス。 ２、ゲート電極は、半導体層とｐｎ接合を形成する第１
   導電形の半導体領域で構成された請求項１記載の半導体
   デバイス。 ３、ゲート電極は、絶縁層により半導体表面より分離さ
   れた導電層により構成された請求項１記載の半導体デバ
   イス。 ４、高濃度にドープされた第２導電形の分離領域は、表
   面から第２導電形の埋込層に延在し、この埋込層と共に
   半導体内のベース領域を完全に包囲する請求項１乃至３
   の何れか１項記載の半導体デバイス。 ５、高濃度にドープされた第１導電形の埋込層は、半導
   体層と基板領域の間に設けられ、ゲート電極の下方に位
   置する請求項１乃至４の何れか１項記載の半導体デバイ
   ス。 ６、バイポーラトランジスタはエミッタホロワの形で接
   続された請求項１乃至５の何れか１項記載の半導体デバ
   イス。