JPH0654777B2 - ラテラルトランジスタを有する回路 - Google Patents
ラテラルトランジスタを有する回路Info
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- JPH0654777B2 JPH0654777B2 JP60023653A JP2365385A JPH0654777B2 JP H0654777 B2 JPH0654777 B2 JP H0654777B2 JP 60023653 A JP60023653 A JP 60023653A JP 2365385 A JP2365385 A JP 2365385A JP H0654777 B2 JPH0654777 B2 JP H0654777B2
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- Japan
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- transistor
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- collector
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- 239000000758 substrate Substances 0.000 description 10
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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- H01L29/0646—PN junctions
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- Engineering & Computer Science (AREA)
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はラテラルトランジスタに係り、特に基板に対し
て電流が流入又は流出する現象を防止することを企図し
たラテラルトランジスタを有する回路に関する。
て電流が流入又は流出する現象を防止することを企図し
たラテラルトランジスタを有する回路に関する。
［従来技術］ 第３図は、従来のラテラルトランジスタを有する回路の
一例を示す破断斜視図である。
一例を示す破断斜視図である。
同図において、Ｐ型基板１上にベース領域としてＮ−層
２が形成され、Ｎ−層２内にＰ型エミッタ領域３と、Ｐ
型の第１コレクタ領域４および第２コレクタ領域５と、
ベース電極とのオーミックコンタクトをとるためのＮ＋
領域６とが形成されている。
２が形成され、Ｎ−層２内にＰ型エミッタ領域３と、Ｐ
型の第１コレクタ領域４および第２コレクタ領域５と、
ベース電極とのオーミックコンタクトをとるためのＮ＋
領域６とが形成されている。
［発明が解決しようとする問題点］ しかしながら、このようなラテラルトランジスタでは、
コレクタ・エミッタ間電圧Vceが小さくなり飽和動作状
態になると、エミッタ領域３から流出した電流がコレク
タ領域４又は５に捕獲されず、基板１又は素子分離領域
へ流入するという現象が生ずる。このようなエミッタ領
域から基板側へ流れる電流はトランジスタ動作に何ら寄
与していない上に、このようなトランジスタを用いて回
路を構成した場合、不要な電流が電源から接地側へ流れ
てしまう。
コレクタ・エミッタ間電圧Vceが小さくなり飽和動作状
態になると、エミッタ領域３から流出した電流がコレク
タ領域４又は５に捕獲されず、基板１又は素子分離領域
へ流入するという現象が生ずる。このようなエミッタ領
域から基板側へ流れる電流はトランジスタ動作に何ら寄
与していない上に、このようなトランジスタを用いて回
路を構成した場合、不要な電流が電源から接地側へ流れ
てしまう。
このような問題点は、第３図に示すマルチコレクタ型ラ
テラルトランジスタだけでなく、単一コレクタ型であっ
ても同様である。
テラルトランジスタだけでなく、単一コレクタ型であっ
ても同様である。
［問題点を解決するための手段］ 上記問題を解決するために、本発明のラテラルトランジ
スタを有する回路は、ベース領域を含むＮ型半導体領域
内に設けられたＰ型のエミッタ領域及びコレクタ領域
と、該Ｎ型半導体領域内であって該コレクタ領域に対し
て該エミッタ領域の設けられている領域とは反対側の領
域内に設けられたＰ型半導体領域と、を有するラテラル
トランジスタと、 前記ラテラルトランジスタのコレクタと入力端子との間
に設けられたトランジスタと、 負荷回路を駆動する為に前記ラテラルトランジスタのコ
レクタ電圧に基づいて動作を行なう負荷駆動用トランジ
スタと、 を有し、 前記ラテラルトランジスタのＰ型半導体領域が前記入力
端子に接続されていることを特徴とする。
スタを有する回路は、ベース領域を含むＮ型半導体領域
内に設けられたＰ型のエミッタ領域及びコレクタ領域
と、該Ｎ型半導体領域内であって該コレクタ領域に対し
て該エミッタ領域の設けられている領域とは反対側の領
域内に設けられたＰ型半導体領域と、を有するラテラル
トランジスタと、 前記ラテラルトランジスタのコレクタと入力端子との間
に設けられたトランジスタと、 負荷回路を駆動する為に前記ラテラルトランジスタのコ
レクタ電圧に基づいて動作を行なう負荷駆動用トランジ
スタと、 を有し、 前記ラテラルトランジスタのＰ型半導体領域が前記入力
端子に接続されていることを特徴とする。
［作用］ 本発明では、ラテラルトランジスタが飽和動作状態であ
っても、上記Ｐ型半導体領域が入力端子に接続されてい
るために、エミッタ領域から基板側へ流れるはずの不要
な電流を入力端子に流すことができ、入力端子に流れる
電流とラテラルトランジスタのエミッタ領域に流れる電
流とを一致させることができる。
っても、上記Ｐ型半導体領域が入力端子に接続されてい
るために、エミッタ領域から基板側へ流れるはずの不要
な電流を入力端子に流すことができ、入力端子に流れる
電流とラテラルトランジスタのエミッタ領域に流れる電
流とを一致させることができる。
［実施例］ 以下、本発明の実施例を図面を用いて詳細に説明する。
第１図(A)は、本発明によるラテラルトランジスタの一
実施例の概略的平面図、第１図(B)は、そのＩ−Ｉ線断
面図、第１図(C)は、その等価回路図である。
実施例の概略的平面図、第１図(B)は、そのＩ−Ｉ線断
面図、第１図(C)は、その等価回路図である。
各図において、Ｐ−基板１１上にＮ＋埋込み層１２を形
成した後、エピタキシャル成長によってＮ−層１３を形
成する。続いて、素子分離領域としてＰ＋領域１４を拡
散等によって形成して、Ｎ−層１３を各素子毎に電気的
に分離する。続いて、Ｐ＋エミッタ領域１５、Ｐ＋の第
１コレクタ領域１６および第２コレクタ領域１７、そし
てコレクタ領域１６および１７を取り囲んだＰ＋領域１
８を形成し、最後にＮ＋領域１９をＰ＋領域１８を取り
囲むように形成する。ただし、Ｎ＋領域１９が図示され
るようにＰ＋領域を取り囲む必要は必ずしもないが、取
り囲んだ構成の方が寄生効果を減少させる利点がある。
また、Ｎ＋領域１９は、図中の破線で示されるように、
深く形成してもよい。
成した後、エピタキシャル成長によってＮ−層１３を形
成する。続いて、素子分離領域としてＰ＋領域１４を拡
散等によって形成して、Ｎ−層１３を各素子毎に電気的
に分離する。続いて、Ｐ＋エミッタ領域１５、Ｐ＋の第
１コレクタ領域１６および第２コレクタ領域１７、そし
てコレクタ領域１６および１７を取り囲んだＰ＋領域１
８を形成し、最後にＮ＋領域１９をＰ＋領域１８を取り
囲むように形成する。ただし、Ｎ＋領域１９が図示され
るようにＰ＋領域を取り囲む必要は必ずしもないが、取
り囲んだ構成の方が寄生効果を減少させる利点がある。
また、Ｎ＋領域１９は、図中の破線で示されるように、
深く形成してもよい。
なお、第１図(A)および(B)においては、素子表面に形成
された各電極や絶縁膜等の具体的構造は省略してあり、
各電極のみ略記されている。すなわち、エミッタ領域１
５からエミッタ電極Ｅ、コレクタ領域１６および１７か
ら各々コレクタ電極Ｃ１およびＣ２、Ｎ＋領域１９から
ベース電極Ｂ、そしてＰ＋領域１８から電極Ｔがそれぞ
れ取り出されている。
された各電極や絶縁膜等の具体的構造は省略してあり、
各電極のみ略記されている。すなわち、エミッタ領域１
５からエミッタ電極Ｅ、コレクタ領域１６および１７か
ら各々コレクタ電極Ｃ１およびＣ２、Ｎ＋領域１９から
ベース電極Ｂ、そしてＰ＋領域１８から電極Ｔがそれぞ
れ取り出されている。
このような構成において、電極Ｔにコレクタ電極Ｃ１又
はＣ２より低い電圧が印加されるようにすれば、たとえ
ばコレクタ電極Ｃ２とエミッタ電極Ｅとの間の電圧が減
少してトランジスタが飽和動作状態となっても、エミッ
タ領域１５からの電流はコレクタ領域１７の電位より低
いＰ＋領域１８に流れ、基板１１側へ流れなくなる。
はＣ２より低い電圧が印加されるようにすれば、たとえ
ばコレクタ電極Ｃ２とエミッタ電極Ｅとの間の電圧が減
少してトランジスタが飽和動作状態となっても、エミッ
タ領域１５からの電流はコレクタ領域１７の電位より低
いＰ＋領域１８に流れ、基板１１側へ流れなくなる。
このような本実施例を用いた回路を具体的に示す。
第２図は、本実施例を用いて構成したスイッチング装置
の一例を示す回路図である。
の一例を示す回路図である。
同図において、本実施例であるラテラルトランジスタＱ
６のコレクタ電極Ｃ１とベース電極Ｂとが接続され、実
質的に２個のＰＮＰトランジスタガ電流ミラー型定電流
回路を形成し、Ｑ６のコレクタ電極Ｃ１およびＣ２は、
ＮＰＮトランジスタＱ３およびＱ４のコレクタ電極に各
々接続されている。ただし、Ｑ３およびＱ４のエミッタ
面積の比率はｎ：１である。Ｑ３およびＱ４の各ベース
電極は共に抵抗Ｒ１を介して電源２０の正電極に接続さ
れ、Ｑ３およびＱ４がバイアスされている。抵抗Ｒ１は
高抵抗であればよいが、ＦＥＴ等の定電流性素子を用い
てもよい。Ｑ３のエミッタ電極は抵抗Ｒ２を介して、Ｑ
４のエミッタ電極は直接、入力端子２１に接続されてい
る。また、Ｑ６の電極Ｔも入力端子２１に接続されてい
る。
６のコレクタ電極Ｃ１とベース電極Ｂとが接続され、実
質的に２個のＰＮＰトランジスタガ電流ミラー型定電流
回路を形成し、Ｑ６のコレクタ電極Ｃ１およびＣ２は、
ＮＰＮトランジスタＱ３およびＱ４のコレクタ電極に各
々接続されている。ただし、Ｑ３およびＱ４のエミッタ
面積の比率はｎ：１である。Ｑ３およびＱ４の各ベース
電極は共に抵抗Ｒ１を介して電源２０の正電極に接続さ
れ、Ｑ３およびＱ４がバイアスされている。抵抗Ｒ１は
高抵抗であればよいが、ＦＥＴ等の定電流性素子を用い
てもよい。Ｑ３のエミッタ電極は抵抗Ｒ２を介して、Ｑ
４のエミッタ電極は直接、入力端子２１に接続されてい
る。また、Ｑ６の電極Ｔも入力端子２１に接続されてい
る。
また、Ｑ６のコレクタ電極Ｃ２はＰＮＰトランジスタＱ
５のベース電極に接続され、Ｑ５のエミッタ電極は電源
２０の正電極に、Ｑ５のコレクタ電極は負荷回路２２を
介して接地線ＧＮＤに、各々接続されている。電源２０
の負電極は接地線ＧＮＤに接続されているから、負荷回
路２２はＱ５のオン・オフ動作によって駆動される。ま
た、Ｑ６のエミッタ電極Ｅは共に電源２０の正電極に接
続され、電流が供給される。
５のベース電極に接続され、Ｑ５のエミッタ電極は電源
２０の正電極に、Ｑ５のコレクタ電極は負荷回路２２を
介して接地線ＧＮＤに、各々接続されている。電源２０
の負電極は接地線ＧＮＤに接続されているから、負荷回
路２２はＱ５のオン・オフ動作によって駆動される。ま
た、Ｑ６のエミッタ電極Ｅは共に電源２０の正電極に接
続され、電流が供給される。
このような回路構成において、入力端子２１に流れる電
流Ｉがしきい値Ｉthを超える毎にＱ５のオン・オフ状態
が変化することになるが、そのしきい値Ｉthは、後述す
るように、Ｑ４に対するＱ３のエミッタ面積比ｎと、Ｑ
３のエミッタ電極に接続された抵抗Ｒ２とによって設定
される。
流Ｉがしきい値Ｉthを超える毎にＱ５のオン・オフ状態
が変化することになるが、そのしきい値Ｉthは、後述す
るように、Ｑ４に対するＱ３のエミッタ面積比ｎと、Ｑ
３のエミッタ電極に接続された抵抗Ｒ２とによって設定
される。
次に、このような構成を有する本実施例のスイッチ動作
を説明する。
を説明する。
まず電流Ｉがしきい値より小さい場合は、Ｒ３の両端の
電圧差が低いためにＱ５はオフ状態であり、電流Ｉの抑
制動作は行われない。また、Ｑ３のエミッタ面積がＱ４
のそれより大きいために、Ｑ３のコレクタ電流Ｉｃ３は
Ｑ４のコレクタ電流Ｉｃ４より大きくなる（Ｉｃ３＞Ｉ
ｃ４）。しかし、Ｑ６は電流ミラー型定電流回路を形成
しているために、エミッタ電極Ｅとコレクタ電極Ｃ２と
の間は、Ｑ３のコレクタ電流Ｉｃ３と同等の電流が流れ
る状態となり、その結果コレクタ電極Ｃ２の電位は電源
２０の電圧近くまで上昇する。このために、Ｑ５はオフ
状態を保持し、負荷回路２２へ電流は供給されない。こ
の時、Ｑ６のエミッタ電極Ｅとコレクタ電極Ｃ２との間
の電位差は小さくなっているために、従来はエミッタ領
域１５から基板１１を通して接地側へ不要な電流が流れ
ていた。しかし、本実施例では、そのような電流はＰ＋
領域１８で捕獲され、電極Ｔを通して入力端子２１へ流
れる。
電圧差が低いためにＱ５はオフ状態であり、電流Ｉの抑
制動作は行われない。また、Ｑ３のエミッタ面積がＱ４
のそれより大きいために、Ｑ３のコレクタ電流Ｉｃ３は
Ｑ４のコレクタ電流Ｉｃ４より大きくなる（Ｉｃ３＞Ｉ
ｃ４）。しかし、Ｑ６は電流ミラー型定電流回路を形成
しているために、エミッタ電極Ｅとコレクタ電極Ｃ２と
の間は、Ｑ３のコレクタ電流Ｉｃ３と同等の電流が流れ
る状態となり、その結果コレクタ電極Ｃ２の電位は電源
２０の電圧近くまで上昇する。このために、Ｑ５はオフ
状態を保持し、負荷回路２２へ電流は供給されない。こ
の時、Ｑ６のエミッタ電極Ｅとコレクタ電極Ｃ２との間
の電位差は小さくなっているために、従来はエミッタ領
域１５から基板１１を通して接地側へ不要な電流が流れ
ていた。しかし、本実施例では、そのような電流はＰ＋
領域１８で捕獲され、電極Ｔを通して入力端子２１へ流
れる。
電流Ｉが次第に大きくなると、電流Ｉｃ３も増大してＲ
２における電圧降下分が増大する。そのために、Ｑ４の
ベース・エミッタ間電圧がＱ３のベース・エミッタ間電
圧に比べて次第に大きくなる。しかし、電流ＩがＱ３と
Ｑ４とのエミッタ面積比ｎとＲ２とで決定されるしきい
値Ｉthに達しない限り、Ｉｃ３＞Ｉｃ４の状態が続き、
Ｑ５はオフ状態を保持する。
２における電圧降下分が増大する。そのために、Ｑ４の
ベース・エミッタ間電圧がＱ３のベース・エミッタ間電
圧に比べて次第に大きくなる。しかし、電流ＩがＱ３と
Ｑ４とのエミッタ面積比ｎとＲ２とで決定されるしきい
値Ｉthに達しない限り、Ｉｃ３＞Ｉｃ４の状態が続き、
Ｑ５はオフ状態を保持する。
次に、電流Ｉがしきい値Ｉthを超えると、Ｑ３およびＱ
４のコレクタ電流に関してはＩｃ３＜Ｉｃ４の状態とな
る。しかし、Ｑ６のコレクタ電極Ｃ２の電流状態はＩｃ
３と同等であるために、Ｑ４のコレクタ電位は低下し、
Ｑ５はオン状態となって負荷回路２２へ電源２０から電
流が供給される。
４のコレクタ電流に関してはＩｃ３＜Ｉｃ４の状態とな
る。しかし、Ｑ６のコレクタ電極Ｃ２の電流状態はＩｃ
３と同等であるために、Ｑ４のコレクタ電位は低下し、
Ｑ５はオン状態となって負荷回路２２へ電源２０から電
流が供給される。
このように、負荷回路２２に電流を供給しないオフ状態
で、電源２０から接地側への電流をなくすことができ
る。また、入力端子２１に流れる電流Ｉとトランジスタ
Ｑ６に流れ込む電流とを同等にすることができ、無駄な
電流を抑えることができる。
で、電源２０から接地側への電流をなくすことができ
る。また、入力端子２１に流れる電流Ｉとトランジスタ
Ｑ６に流れ込む電流とを同等にすることができ、無駄な
電流を抑えることができる。
［発明の効果］ 以上詳細に説明したように、本発明によるラテラルトラ
ンジスタを有する回路は、飽和動作状態であっても、不
要な電流を基板側へ流さないようにできるためい、消費
電力を節約することができる。
ンジスタを有する回路は、飽和動作状態であっても、不
要な電流を基板側へ流さないようにできるためい、消費
電力を節約することができる。
第１図(A)は、本発明によるラテラルトランジスタの一
実施例の概略的平面図、第１図(B)は、そのＩ−Ｉ線断
面図、第１図(C)は、その等価回路図、 第２図は、本実施例を用いて構成したスイッチング装置
の一例を示す回路図、 第３図は、従来のラテラルトランジスタの一例を示す破
断斜視図である。 １１……基板、１３……Ｎ−層 １５……エミッタ領域 １６、１７……コレクタ領域 １８……Ｐ＋領域、１９……Ｎ＋領域
実施例の概略的平面図、第１図(B)は、そのＩ−Ｉ線断
面図、第１図(C)は、その等価回路図、 第２図は、本実施例を用いて構成したスイッチング装置
の一例を示す回路図、 第３図は、従来のラテラルトランジスタの一例を示す破
断斜視図である。 １１……基板、１３……Ｎ−層 １５……エミッタ領域 １６、１７……コレクタ領域 １８……Ｐ＋領域、１９……Ｎ＋領域
Claims (5)
- 【請求項１】ベース領域を含むＮ型半導体領域内に設け
られたＰ型のエミッタ領域及びコレクタ領域と、該Ｎ型
半導体領域内であって該コレクタ領域に対して該エミッ
タ領域の設けられている領域とは反対側の領域内に設け
られたＰ型半導体領域と、を有するラテラルトランジス
タと、 前記ラテラルトランジスタのコレクタと入力端子との間
に設けられたトランジスタと、 負荷回路を駆動する為に前記ラテラルトランジスタのコ
レクタ電圧に基づいて動作を行なう負荷駆動用トランジ
スタと、 を有し、 前記ラテラルトランジスタのＰ型半導体領域が前記入力
端子に接続されていることを特徴とするラテラルトラン
ジスタを有する回路。 - 【請求項２】特許請求の範囲第１項に記載のラテラルト
ランジスタを有する回路において、 前記ラテラルトランジスタは２つのコレクタを有してお
り、該２つのコレクタが前記トランジスタとしての２つ
のＮＰＮトランジスタに接続されていることを特徴とす
るラテラルトランジスタを有する回路。 - 【請求項３】特許請求の範囲第１項に記載のラテラルト
ランジスタを有する回路において、 前記負荷駆動用トランジスタは、前記ラテラルトランジ
スタのコレクタと前記トランジスタとしてのＮＰＮトラ
ンジスタのコレクタとにベースが接続されたＰＮＰトラ
ンジスタであることを特徴とするラテラルトランジスタ
を有する回路。 - 【請求項４】特許請求の範囲第１項に記載のラテラルト
ランジスタを有する回路において、 前記ラテラルトランジスタは２つのコレクタを有してお
り、該２つのコレクタが前記トランジスタとしてのエミ
ッタ面積比の異なる２つのＮＰＮトランジスタに接続さ
れ、 前記負荷駆動用トランジスタは、前記ラテラルトランジ
スタの一方のコレクタと前記エミッタ面積の小さいＮＰ
Ｎトランジスタのコレクタにベースが接続されたＰＮＰ
トランジスタであり、 電源端子が、前記ラテラルトランジスタのエミッタと、
前記２つのＮＰＮトランジスタのベースに接続された第
１の抵抗と、前記ＰＮＰトランジスタのエミッタとに接
続されており、 前記エミッタ面積の大きいトランジスタは第２の抵抗を
介して前記入力端子に接続されていることを特徴とする
ラテラルトランジスタを有する回路。 - 【請求項５】特許請求の範囲第２項に記載のラテラルト
ランジスタを有する回路において、 前記２つのＮＰＮトランジスタのエミッタ面積比が１：
ｎであることを特徴とするラテラルトランジスタを有す
る回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023653A JPH0654777B2 (ja) | 1985-02-12 | 1985-02-12 | ラテラルトランジスタを有する回路 |
| DE19863604173 DE3604173A1 (de) | 1985-02-12 | 1986-02-10 | Lateraltransistor |
| US07/219,857 US4807009A (en) | 1985-02-12 | 1988-07-13 | Lateral transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60023653A JPH0654777B2 (ja) | 1985-02-12 | 1985-02-12 | ラテラルトランジスタを有する回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61183963A JPS61183963A (ja) | 1986-08-16 |
| JPH0654777B2 true JPH0654777B2 (ja) | 1994-07-20 |
Family
ID=12116487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60023653A Expired - Lifetime JPH0654777B2 (ja) | 1985-02-12 | 1985-02-12 | ラテラルトランジスタを有する回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4807009A (ja) |
| JP (1) | JPH0654777B2 (ja) |
| DE (1) | DE3604173A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4684877A (en) * | 1986-06-17 | 1987-08-04 | General Motors Corporation | Electrical system utilizing a concentric collector PNP transistor |
| DE3638923A1 (de) * | 1986-11-14 | 1988-05-26 | Telefunken Electronic Gmbh | Integrierte schaltungsanordnung |
| NL8702671A (nl) * | 1987-11-09 | 1989-06-01 | Philips Nv | Laterale hoogspanningstransistor. |
| IT1215792B (it) * | 1988-02-04 | 1990-02-22 | Sgs Thomson Microelectronics | Transistore di tipo pnp verticale a collettore isolato con dispositivo per eliminare l'effetto di componenti parassiti di giunzione. |
| DE3813436A1 (de) * | 1988-04-21 | 1989-11-02 | Siemens Ag | Schaltungsanordnung zur verhinderung von substratstroemen |
| JP3110502B2 (ja) * | 1991-07-31 | 2000-11-20 | キヤノン株式会社 | カレント・ミラー回路 |
| US5508551A (en) * | 1994-03-02 | 1996-04-16 | Harris Corporation | Current mirror with saturation limiting |
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