JPS6159662B2 - - Google Patents
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- JPS6159662B2 JPS6159662B2 JP54063901A JP6390179A JPS6159662B2 JP S6159662 B2 JPS6159662 B2 JP S6159662B2 JP 54063901 A JP54063901 A JP 54063901A JP 6390179 A JP6390179 A JP 6390179A JP S6159662 B2 JPS6159662 B2 JP S6159662B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明はI2L（Integrated Injection Logic）半
導体装置に関する。
導体装置に関する。
I2Lの一般的構造は第１図、第１Ａ図に示すよ
うにn+型基板１又はn+型埋込層上方にｎ型エピ
タキシヤル層２を形成し、ラテラル形pnpトラン
ジスタのエミツタ（インジエクタ）となる横長形
状ｐ型拡散層３とコレクタ（インバースnpnトラ
ンジスタのベース）となる複数のｐ型拡散層４を
上記インジエクタの長辺に対向して形成し、各イ
ンバーストランジスタのベースにマルチコレクタ
となるn+型拡散層５を形成したものであり、ラ
テラルpnpトランジスタのコレクタがnpnトラン
ジスタのベースを兼ね、しかも特別に分離拡散層
を必要としないことから集積化、電力遅延時間を
小さくしうることで注目されている。
うにn+型基板１又はn+型埋込層上方にｎ型エピ
タキシヤル層２を形成し、ラテラル形pnpトラン
ジスタのエミツタ（インジエクタ）となる横長形
状ｐ型拡散層３とコレクタ（インバースnpnトラ
ンジスタのベース）となる複数のｐ型拡散層４を
上記インジエクタの長辺に対向して形成し、各イ
ンバーストランジスタのベースにマルチコレクタ
となるn+型拡散層５を形成したものであり、ラ
テラルpnpトランジスタのコレクタがnpnトラン
ジスタのベースを兼ね、しかも特別に分離拡散層
を必要としないことから集積化、電力遅延時間を
小さくしうることで注目されている。
かかるI2Lにおいて、インジエクタとなるｐ拡
散層３が横長形状であり、この上に形成されるア
ルミニウム電極コンタクトも長細くインジエクタ
ラインの始端部イと終端部ロとではアルミニウム
抵抗分により数Ｖ程度の電位降下が生じる。
散層３が横長形状であり、この上に形成されるア
ルミニウム電極コンタクトも長細くインジエクタ
ラインの始端部イと終端部ロとではアルミニウム
抵抗分により数Ｖ程度の電位降下が生じる。
I2Lのインジエクシヨン電流はインジエクタの
電位に対し指数的に変化する。このため、インジ
エクタからコレクタ（インバースnpnトランジス
タのベース）へ向うインジエクシヨン電流Ia，
Ib，Ic……がIa＞Ib＞Ic……と不均一を生じ、I2L
動作マージンが低下する、つまりインバースnpn
トランジスタの電流吸込能力の過不足を生じて製
造マージンを低下させることになつた。
電位に対し指数的に変化する。このため、インジ
エクタからコレクタ（インバースnpnトランジス
タのベース）へ向うインジエクシヨン電流Ia，
Ib，Ic……がIa＞Ib＞Ic……と不均一を生じ、I2L
動作マージンが低下する、つまりインバースnpn
トランジスタの電流吸込能力の過不足を生じて製
造マージンを低下させることになつた。
本発明は上記した従来技術の問題点を解消する
ためになされたものであり、その目的はI2Lにお
ける動作マージンの向上にある。
ためになされたものであり、その目的はI2Lにお
ける動作マージンの向上にある。
上記目的を達成するため本発明は、インジエク
タにおける電極とのコンタクト形状を変え、ある
いはラテラルトランジスタのベース幅を変えるこ
とによりインジエクタ始端と終端の間でのインジ
エクシヨン電流の不均一をなくすことを要旨とす
る。
タにおける電極とのコンタクト形状を変え、ある
いはラテラルトランジスタのベース幅を変えるこ
とによりインジエクタ始端と終端の間でのインジ
エクシヨン電流の不均一をなくすことを要旨とす
る。
以下、実施例にそつて本発明を詳述する。
第２図に示すようにラテラルpnpトランジスタ
のインジエクタｐ型拡散領域３において、この領
域の電極６とのコンタクト７を細長三角形状と
し、インジエクシヨン電流の入る始端から終端に
かけてコンタクト幅d1，d2を次第に大きくなるよ
うに形成する。第２Ａ図、第２Ｂ図に第２図にお
ける始端側イ及び末端側ロの断面が示される。２
はシリコンｎ型半導体基体、３はラテラルpnpト
ランジスタのインジエクタｐ型拡散領域、８は表
面シリコン酸化膜、６はインジエクタｐ型拡散領
域にオーミツクコンタクトするアルミニウム電極
である。ｐ型拡散領域３の幅は一定であるからコ
ンタクト幅d1が小さい始端部イではコンタクトか
ら拡散接合に至る抵抗R1が大きくなり、コンタ
クト幅d2の大きい終端部ロでは抵抗R2は大きく
なる。このようにコンタクト形状を変えることで
インジエクタにバラスト抵抗を付したと同じこと
になり、始端から終端に至る間でのアルミニウム
配線抵抗による電位降下分がこれによつて補償さ
れ、各コレクタ（インバースnpnトランジスタの
ベース）へのインジエクシヨン電流の不均一はな
くなり、動作マージンは向上することになつた。
のインジエクタｐ型拡散領域３において、この領
域の電極６とのコンタクト７を細長三角形状と
し、インジエクシヨン電流の入る始端から終端に
かけてコンタクト幅d1，d2を次第に大きくなるよ
うに形成する。第２Ａ図、第２Ｂ図に第２図にお
ける始端側イ及び末端側ロの断面が示される。２
はシリコンｎ型半導体基体、３はラテラルpnpト
ランジスタのインジエクタｐ型拡散領域、８は表
面シリコン酸化膜、６はインジエクタｐ型拡散領
域にオーミツクコンタクトするアルミニウム電極
である。ｐ型拡散領域３の幅は一定であるからコ
ンタクト幅d1が小さい始端部イではコンタクトか
ら拡散接合に至る抵抗R1が大きくなり、コンタ
クト幅d2の大きい終端部ロでは抵抗R2は大きく
なる。このようにコンタクト形状を変えることで
インジエクタにバラスト抵抗を付したと同じこと
になり、始端から終端に至る間でのアルミニウム
配線抵抗による電位降下分がこれによつて補償さ
れ、各コレクタ（インバースnpnトランジスタの
ベース）へのインジエクシヨン電流の不均一はな
くなり、動作マージンは向上することになつた。
第３図はインジエクタにおけるコンタクトを階
段形状に形成した場合の例を示す。この例におい
ても始端側イのコンタクト幅d1を小さく終端にい
くほど大きくとることにより、第２図の例の場合
と全く同様の効果が得られる。
段形状に形成した場合の例を示す。この例におい
ても始端側イのコンタクト幅d1を小さく終端にい
くほど大きくとることにより、第２図の例の場合
と全く同様の効果が得られる。
第４図はインジエクタ３とラテラルpnpトラン
ジスタを構成する各コレクタ（インバースnpnト
ランジスタのベース）との間において、始端側イ
のベース幅W1を大きくし、終端側ロにかけて順
次ベース幅を小さく（W1＞W2＞…）なるように
変化させてインバースnpnトランジスタの電流吸
込みを平均化した場合の例を示す。このような構
造によれば、ベース幅が小さいほどインジエクタ
電流の吸込みが良いためインジエクタ配線抵抗に
よるインジエクシヨン電流降下の補正をすること
ができ、また同一チツプ内で異なるインジエクシ
ヨン電流をもつI2Lのインタフエース等にも有効
である。
ジスタを構成する各コレクタ（インバースnpnト
ランジスタのベース）との間において、始端側イ
のベース幅W1を大きくし、終端側ロにかけて順
次ベース幅を小さく（W1＞W2＞…）なるように
変化させてインバースnpnトランジスタの電流吸
込みを平均化した場合の例を示す。このような構
造によれば、ベース幅が小さいほどインジエクタ
電流の吸込みが良いためインジエクタ配線抵抗に
よるインジエクシヨン電流降下の補正をすること
ができ、また同一チツプ内で異なるインジエクシ
ヨン電流をもつI2Lのインタフエース等にも有効
である。
第５図は各インバースnpnトランジスタ拡散領
域４ａ，４ｂの始端の位置をそろえる一方、イン
ジエクタｐ拡散領域３側を階段形状とすること
で、ベース幅W1＞W2……とし、各インバース
npnトランジスタの電流吸込み能力をコントロー
ルした場合の例を示す。
域４ａ，４ｂの始端の位置をそろえる一方、イン
ジエクタｐ拡散領域３側を階段形状とすること
で、ベース幅W1＞W2……とし、各インバース
npnトランジスタの電流吸込み能力をコントロー
ルした場合の例を示す。
前記した本発明に関連し、第６図に示すように
半導体基体の一主面表面にインジエクシヨン電流
供給用配線９を形成し、この配線より複数のラテ
ラルpnpトランジスタのインジエクタ３ａ，３ｂ
……を並列に配設し各インジエクタにインバース
npnトランジスタ４ａ，４ｂ……を対向させた
I2Lの例を次に述べる。
半導体基体の一主面表面にインジエクシヨン電流
供給用配線９を形成し、この配線より複数のラテ
ラルpnpトランジスタのインジエクタ３ａ，３ｂ
……を並列に配設し各インジエクタにインバース
npnトランジスタ４ａ，４ｂ……を対向させた
I2Lの例を次に述べる。
第６図に示すようにI2Lのインジエクシヨン電
流はインジエクタの電位に対し指数的に変化する
ためインジエクシヨン電流供給配線９の始端側
（Ａ部）のインジエクタ３ａと終端側（Ｅ部）の
インジエクタ部とではインジエクシヨン電流Ia，
Ie…が２〜５割（例えば5mV〜10mVの電圧降下
がある）のばらつきがありＥ部からＡ部を駆動す
るためβｉ（I2Lnpnインバーストランジスタの
ｈFE）のマージンが低下する。そこで本発明にお
いては第７図に示すように、インジエクシヨン電
流供給配線を太幅のアルミニウム幹線１０により
形成するとともにこの幹線１０と、各インジエク
タ３ａ，３ｂとの間に細いアルミニウム支線１１
ａ，１１ｂ…をそれぞれの長さが始端側を長く終
端側が短くなるようにそれぞれ抵抗値が異なる抵
抗として設けたものである。すなわち第７Ａ図の
等価回路図を参照し、 R2＝Ｒ１Ｉ１−ＲＢ（Ｉ２＋Ｉ３＋Ｉ４＋…）／Ｉ２ R3＝Ｒ２Ｉ２−ＲＣ（Ｉ３＋Ｉ４＋…）／Ｉ３ ＲE＝Ｒｏ−１ Ｉｏ−１／ＩＥ のようにR1，R2，R3を選ぶことにより各インジ
エクタＡ，Ｂ，Ｃ…に同一のインジエクシヨン電
流が流れるようにする。このようにすることでと
くにI2L・LSIおよび高速大電流I2Lにおいてβｉ
動作下限が〓１に低下し製造マージンを向上する
ことができる。
流はインジエクタの電位に対し指数的に変化する
ためインジエクシヨン電流供給配線９の始端側
（Ａ部）のインジエクタ３ａと終端側（Ｅ部）の
インジエクタ部とではインジエクシヨン電流Ia，
Ie…が２〜５割（例えば5mV〜10mVの電圧降下
がある）のばらつきがありＥ部からＡ部を駆動す
るためβｉ（I2Lnpnインバーストランジスタの
ｈFE）のマージンが低下する。そこで本発明にお
いては第７図に示すように、インジエクシヨン電
流供給配線を太幅のアルミニウム幹線１０により
形成するとともにこの幹線１０と、各インジエク
タ３ａ，３ｂとの間に細いアルミニウム支線１１
ａ，１１ｂ…をそれぞれの長さが始端側を長く終
端側が短くなるようにそれぞれ抵抗値が異なる抵
抗として設けたものである。すなわち第７Ａ図の
等価回路図を参照し、 R2＝Ｒ１Ｉ１−ＲＢ（Ｉ２＋Ｉ３＋Ｉ４＋…）／Ｉ２ R3＝Ｒ２Ｉ２−ＲＣ（Ｉ３＋Ｉ４＋…）／Ｉ３ ＲE＝Ｒｏ−１ Ｉｏ−１／ＩＥ のようにR1，R2，R3を選ぶことにより各インジ
エクタＡ，Ｂ，Ｃ…に同一のインジエクシヨン電
流が流れるようにする。このようにすることでと
くにI2L・LSIおよび高速大電流I2Lにおいてβｉ
動作下限が〓１に低下し製造マージンを向上する
ことができる。
本発明は前記実施例に限定されることなく種々
の応用形態が考えられる。
の応用形態が考えられる。
例えば第７図に示したインジエクシヨン電流供
給用配線を第２図、又は第４図のI2L構造に併用
することができる。
給用配線を第２図、又は第４図のI2L構造に併用
することができる。
第１図は従来のI2Lの拡散領域配置を示す平面
図、第１Ａ図は第１図のＡ−Ａ断面図である。第
２図は本発明によるI2L装置の一例を示す平面
図、第２Ａ図、第２Ｂ図は第２図のＡ−Ａ及びＢ
−Ｂ断面図である。第３図は本発明の他の例を示
す平面図である。第４図は本発明によるI2L装置
の他の例を示す平面図、第４Ａ図、第４Ｂ図は第
４図におけるＡ−Ａ断面図及びＢ−Ｂ断面図であ
る。第５図は本発明の他の例を示す平面図であ
る。第６図のインジエクシヨン電流供給配線と
I2Lとの配置形態を示す平面図、第７図は本発明
による例を示す平面図、第７Ａ図は第７図におけ
るインジエクシヨン電流供給配線の等価回路図で
ある。 １……n+基板、２……ｎ型エピタキシヤル層
（半導体基体）、３……ラテラルpnpトランジスタ
のインジエクタｐ型拡散領域、４，４ａ，４ｂ…
…コレクタ（インバースnpnトランジスタ）ｐ型
拡散領域、５……インバースnpnトランジスタの
n+コレクタ拡散領域、６……アルミニウム電
極、７……コンタクト部、８……表面酸化膜、９
……インジエクシヨン電流供給用配線、１０……
太いアルミニウム幹線、１１ａ，１１ｂ……細い
アルミニウム支線。
図、第１Ａ図は第１図のＡ−Ａ断面図である。第
２図は本発明によるI2L装置の一例を示す平面
図、第２Ａ図、第２Ｂ図は第２図のＡ−Ａ及びＢ
−Ｂ断面図である。第３図は本発明の他の例を示
す平面図である。第４図は本発明によるI2L装置
の他の例を示す平面図、第４Ａ図、第４Ｂ図は第
４図におけるＡ−Ａ断面図及びＢ−Ｂ断面図であ
る。第５図は本発明の他の例を示す平面図であ
る。第６図のインジエクシヨン電流供給配線と
I2Lとの配置形態を示す平面図、第７図は本発明
による例を示す平面図、第７Ａ図は第７図におけ
るインジエクシヨン電流供給配線の等価回路図で
ある。 １……n+基板、２……ｎ型エピタキシヤル層
（半導体基体）、３……ラテラルpnpトランジスタ
のインジエクタｐ型拡散領域、４，４ａ，４ｂ…
…コレクタ（インバースnpnトランジスタ）ｐ型
拡散領域、５……インバースnpnトランジスタの
n+コレクタ拡散領域、６……アルミニウム電
極、７……コンタクト部、８……表面酸化膜、９
……インジエクシヨン電流供給用配線、１０……
太いアルミニウム幹線、１１ａ，１１ｂ……細い
アルミニウム支線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体に、インジエクタトランジスタと
インバーストランジスタとを含むIIL素子が形成
された半導体装置であつて、上記インジエクタト
ランジスタのエミツタとなるインジエクタ領域に
おける電極コンタクト部面積を始端から終端にい
くにつれて広くしたことを特徴とする半導体装
置。 ２ 半導体基体に、インジエクタトランジスタと
インバーストランジスタとを含むIIL素子が複数
形成された半導体装置であつて、前記複数のイン
ジエクタトランジスタはラテラルPNPトランジス
タからなり、それらの複数のインジエクタトラン
ジスタのエミツタはインジエクタ領域として共通
に設けられ、このインジエクタ領域に対向して複
数のコレクタ領域が設けられており、前記ラテラ
ルPNPトランジスタのベース幅を、前記インジエ
クタ領域の電流源手段接続側となる始端から終端
にいくにつれて小さくしたことを特徴とする半導
体装置。 ３ 半導体基体の一主面表面にラテラルトランジ
スタとなる複数のインジエクタ拡散領域と、各イ
ンジエクタ領域に対向するインバーストランジス
タ拡散領域とでI2Lを構成するとともに、各イン
ジエクタ拡散領域に接続するインジエクシヨン電
流供給用配設した半導体装置において、上記イン
ジエクシヨン電流供給用配線を太い幅の幹線と各
インジエクタ領域を接続する細い幅の支線とから
なり幹線の始端から終端にかけて支線の長さを順
次短く形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390179A JPS55156361A (en) | 1979-05-25 | 1979-05-25 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6390179A JPS55156361A (en) | 1979-05-25 | 1979-05-25 | Semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55156361A JPS55156361A (en) | 1980-12-05 |
| JPS6159662B2 true JPS6159662B2 (ja) | 1986-12-17 |
Family
ID=13242673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6390179A Granted JPS55156361A (en) | 1979-05-25 | 1979-05-25 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55156361A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS596573A (ja) * | 1982-07-02 | 1984-01-13 | Matsushita Electric Ind Co Ltd | 横型バイポ−ラトランジスタ |
-
1979
- 1979-05-25 JP JP6390179A patent/JPS55156361A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55156361A (en) | 1980-12-05 |
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