JPH0525234Y2 - - Google Patents
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- Publication number
- JPH0525234Y2 JPH0525234Y2 JP12032487U JP12032487U JPH0525234Y2 JP H0525234 Y2 JPH0525234 Y2 JP H0525234Y2 JP 12032487 U JP12032487 U JP 12032487U JP 12032487 U JP12032487 U JP 12032487U JP H0525234 Y2 JPH0525234 Y2 JP H0525234Y2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- semiconductor substrate
- element formation
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 14
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 239000004065 semiconductor Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 10
- 210000000746 body region Anatomy 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 6
- 230000000694 effects Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000007261 regionalization Effects 0.000 description 1
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は集積回路に関する。
〔従来の技術〕
最近の集積回路の高集積度化に伴い、種々の工
夫がなされている。
夫がなされている。
特に、限定された応用回路と使用条件では更に
微細化が可能となる。
微細化が可能となる。
第３図は従来の集積回路の一例の断面模式図、
第４図は第３図の特価回路である。
第４図は第３図の特価回路である。
ｐ形半導体基板１上にｎ形エピタキシヤル領域
３を形成し、その中にｐ形分離領域４，４′で複
数の素子形式領域が設けられている。
３を形成し、その中にｐ形分離領域４，４′で複
数の素子形式領域が設けられている。
素子形成領域の左側の上層にはnpnトランジス
タＴのエミツタ領域６E、ベース領域６Bが設けら
れ、ベース領域６Bの下のｐ形半導体基板１の上
にはn+形の埋込層２が設けられ、コレクタ内部
抵抗を小さくしている。
タＴのエミツタ領域６E、ベース領域６Bが設けら
れ、ベース領域６Bの下のｐ形半導体基板１の上
にはn+形の埋込層２が設けられ、コレクタ内部
抵抗を小さくしている。
分離領域４′を介して距離Ｌを離れて右隣の素
子形成領域の上層に拡散抵抗体Ｒが設けられてい
る。
子形成領域の上層に拡散抵抗体Ｒが設けられてい
る。
IC回路は、基板逆電圧VSを印加して二つの素
子の干渉をなくした状態で、独立した素子として
各端子TB，TE，TC，TR1及びTR2を配線して構成
する。
子の干渉をなくした状態で、独立した素子として
各端子TB，TE，TC，TR1及びTR2を配線して構成
する。
〔考案が解決しようとする問題点〕
上述した従来の集積回路は、各素子形成領域内
の干渉や寄生素子の影響を避けて絶縁するため
に、各素子形成領域間に分離領域を設けているの
で、集積回路の高集積度化が制限されるという問
題があつた。
の干渉や寄生素子の影響を避けて絶縁するため
に、各素子形成領域間に分離領域を設けているの
で、集積回路の高集積度化が制限されるという問
題があつた。
本考案の目的は、集積回路がバイポーラ・トラ
ンジスタと拡散抵抗体の二素子で、バイポーラ・
トランジスタのコレクタを飽和して使うスイツチ
ング回路でも、これらの二つのトランジスタと抵
抗体に回路上の悪影響のなく、かつ高集積度の集
積回路を提供することにある。
ンジスタと拡散抵抗体の二素子で、バイポーラ・
トランジスタのコレクタを飽和して使うスイツチ
ング回路でも、これらの二つのトランジスタと抵
抗体に回路上の悪影響のなく、かつ高集積度の集
積回路を提供することにある。
本考案の集積回路は、
(A) 一導電形半導体基板の一主面上に選択的に設
けられた逆導電形の素子形成領域を囲む分離領
域、 (B) 前記逆導電形素子形成領域に選択的に設けら
れた一導電形ベース領域と、該ベース領域に設
けられたエミツタ形領域と、前記ベース領域に
対応して前記半導体基板上に埋込まれた逆導電
形の埋込層とを有するバイポーラ・トランジス
タ、 (C) 前記逆導電形素子形成領域内の他の領域に設
けられた一導電形の拡散抵抗体、 (D) 前記バイポーラ・トランジスタの領域と前記
一導電形の拡散抵抗体の領域との中間の位置
で、かつ前記一導電形半導体基板の上面から前
記逆導電形の素子形成領域の途中まで突出る一
導電形のドレイン領域、 を含んで構成されている。
けられた逆導電形の素子形成領域を囲む分離領
域、 (B) 前記逆導電形素子形成領域に選択的に設けら
れた一導電形ベース領域と、該ベース領域に設
けられたエミツタ形領域と、前記ベース領域に
対応して前記半導体基板上に埋込まれた逆導電
形の埋込層とを有するバイポーラ・トランジス
タ、 (C) 前記逆導電形素子形成領域内の他の領域に設
けられた一導電形の拡散抵抗体、 (D) 前記バイポーラ・トランジスタの領域と前記
一導電形の拡散抵抗体の領域との中間の位置
で、かつ前記一導電形半導体基板の上面から前
記逆導電形の素子形成領域の途中まで突出る一
導電形のドレイン領域、 を含んで構成されている。
次に、本考案の実施例について図面を参照して
説明する。
説明する。
第１図は本考案の一実施例の断面模式図、第２
図は第１図の等価回路図である。
図は第１図の等価回路図である。
第１図の集積回路は、第３図の従来の分離領域
４′及び、トランジスタＴと拡散抵抗Ｒとの間隔
Ｌが異なる以外は第３図の集積回路と同一であ
る。
４′及び、トランジスタＴと拡散抵抗Ｒとの間隔
Ｌが異なる以外は第３図の集積回路と同一であ
る。
エピタキシヤル領域３には左側にnpnトランジ
スタＴと右側に拡散抵抗体Ｒの二つの素子が間隔
ｌだけ離れて設けられている。
スタＴと右側に拡散抵抗体Ｒの二つの素子が間隔
ｌだけ離れて設けられている。
これらの二つの素子の中間の位置のｐ形半導体
基板１の上下方向に埋込れたp+形のドレイン領
域５が設けられている。
基板１の上下方向に埋込れたp+形のドレイン領
域５が設けられている。
npnトランジスタＴとドレイン領域５及び拡散
抵抗体Ｒの間には寄生バイポーラ・トランジスタ
Q1、及びQ2が存在する。
抵抗体Ｒの間には寄生バイポーラ・トランジスタ
Q1、及びQ2が存在する。
エピタキシヤル領域３とｐ形半導体基板１の間
に逆電圧VSを印加し、トランジスタＴと抵抗体
Ｒ間に電位差がなく、かつトランジスタＴをスイ
ツチング回路に用いる場合を説明する。
に逆電圧VSを印加し、トランジスタＴと抵抗体
Ｒ間に電位差がなく、かつトランジスタＴをスイ
ツチング回路に用いる場合を説明する。
寄生トランジスタQ2はコレクタ電圧が印加さ
れないのでトランジスタ動作はしないから、トラ
ンジスタＴと抵抗体間の距離ｌが電子の拡散長よ
り長ければ、両素子間の影響は無い。
れないのでトランジスタ動作はしないから、トラ
ンジスタＴと抵抗体間の距離ｌが電子の拡散長よ
り長ければ、両素子間の影響は無い。
一方、寄生トランジスタQ1は、コレクタとベ
ース間にコレクタ電圧として逆電圧VSが印加さ
れているので、トランジスタＴがオン状態で飽和
しコレクタ、すなわち寄生トランジスタQ1のベ
ースに過剰電子が発生した場合に、ドレイン領域
５が寄生トランジスタQ1のコレクタとして吸収
する。
ース間にコレクタ電圧として逆電圧VSが印加さ
れているので、トランジスタＴがオン状態で飽和
しコレクタ、すなわち寄生トランジスタQ1のベ
ースに過剰電子が発生した場合に、ドレイン領域
５が寄生トランジスタQ1のコレクタとして吸収
する。
すなわち、トランジスタＴのコレクタ飽和過剰
電子電流iDを基板バイアス電源Ｅにバイパスして
過剰電子電流が抵抗体Ｒに達成し悪影響を与える
のを防止する。
電子電流iDを基板バイアス電源Ｅにバイパスして
過剰電子電流が抵抗体Ｒに達成し悪影響を与える
のを防止する。
従つてトランジスタＴと抵抗体Ｒとの間隔ｌは
理論上電子の拡散長に近ずけて短くすることが出
来る。
理論上電子の拡散長に近ずけて短くすることが出
来る。
また、パターン設計上は従来のトランジスタＴ
と抵抗体Ｒの中間にあつた分離領域４′の上層の
ｐ形分離領域が省けるので、パターン形成上の制
約が減り、間隔ｌは従来の間隔Ｌよりも十分に小
さくできる。
と抵抗体Ｒの中間にあつた分離領域４′の上層の
ｐ形分離領域が省けるので、パターン形成上の制
約が減り、間隔ｌは従来の間隔Ｌよりも十分に小
さくできる。
以上説明したように本考案は、回路回路動作上
飽和する素子でも同一エピタキシヤルの素子形成
領域内に設置することができ、集積回路が微細化
できるという効果がある。
飽和する素子でも同一エピタキシヤルの素子形成
領域内に設置することができ、集積回路が微細化
できるという効果がある。
第１図は本考案の一実施例の断面模式図、第２
図は第１図の回路の等価回路図、第３図は従来の
集積回路の一例の断面模式図、第４図は第３図の
等価回路図である。 １……ｐ形半導体基板、２……埋込層、３……
ｎ形エピタキシヤル領域、４……分離領域、５…
…ドレイン領域、６B……ベース領域、６E……エ
ミツタ領域、Ｒ……拡散抵抗体、Ｔ……npnトラ
ンジスタ。
図は第１図の回路の等価回路図、第３図は従来の
集積回路の一例の断面模式図、第４図は第３図の
等価回路図である。 １……ｐ形半導体基板、２……埋込層、３……
ｎ形エピタキシヤル領域、４……分離領域、５…
…ドレイン領域、６B……ベース領域、６E……エ
ミツタ領域、Ｒ……拡散抵抗体、Ｔ……npnトラ
ンジスタ。
Claims (1)
- 【実用新案登録請求の範囲】 (A) 一導電形半導体基板の一主面上に選択的に設
けられた逆導電形の素子形成領域を囲む分離領
域、 (B) 前記逆導電形素子形成領域に選択的に設けら
れた一導電形ベース領域と、該ベース領域に設
けられたエミツタ形領域と、前記ベース領域に
対応して前記半導体基板上に埋込まれた逆導電
形の埋込層とを有するバイポーラ・トランジス
タ、 (C) 前記逆導電形素子形成領域内の他の領域に設
けられた一導電形の拡散抵抗体、 (D) 前記バイポーラ・トランジスタの領域と前記
一導電形の拡散抵抗体の領域との中間の位置
で、かつ前記一導電形半導体基板板の上面から
前記逆導電形の素子形成領域の途中まで突出る
一導電形のドレイン領域、 を含むことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12032487U JPH0525234Y2 (ja) | 1987-08-04 | 1987-08-04 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12032487U JPH0525234Y2 (ja) | 1987-08-04 | 1987-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6424862U JPS6424862U (ja) | 1989-02-10 |
| JPH0525234Y2 true JPH0525234Y2 (ja) | 1993-06-25 |
Family
ID=31366328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12032487U Expired - Lifetime JPH0525234Y2 (ja) | 1987-08-04 | 1987-08-04 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0525234Y2 (ja) |
-
1987
- 1987-08-04 JP JP12032487U patent/JPH0525234Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6424862U (ja) | 1989-02-10 |
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