JPS5885558A - セミカスタム半導体装置 - Google Patents
セミカスタム半導体装置Info
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- JPS5885558A JPS5885558A JP18298181A JP18298181A JPS5885558A JP S5885558 A JPS5885558 A JP S5885558A JP 18298181 A JP18298181 A JP 18298181A JP 18298181 A JP18298181 A JP 18298181A JP S5885558 A JPS5885558 A JP S5885558A
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- Japan
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- 239000004065 semiconductor Substances 0.000 title claims description 3
- 239000012212 insulator Substances 0.000 claims 1
- 239000010409 thin film Substances 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011265 semifinished product Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11896—Masterslice integrated circuits using combined field effect/bipolar technology
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- Engineering & Computer Science (AREA)
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
ポーラ型トランジスタとＭＯＳ型トランジスタの基本構
造部を複数個同一基板に具える半製品であって、これに
電極配線等の若干の追加の処理を施こすことにより所望
の回路を設計することができるいわゆるＢ１−ＭＯＳセ
ミカスタム集積回路に関するものである。
造部を複数個同一基板に具える半製品であって、これに
電極配線等の若干の追加の処理を施こすことにより所望
の回路を設計することができるいわゆるＢ１−ＭＯＳセ
ミカスタム集積回路に関するものである。
従来のＢ１−ＭＯＳセミカスタム集積回路はバイポーラ
トランジスタ構造部とＭＯＳ ）ランジスタ構造部に区
分され、それぞれ特定の構造に構成され、バイポーラト
ランジスタ構造部はバイポーラトランジスタとして、Ｍ
ｏｓトランジスタｔｅｌ Ｔｉ ＮＳはＭＯＳトランジ
スタとしてしが使用できないものであった。
トランジスタ構造部とＭＯＳ ）ランジスタ構造部に区
分され、それぞれ特定の構造に構成され、バイポーラト
ランジスタ構造部はバイポーラトランジスタとして、Ｍ
ｏｓトランジスタｔｅｌ Ｔｉ ＮＳはＭＯＳトランジ
スタとしてしが使用できないものであった。
第１図は従来のＢ土−ＭＯＳセミカスタム集積回路の一
例の断面構造を示す。第１図において、／はＰ型基板、
λはＮ型エピタキシャル層、３は戸型分離領域、ｌは絶
縁酸化膜である。１００は横形ＰＮＰトランジスタ構造
部で、Ｓはそのエミッタ拡散領域、乙はそのコレクタ拡
散領域、７はそのコレクタ抵抗低敵埋込層、ざはＮ型エ
ピタキシャル層λから成るベース領域の接点領域、９．
／θ及び／／はそれぞれエミッタ、コレクタ及□びベー
ス電極テある。／１０は縦形ＮＰＮ ）ランジスタ構造
部で、／３はそのベース拡散領域、／４７はエミッタ拡
散領域、／ｊはエピタキシャル層λから成るコレクタ領
域の接点領域、／６．／７及び／８はそれぞれエミッタ
、ベース及ヒコレクタ電極である。／２０はＰチャンネ
ルＭＯＳトランジスタ構造部で、／９及び〃はそのソー
ス及びドレイン拡散領域、２ノはゲート電極、〃及びｎ
はソース及びドレイン電極、２りはエビタキシャ／Ｌ［
ト同−導電型で高濃度のチャンネルストッパ領域である
。／３０はＮチャンネルＭＯＳ ）ランジスタ領域で、
ガはＰ型ウェル領域、２≦、２７はソース及びドレイン
拡蔽領ｆ＆ 、Ｊ ＋ ２９及び３θはソース、ドレイ
ン及びゲート電極、３／はウェル＆［と同一導電型で高
濃度のチャンネルストッパ領域である。
例の断面構造を示す。第１図において、／はＰ型基板、
λはＮ型エピタキシャル層、３は戸型分離領域、ｌは絶
縁酸化膜である。１００は横形ＰＮＰトランジスタ構造
部で、Ｓはそのエミッタ拡散領域、乙はそのコレクタ拡
散領域、７はそのコレクタ抵抗低敵埋込層、ざはＮ型エ
ピタキシャル層λから成るベース領域の接点領域、９．
／θ及び／／はそれぞれエミッタ、コレクタ及□びベー
ス電極テある。／１０は縦形ＮＰＮ ）ランジスタ構造
部で、／３はそのベース拡散領域、／４７はエミッタ拡
散領域、／ｊはエピタキシャル層λから成るコレクタ領
域の接点領域、／６．／７及び／８はそれぞれエミッタ
、ベース及ヒコレクタ電極である。／２０はＰチャンネ
ルＭＯＳトランジスタ構造部で、／９及び〃はそのソー
ス及びドレイン拡散領域、２ノはゲート電極、〃及びｎ
はソース及びドレイン電極、２りはエビタキシャ／Ｌ［
ト同−導電型で高濃度のチャンネルストッパ領域である
。／３０はＮチャンネルＭＯＳ ）ランジスタ領域で、
ガはＰ型ウェル領域、２≦、２７はソース及びドレイン
拡蔽領ｆ＆ 、Ｊ ＋ ２９及び３θはソース、ドレイ
ン及びゲート電極、３／はウェル＆［と同一導電型で高
濃度のチャンネルストッパ領域である。
このように従来のＢ１−Ｍｏ５セミ力スタム集積回路で
は各素子の構造部が各素子に特有の構造に構成されてい
るので、各素子の構造部と配線を変更するたけで他の素
子として使用することはできない。従って、このような
従来の装置においては回路膜Ｊ［の自由度、が制約され
、たとえこれら１種類の素子を適当な比率で配置したと
してもその範囲内でしか回路を設計することができない
不自由があり、また使用しない素子の割合が多い不利が
あった。
は各素子の構造部が各素子に特有の構造に構成されてい
るので、各素子の構造部と配線を変更するたけで他の素
子として使用することはできない。従って、このような
従来の装置においては回路膜Ｊ［の自由度、が制約され
、たとえこれら１種類の素子を適当な比率で配置したと
してもその範囲内でしか回路を設計することができない
不自由があり、また使用しない素子の割合が多い不利が
あった。
本発明の目的はＭＯＳ ）ランジスタにもバイポーラト
ランジスタにも使用できる基本ｍ位構造を複数個具え、
これに電極配線等の若干の処理を施こすことによりバイ
ポーラトランジスタとＭＯＳ ）ランジスタから成る棟
々の回路を自由に効率良く適宜設計し得るＢ１−ＭＯＳ
セミカスタム半導体装置を提供せんとするにある。
ランジスタにも使用できる基本ｍ位構造を複数個具え、
これに電極配線等の若干の処理を施こすことによりバイ
ポーラトランジスタとＭＯＳ ）ランジスタから成る棟
々の回路を自由に効率良く適宜設計し得るＢ１−ＭＯＳ
セミカスタム半導体装置を提供せんとするにある。
以下図面につき本発明の詳細な説明する。
第２図は本発明によるＢ１−ＭＯＳセミカスタム集積回
路の一例を示す。
路の一例を示す。
第２図において、／、２．３及びｔは第１図と同一の部
分を示す。２００よ及び２００２は横形ＰＮＰバイポー
ラトランジスタとしてもＰチャンネルＭＯＳトランジス
タとしても使用し得る第１基本屯位構造部で、２０１は
該バイポーラトランジスタのエミッタ領域又は該ＭＯ８
）ランジスタのソース領域として機能するＰ型拡散領域
、２０２は領域２０／を取り囲むように配置された該バ
イポーラトランジスタのコレクタ領域又は該ＭＯＳトラ
ンジスタのドレイン領域として機能するＰ型拡散領域、
２０３は領域２０２を取り囲むよう配置された該バイポ
ーラトランジスタのベース接点領域又はチャンネルスト
ッパ領域として機能するＮ型高濃度拡散領域、２０’１
は該バイポーラトランジスタのコレクタ抵抗低減領域し
て機能するＮ型高濃度埋込層１．２０５は他の部分の酸
化膜より薄く形成された該ＭＯ８）ランジスタのゲート
酸化膜である。
分を示す。２００よ及び２００２は横形ＰＮＰバイポー
ラトランジスタとしてもＰチャンネルＭＯＳトランジス
タとしても使用し得る第１基本屯位構造部で、２０１は
該バイポーラトランジスタのエミッタ領域又は該ＭＯ８
）ランジスタのソース領域として機能するＰ型拡散領域
、２０２は領域２０／を取り囲むように配置された該バ
イポーラトランジスタのコレクタ領域又は該ＭＯＳトラ
ンジスタのドレイン領域として機能するＰ型拡散領域、
２０３は領域２０２を取り囲むよう配置された該バイポ
ーラトランジスタのベース接点領域又はチャンネルスト
ッパ領域として機能するＮ型高濃度拡散領域、２０’１
は該バイポーラトランジスタのコレクタ抵抗低減領域し
て機能するＮ型高濃度埋込層１．２０５は他の部分の酸
化膜より薄く形成された該ＭＯ８）ランジスタのゲート
酸化膜である。
次に、３００工及び３００２は縦形ＮＰＮバイポーラト
ランジスタ又はＮチャンネルＭＯＳ ）ランジスタとし
て使用し得る第λ基本嘔位構造部で、３０１は該バイポ
ーラトランジスタのベース領域又は該ＭＯＳトランジス
タのＰ 型ウェル領域として機能するＰ型拡散領域、３
０２は領域３０／内に形成された該バイポーラトランジ
スタの第１エミツタ領域又は該ＭＯＳトランジスタのソ
ース領域として機能するＮ型拡散領域、３０３は同じく
領域３０１内に形成された該バイポーラトランジスタの
第２エミツタ領域又は該Ｍｏ５ｈランジスタのドレイン
領域とじて機能するＮ型拡散領域、３０Ｉ！は該バイポ
ーラトランジスタのコレクタ接点領域として機能するＮ
型高濃度拡散領域、３０Ｓは該バイポーラトランジスタ
のコレクタ抵抗低減領域として機能するＮｇ高濃度埋込
層、３０Ａは他の部分の酸化膜より薄く形成された該Ｍ
Ｏ８）ランジスタのゲート酸化膜であるＯ 次に、上述のＢｉ−ＭＯＳセミカスタム集積回路の使用
方法について説明する。先ず第１基本屯位構造部ｉ、ｏ
ｏを横形ＰＮＰ ）ランジスタとして使用する場合には
、第２図の２００□に示すように領域２０／。
ランジスタ又はＮチャンネルＭＯＳ ）ランジスタとし
て使用し得る第λ基本嘔位構造部で、３０１は該バイポ
ーラトランジスタのベース領域又は該ＭＯＳトランジス
タのＰ 型ウェル領域として機能するＰ型拡散領域、３
０２は領域３０／内に形成された該バイポーラトランジ
スタの第１エミツタ領域又は該ＭＯＳトランジスタのソ
ース領域として機能するＮ型拡散領域、３０３は同じく
領域３０１内に形成された該バイポーラトランジスタの
第２エミツタ領域又は該Ｍｏ５ｈランジスタのドレイン
領域とじて機能するＮ型拡散領域、３０Ｉ！は該バイポ
ーラトランジスタのコレクタ接点領域として機能するＮ
型高濃度拡散領域、３０Ｓは該バイポーラトランジスタ
のコレクタ抵抗低減領域として機能するＮｇ高濃度埋込
層、３０Ａは他の部分の酸化膜より薄く形成された該Ｍ
Ｏ８）ランジスタのゲート酸化膜であるＯ 次に、上述のＢｉ−ＭＯＳセミカスタム集積回路の使用
方法について説明する。先ず第１基本屯位構造部ｉ、ｏ
ｏを横形ＰＮＰ ）ランジスタとして使用する場合には
、第２図の２００□に示すように領域２０／。
２０．２及び、２０３をそれぞれエミッタ、コレクタ及
びベース領域としてこれら領域に電極配線２０乙、２０
７２０ｇを設ければよい。またＰチャンネルＭＯ８）ラ
ンジスタとして使用する場合には第２図の２ｏｏ２に示
すように領＃、２０１及び２０２をソース及びドレイン
領域としてこれら領域にソース及びドレイン電極配線２
０９及び２１０を設けると共にゲート噛化膜２Ｏ５上に
ゲート電極配線２１０を設ければよく、この配線パター
ンを第３図に示す。尚、本例ではソース及びドレイン領
域２０／及び２０２間の酸化膜の７部のみを薄いゲート
酸化膜としてその上にのみゲート電極を設けたが、必要
に応じ他の部分も薄いゲート酸化膜にしてその上にもゲ
ート電極を設けてチャンネル幅を大きくして使うことも
可能であり、これが素子間の接続上不都合な場合には通
常のベースドライブイン酸化膜のままにしておくことも
可能である。
びベース領域としてこれら領域に電極配線２０乙、２０
７２０ｇを設ければよい。またＰチャンネルＭＯ８）ラ
ンジスタとして使用する場合には第２図の２ｏｏ２に示
すように領＃、２０１及び２０２をソース及びドレイン
領域としてこれら領域にソース及びドレイン電極配線２
０９及び２１０を設けると共にゲート噛化膜２Ｏ５上に
ゲート電極配線２１０を設ければよく、この配線パター
ンを第３図に示す。尚、本例ではソース及びドレイン領
域２０／及び２０２間の酸化膜の７部のみを薄いゲート
酸化膜としてその上にのみゲート電極を設けたが、必要
に応じ他の部分も薄いゲート酸化膜にしてその上にもゲ
ート電極を設けてチャンネル幅を大きくして使うことも
可能であり、これが素子間の接続上不都合な場合には通
常のベースドライブイン酸化膜のままにしておくことも
可能である。
次に、第２基本嘔位構造部３００を縦形ＮＰＮ ）ラン
ジスタとして使用する場合には、第２図の３００工に示
すように領域３０／をベース、領域３０２及び３０３を
エミッタ、ｌ域Ｊｏｌｔをコレクタ領域としてこれら領
域に電極配線３ｏ７．３部ｇ ％ Ｑ、ｆ＞％及び３０
９？Ｅ−設ければよい。尚、第１及び第２エミツタ領域
（Ｄ 電極３ｏざ及びＪＪ、４％は短絡して１つのエミ
ッタとして使うか、分離したままダブルエミッタとして
使うかは設計者の自由である。また、この基本単位構造
部をＮチャンネルＭＯＳ ）ランジスタトシて使用する
場合には、第２図の３００２に示すように、領域３０２
及び３０３をソース及びドレイン領域とし、これら領域
にソース及びドレイン電極配線３１０及びＪ／／を設け
ると共にゲート醪化膜３０乙上にゲート電極配線３／２
を設ければよい。尚、戸型ウェル領域３０１が浅いため
にこのＮチャンネルＭＯＳ ）ランジスタのしきい値電
圧（Ｖ、］が高すぎる場合には必要に応じイオン打ち込
み等の追加の処理によりしきい値電圧を下げるチャンネ
ル領域３／３を形成することができる。
ジスタとして使用する場合には、第２図の３００工に示
すように領域３０／をベース、領域３０２及び３０３を
エミッタ、ｌ域Ｊｏｌｔをコレクタ領域としてこれら領
域に電極配線３ｏ７．３部ｇ ％ Ｑ、ｆ＞％及び３０
９？Ｅ−設ければよい。尚、第１及び第２エミツタ領域
（Ｄ 電極３ｏざ及びＪＪ、４％は短絡して１つのエミ
ッタとして使うか、分離したままダブルエミッタとして
使うかは設計者の自由である。また、この基本単位構造
部をＮチャンネルＭＯＳ ）ランジスタトシて使用する
場合には、第２図の３００２に示すように、領域３０２
及び３０３をソース及びドレイン領域とし、これら領域
にソース及びドレイン電極配線３１０及びＪ／／を設け
ると共にゲート醪化膜３０乙上にゲート電極配線３／２
を設ければよい。尚、戸型ウェル領域３０１が浅いため
にこのＮチャンネルＭＯＳ ）ランジスタのしきい値電
圧（Ｖ、］が高すぎる場合には必要に応じイオン打ち込
み等の追加の処理によりしきい値電圧を下げるチャンネ
ル領域３／３を形成することができる。
このように本発明によるＢ１−ＭＯＳセミカスタム集積
回路は横形ＰＮＰ ）ランジスタ又はＰチャンネルＭＯ
８）ランジスタとして使用し得る第１基本屯位構造部と
縦形ＮＰＮ ）ランジスタ又はＮチャンネルＭＯＳ ）
ランジスタとして使用し得る第−基本単位構造部を具え
、各単位構造部をバイポーラ形及びＭＯＳ形の別なく使
用できるので、設計の目出度が非常に高く、また単位構
造部の使用効率が高くなる効果が得られる。四に、製造
においては従来のＢｉ−ＭＯＳ 構造に比べＮチャンネ
ルＭＯＳゲート領域のためのマスクが１つ余計に必要と
なるが−Ｐ型タウエル領域ためのマスクが不要となるの
で所要のマスク数は変わらず、また従来の構造ではＮチ
ャンネルＭＯＳ ）ランジスタのソース及びドレイン領
域の外側にＰ＋チャンネルストッパ領域Ｊ／ カ設けら
れているが、本発明の第２図の構造ではＰ＋ウェル領域
３０／自身がチャンネルストッパ領域として機能し、こ
のようなチャンネルストッパ領域を設ける必要がない。
回路は横形ＰＮＰ ）ランジスタ又はＰチャンネルＭＯ
８）ランジスタとして使用し得る第１基本屯位構造部と
縦形ＮＰＮ ）ランジスタ又はＮチャンネルＭＯＳ ）
ランジスタとして使用し得る第−基本単位構造部を具え
、各単位構造部をバイポーラ形及びＭＯＳ形の別なく使
用できるので、設計の目出度が非常に高く、また単位構
造部の使用効率が高くなる効果が得られる。四に、製造
においては従来のＢｉ−ＭＯＳ 構造に比べＮチャンネ
ルＭＯＳゲート領域のためのマスクが１つ余計に必要と
なるが−Ｐ型タウエル領域ためのマスクが不要となるの
で所要のマスク数は変わらず、また従来の構造ではＮチ
ャンネルＭＯＳ ）ランジスタのソース及びドレイン領
域の外側にＰ＋チャンネルストッパ領域Ｊ／ カ設けら
れているが、本発明の第２図の構造ではＰ＋ウェル領域
３０／自身がチャンネルストッパ領域として機能し、こ
のようなチャンネルストッパ領域を設ける必要がない。
更にまた、第１基本学位構造部２００をＰチャンネルＭ
Ｏ８）ランジスタとして使用する場合にはエピタキシャ
ル層３の接点頭載２（Ｈの電極、２／、２をソース領域
２０／に接続することにより、また第２基本構造部３０
０をＮチャンネルＭＯＳ ）ランジスタとして使用する
場合にはエピタキシャル層の接点領域３０グの電極３／
Ｉｌを正電圧源に、領域３０／の電極３１Ｓをソース電
極３１０に接続することによりバックバイアス効果を避
けることができる。
Ｏ８）ランジスタとして使用する場合にはエピタキシャ
ル層３の接点頭載２（Ｈの電極、２／、２をソース領域
２０／に接続することにより、また第２基本構造部３０
０をＮチャンネルＭＯＳ ）ランジスタとして使用する
場合にはエピタキシャル層の接点領域３０グの電極３／
Ｉｌを正電圧源に、領域３０／の電極３１Ｓをソース電
極３１０に接続することによりバックバイアス効果を避
けることができる。
尚、以上の例では種々の領域及びゲート酸化膜上に適宜
電極配線を設けて所望の回路を形成したが、全ての領域
及びゲート領域上に電極を設けておき、設計すべき回路
構成に応じてこれら電極を相互接続する配線を設けるこ
とにより所望の回路を構成するようにしても良いこと勿
論である。
電極配線を設けて所望の回路を形成したが、全ての領域
及びゲート領域上に電極を設けておき、設計すべき回路
構成に応じてこれら電極を相互接続する配線を設けるこ
とにより所望の回路を構成するようにしても良いこと勿
論である。
第１図は従来のＢ１−ＭＯＳセミカスタム集積回路の一
例の断面図、第２図は本発明ＧこよるＢ１−ＭＯＳセミ
カスタム集積回路の一例の断面図、第３図は第２図の１
部の配線パターンの一例を示す平面図である。 コ００□、２００２・・・第１基本畦位構造部、２０１
・・・エミッタ又はソース領域、２０．２・・・コレク
タ又はドレイン領域、２０３・・・ベース接点領域又は
チャンネルストッパ１．２０１１・・・高濃度埋込層、
２０！・・・ゲート酸化膜、２０６〜２／２・・・電極
、３００□、３００２・・・第２基本屯位構造部、３０
１・・・ベース又はウェル領域、３０２・・・エミッタ
又はソース領域、３０３・・・エミッタ又はドレイン領
域、３０Ｉｌ・・・コレクタ接点領域、３０５・・・高
濃度埋込層、３０６・・・ゲート酸化膜、３０７〜３／
２ 、３／ＩＩ 〜３／！；−・・電極、３／３ ・・
・チャンネル領＊。
例の断面図、第２図は本発明ＧこよるＢ１−ＭＯＳセミ
カスタム集積回路の一例の断面図、第３図は第２図の１
部の配線パターンの一例を示す平面図である。 コ００□、２００２・・・第１基本畦位構造部、２０１
・・・エミッタ又はソース領域、２０．２・・・コレク
タ又はドレイン領域、２０３・・・ベース接点領域又は
チャンネルストッパ１．２０１１・・・高濃度埋込層、
２０！・・・ゲート酸化膜、２０６〜２／２・・・電極
、３００□、３００２・・・第２基本屯位構造部、３０
１・・・ベース又はウェル領域、３０２・・・エミッタ
又はソース領域、３０３・・・エミッタ又はドレイン領
域、３０Ｉｌ・・・コレクタ接点領域、３０５・・・高
濃度埋込層、３０６・・・ゲート酸化膜、３０７〜３／
２ 、３／ＩＩ 〜３／！；−・・電極、３／３ ・・
・チャンネル領＊。
Claims (1)
- ■、 第１導電型のエピタキシャル層に複数個の島を具
え、少くとも１個の島内に横形バイポーラトランジスタ
のエミッタ領域又はＭＯＳ ）ランジスタのソース領域
として機能する第２導電型の第７領域と、該領域と所定
の間隔に配置され該両トランジスタのコレクタ領域又は
ドレイン領域として機能する第２導電型の第２領域と、
エピタキシャル層表面部に形成され該バイポーラトラン
ジスタのベース接点領域として機能する第３領域と、前
記第１及び第一領域間上において該ＭＯ８）ランジスタ
のゲート絶縁層として機能する薄い絶縁層部分を有する
絶縁層とを具える第１基本屯位構造部を形成し、他の少
くとも１個の島内に上記とは他のタイプの縦形バイポー
ラトランジスタのベース領域又は上記とは他のタイプの
ＭＯＳ ）ランシスクのウェル領域として機能する第２
導電型の第１領域と、該第を領域内にあって該両トラン
ジスタのエミッタ領域又はソース領域として機能する第
１導電型の第５領域と、同様に第グ領域内にあって第５
領域と所定の間隔に配置され該両トランジスタのエミッ
タのエミッタ領域又はドレイン領域として機能する第１
導電型の第３領域と、エピタキシャル表面部に形成され
該バイポーラトランジスタのコレクタ接点領域として機
能する第７領域と、前記第５及び第を領域間上において
該ＭＯＳトランジスタのゲート絶縁層として機能する薄
い絶縁層部分を有する絶縁層を具える第２基本畦位構造
部を形成したことを特徴とするセミカスタム半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298181A JPS5885558A (ja) | 1981-11-17 | 1981-11-17 | セミカスタム半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18298181A JPS5885558A (ja) | 1981-11-17 | 1981-11-17 | セミカスタム半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5885558A true JPS5885558A (ja) | 1983-05-21 |
Family
ID=16127674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18298181A Pending JPS5885558A (ja) | 1981-11-17 | 1981-11-17 | セミカスタム半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5885558A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4682202A (en) * | 1983-07-29 | 1987-07-21 | Fujitsu Limited | Master slice IC device |
| JPH03153069A (ja) * | 1989-11-10 | 1991-07-01 | Toshiba Corp | 半導体集積回路およびその製造方法 |
-
1981
- 1981-11-17 JP JP18298181A patent/JPS5885558A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US4682202A (en) * | 1983-07-29 | 1987-07-21 | Fujitsu Limited | Master slice IC device |
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