JPS6148970A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6148970A JPS6148970A JP59170697A JP17069784A JPS6148970A JP S6148970 A JPS6148970 A JP S6148970A JP 59170697 A JP59170697 A JP 59170697A JP 17069784 A JP17069784 A JP 17069784A JP S6148970 A JPS6148970 A JP S6148970A
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- JP
- Japan
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- pnp transistor
- collector
- lateral pnp
- injector
- base
- Prior art date
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体集積回路装置、くわしくは集積注入論理
回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ。
回路（Ｉｎｔｅｇｒａｔｅｄ Ｉｎｊｅｃｔｉｏｎ Ｌ
ｏｇｉｃ。
以下ＩＬと略す）の改良に関するものである。
従来例の構成とその問題点
従来、工２ＬはラテラルＰＮＰ トランジスタと縦方向
の逆ＮＰＮトランジスタを組み合わせて一体とした論理
回路で、第１図の断面図に示すようなデバイス構造をと
ることが多かった。
の逆ＮＰＮトランジスタを組み合わせて一体とした論理
回路で、第１図の断面図に示すようなデバイス構造をと
ることが多かった。
同図において、１はＰ型基板、２は炉型埋込層、３はＮ
型エピタキシャル層、４はＮ”Ｗｆｔ散！、５はＰ型分
離拡散層、６−１はＩ２Ｌ素子のインジェクタ、６−２
はインジェクタＰＮＰ トランジスタのコレクタおよび
ＩＬ素子の縦型ＮＰＮ トランジスタのベース、７−１
．了−２はＩ２Ｌ素子のＮ＋＋コレクタ、８は二酸化シ
リコン、９はへβ電極である。
型エピタキシャル層、４はＮ”Ｗｆｔ散！、５はＰ型分
離拡散層、６−１はＩ２Ｌ素子のインジェクタ、６−２
はインジェクタＰＮＰ トランジスタのコレクタおよび
ＩＬ素子の縦型ＮＰＮ トランジスタのベース、７−１
．了−２はＩ２Ｌ素子のＮ＋＋コレクタ、８は二酸化シ
リコン、９はへβ電極である。
このようなＩＬは通常のバイポーラＩＣの製造プロセス
で製造することができ、Ｐ型の拡散層６−１と６−２と
をラテラルＰＮＰ トランジスタのエミッタとコレクタ
としてそれぞれ動作させ、そのベースはＮ型エピタキシ
ャル層３とし、他方、このＮ型エピタキシャル層３およ
び埋込Ｎ＋層２を縦型逆極性ＮＰＮトランジスタのエミ
ッタとし、前記Ｐ形の拡散層６−２をベース、Ｎ＋型型
数散層７１．７−２をコレクタとしている。
で製造することができ、Ｐ型の拡散層６−１と６−２と
をラテラルＰＮＰ トランジスタのエミッタとコレクタ
としてそれぞれ動作させ、そのベースはＮ型エピタキシ
ャル層３とし、他方、このＮ型エピタキシャル層３およ
び埋込Ｎ＋層２を縦型逆極性ＮＰＮトランジスタのエミ
ッタとし、前記Ｐ形の拡散層６−２をベース、Ｎ＋型型
数散層７１．７−２をコレクタとしている。
このような構成にすることにより、集積密度を向上させ
、ま几、ゲート当りの消費電力も著しく低減させうろこ
とが知られている。
、ま几、ゲート当りの消費電力も著しく低減させうろこ
とが知られている。
ところか、ＩＬの特長である低消費電力化を達する上で
、従来構造で最も大きなデバイス構成上の問題はラテラ
ルＰＮＰトランジスタのエミッタから供給された電流が
ベース電流として消費され、コレクタに達するキャリア
が減少するという点である。したがって、十分な駆動電
流を確保するためには、ラテラルＰＮＰ トランジスタ
のエミッタからの電流を増さねばならず、電力消費を増
大させる結果となる。
、従来構造で最も大きなデバイス構成上の問題はラテラ
ルＰＮＰトランジスタのエミッタから供給された電流が
ベース電流として消費され、コレクタに達するキャリア
が減少するという点である。したがって、十分な駆動電
流を確保するためには、ラテラルＰＮＰ トランジスタ
のエミッタからの電流を増さねばならず、電力消費を増
大させる結果となる。
発明の目的
発明の構成
本発明では、インジェクタとなるラテラルＰＮＰトラン
ジスタのコレクタ層をそのエミッタよりも深い構造とし
、これにより、低消費電力化を可能にするものである。
ジスタのコレクタ層をそのエミッタよりも深い構造とし
、これにより、低消費電力化を可能にするものである。
実施例の説明
以下、本発明の実施例を用いて説明する。
第２図に本発明の実施例の断面構造を示す。すなわち、
本実施例においては、ラテラルＰＮＰ トランジスタの
コレクタ部のインジェクタに対向する領域６−３の拡散
深さが、インジェクタ６−１の拡散深さよりも深い構造
となっている。
本実施例においては、ラテラルＰＮＰ トランジスタの
コレクタ部のインジェクタに対向する領域６−３の拡散
深さが、インジェクタ６−１の拡散深さよりも深い構造
となっている。
このような構造とすることによって、低消費電力化を図
ることができる。
ることができる。
工２Ｌ素子はインジェクタをラテラルＰＮＰ トランジ
スタのエミッタとして用いているから、インジェクタに
正の電圧を加えるとインジェクタからラルＰＮＰ トラ
ンジスタのコレクタに到達し、コレクタの電位を上昇さ
せる。このラテラルＰＮＰトランジスタのコレクタは、
縦型ＮＰＮトランジスタのベースになっているから縦型
ＮＰＮ トランジスタのコレクタを他のＩＬ素子のベー
スに接続するとコレクタ電流が流れる。
スタのエミッタとして用いているから、インジェクタに
正の電圧を加えるとインジェクタからラルＰＮＰ トラ
ンジスタのコレクタに到達し、コレクタの電位を上昇さ
せる。このラテラルＰＮＰトランジスタのコレクタは、
縦型ＮＰＮトランジスタのベースになっているから縦型
ＮＰＮ トランジスタのコレクタを他のＩＬ素子のベー
スに接続するとコレクタ電流が流れる。
ところで、このように縦型ＮＰＮトランジスタのベース
の電位が高くなると、ベースとＮ型エピタキシャル層が
順バイアスとなり、ベースからエピタキシャル層へホー
ルが注入され、その一部はインジェクタ６−１に到達す
る。
の電位が高くなると、ベースとＮ型エピタキシャル層が
順バイアスとなり、ベースからエピタキシャル層へホー
ルが注入され、その一部はインジェクタ６−１に到達す
る。
したがって、インジェクタ６−１から注入されてラテラ
ルＰＮＰ トランジスタのコレクタ６−３に到達するホ
ール数と、逆に、縦型ＮＰＮトランジスタから注入され
て、インジェクタ６−１に到達するホールの数の差に比
例するインジェクタ電流が流れる。
ルＰＮＰ トランジスタのコレクタ６−３に到達するホ
ール数と、逆に、縦型ＮＰＮトランジスタから注入され
て、インジェクタ６−１に到達するホールの数の差に比
例するインジェクタ電流が流れる。
したがって、低消費電力を達成するためには、インジェ
クタから注入されてラテラルＰ Ｎ Ｐ、 トランジス
タのコレクタに到達するホールの数を増加させ縦型ＮＰ
Ｎトランジスタのベースから注入されてインジェクタに
到達するホールの数との比を大きくすればよいことにな
る。
クタから注入されてラテラルＰ Ｎ Ｐ、 トランジス
タのコレクタに到達するホールの数を増加させ縦型ＮＰ
Ｎトランジスタのベースから注入されてインジェクタに
到達するホールの数との比を大きくすればよいことにな
る。
すなわち、ラテラルＰＮＰ トランジスタのコレクタ電
流はコレクタ面積が大きい程大きくなるから、順方向ラ
テラルＰＮＰ トランジスタのコレクタ面積すなわち、
インジェクタに対向する縦型ＮＰＮトランジスタのベー
スの断面積をできるだけ大きくすることが望ましい。
流はコレクタ面積が大きい程大きくなるから、順方向ラ
テラルＰＮＰ トランジスタのコレクタ面積すなわち、
インジェクタに対向する縦型ＮＰＮトランジスタのベー
スの断面積をできるだけ大きくすることが望ましい。
そのために、ラテラルＰＮＰ トランジスタのエミッタ
６−１の拡散深さよりもコレクタ６−３の拡散深さを深
くして、コレクタ面積を大きくすることによって、低消
費電力化をもたらし、従来構造の工２Ｌの特性をさらに
向上させることができる。
６−１の拡散深さよりもコレクタ６−３の拡散深さを深
くして、コレクタ面積を大きくすることによって、低消
費電力化をもたらし、従来構造の工２Ｌの特性をさらに
向上させることができる。
発明の効果
以上述べたように、本発明によるＩＬの構造にすること
によって、ラテラルＰＮＰ トランジスタの電流増幅率
を著しく向上させることが可能で、このため従来構造の
ＩＬよりも消費電力を大幅に低下させることができ、工
業上大きな利益をもたらすものである。
によって、ラテラルＰＮＰ トランジスタの電流増幅率
を著しく向上させることが可能で、このため従来構造の
ＩＬよりも消費電力を大幅に低下させることができ、工
業上大きな利益をもたらすものである。
第１図はＩＬの従来構造断面図、第２図は本発明による
ＩＬの実施例断面図である。 １・・・・・・Ｐ形基板、２・・・・・・Ｎ１埋込層、
３・・・・・・Ｎ型エピタキシャル層、４・・・・・・
Ｎ１拡散層、５−１゜５−２・・・・・・Ｐ型分離拡散
層、６−１・・・・・・Ｐ型ラテラルＰＮＰ トランジ
スタのエミッタ、６−２・・・・・・縦型ＮＰＮ トラ
ンジスタのＰ型ベース層、６−３・・・・・・ラテラル
ＰＮＰトランジスタのＰ型コレクタ、７−１．７−２・
・・・・・Ｎ１コレクタ、８・・・・・・二酸化シリコ
ン、Ｃ，、Ｃ２・・・・・・ＩＬの出力、Ｂ・・・・・
・ＩＬの入力、■・・・・・・ラテラルＰＮＰ トラン
ジスタのエミッタに加える電源、９・・・・・・Ａ℃電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
ＩＬの実施例断面図である。 １・・・・・・Ｐ形基板、２・・・・・・Ｎ１埋込層、
３・・・・・・Ｎ型エピタキシャル層、４・・・・・・
Ｎ１拡散層、５−１゜５−２・・・・・・Ｐ型分離拡散
層、６−１・・・・・・Ｐ型ラテラルＰＮＰ トランジ
スタのエミッタ、６−２・・・・・・縦型ＮＰＮ トラ
ンジスタのＰ型ベース層、６−３・・・・・・ラテラル
ＰＮＰトランジスタのＰ型コレクタ、７−１．７−２・
・・・・・Ｎ１コレクタ、８・・・・・・二酸化シリコ
ン、Ｃ，、Ｃ２・・・・・・ＩＬの出力、Ｂ・・・・・
・ＩＬの入力、■・・・・・・ラテラルＰＮＰ トラン
ジスタのエミッタに加える電源、９・・・・・・Ａ℃電
極。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図
Claims (1)
- ラテラルＰＮＰトランジスタのベースとコレクタとをそ
れぞれ、逆極性ＮＰＮトランジスタのエミッタとベース
とに対応させ、前記ＮＰＮトランジスタのベース内に前
記ＰＮＰトランジスタのコレクタを設けてなる集積注入
論理回路において、前記ラテラルＰＮＰトランジスタの
コレクターの部分の拡散層が、前記ラテラルＰＮＰトラ
ンジスタのエミッタの拡散深さよりも深いことを特徴と
する半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170697A JPS6148970A (ja) | 1984-08-16 | 1984-08-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59170697A JPS6148970A (ja) | 1984-08-16 | 1984-08-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6148970A true JPS6148970A (ja) | 1986-03-10 |
Family
ID=15909718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59170697A Pending JPS6148970A (ja) | 1984-08-16 | 1984-08-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6148970A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508551A (en) * | 1994-03-02 | 1996-04-16 | Harris Corporation | Current mirror with saturation limiting |
| US7528459B2 (en) * | 2003-05-27 | 2009-05-05 | Nxp B.V. | Punch-through diode and method of processing the same |
-
1984
- 1984-08-16 JP JP59170697A patent/JPS6148970A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508551A (en) * | 1994-03-02 | 1996-04-16 | Harris Corporation | Current mirror with saturation limiting |
| US7528459B2 (en) * | 2003-05-27 | 2009-05-05 | Nxp B.V. | Punch-through diode and method of processing the same |
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