JPH02237311A - Ｎｐｎ逆ベータ感度を減少させたフィードホワードダーリントン回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 皮Ｒ分Ｉ 本発明は、集積回路に関するものであって、更に詳細に
は、飽和電圧を単一の共通エミック出力トランジスタの
レベルへ減少させたダーリントン出力段に関するもので
ある。

良米弦ｌ 公知のダーリントン接続したトランジスタ対において、
ドライバ１・ランジスクは、そのエミックを出力トラン
ジスタのベースへ接続しており、月つコレクタは共通接
続されている。ドライバは、共通エミッタ要素としての
出力トランジスタを駆動する為にエミックホロヮとして
作用するので、非常に高い電流利得が達成される。この
ことは、ディスクリート及び集積回路（Ｉ　Ｃ）形態に
おいてポピュラーなＮＰＮ及びＰＮＰトランジスタの両
方のものに適用される。しがしながら、ダーリントン対
は、不所望に高い飽和電圧を有している。ターンオンさ
れると、飽和状態は、■８，＋Ｖ　ＳＡＴの電圧降下を
発生し、それは３００゜Ｋにおいて約１ｖである。これ
は、単一の共通エミッタトランジスタの部分的な電圧飽
和（Ｖ．Ａ．）と比較して高い値である。

この問題を解消する１つの方法は、１９８５年９月１７
日にＤｅｎｎｉｓ　　Ｍ．　　Ｍｏｎｔｉｃｅ１１１に
発行された米国特許第４．５４２３８９号に記載されて
いる。この特許は、「フィドホワードダーリントン回路
（ＦＩＥＥＤ　　ＦＯＲＷＡＲＤ　　ＤＡＲＬＩＮＧＴ
ＯＮ　　ＣＩＲＣＵＩＴ）Ｊという名称であり、本願出
願人へ譲渡されている。上掲した特許においては、ター
ンオンされた場合に出力トランジスタを飽和状態に駆動
すべく作用するダーリントン接続対内に相補型１・ラン
ジスクを設けることを示している。従って、そのダーリ
ントン対は、単一の１・ランジスクのものに等しい飽和
出力を発生する。このことは、ダノントンドライバトラ
ンジスタが反転状態において低いベータを有することを
必要とし、このことは特別に構成されたドライバトラン
ジスタを必要とする場合がある。

１一追 本発明は、以上の点に鑑みなされたものであって、」二
連した如き従来技術の欠点を解消し、出力トランジスタ
を飽和状態に駆動することが可能であり且つ低い反転ベ
ータ特性を有する入力１・ランシスタを必要とすること
のないフィードホワードグーリントン回路を提供するこ
とを目的とする。

本発明の別の目的とするところは、低い出力飽和電圧を
提供する為に、ダーリン１ヘントランジスタ対及びバイ
アス抵抗と共に相補型フィードホヮドトランジスタを使
用する技術を提供することである。

薩一滅 本発明における上述した如き目的は、以下に詳細に説明
する如く、ダーリントン回路構成において達成される。

相補型トランジスタが、結合したダーリントンコレクタ
と関連する相補型トランジスタベースを具備するダーリ
ントン回路と結合されている。該コレクタは、出力トラ
ンジスタベースヘ結合されており、且つ該エミッタは抵
抗によってドライバトランジスタベースヘ帰還されてい
る。この抵抗は、ドライバトランジスタベースの入力電
流供給源への帰還を与えている。第二相補型トランジス
タは、そのベースがダーリントンコレクタと関連してお
り、そのエミッタは直接的にドライバ１一ランジスクベ
ースへ帰還されている。

そのコレクタは、エミック電流を、出力トランジスタベ
ース及び半導体基板の一方又は両方へ帰還させる。飽和
が所望され、且つドライバトランジスタのベースがフロ
ートすることを許容される場合、入力電流供給源は相補
型１一ランジスクをクンオンさせ、その際に、該トラン
ジスタは、出力トランジスタベースを高状態ヘブルすべ
く作用し、それを共通エミッタ装置として飽和させる。

第二相補型トランジスタは該抵抗内に電流の流れを発生
する。電流の流れに起因して発生する該抵抗における電
圧降下は、ドライバトランジスタの電流の流れを著しく
減少させ、その際にその逆ベタを極めて小さなものとし
ている。従って、本発明の回路においては、何等特別の
レイアウトや幾何学的な形状を必要とするものではない
。

火狙胴 以下、添付の図面を参考に、本発明の具体的実施の態様
について詳細に説明する。

第１図を参照すると、本回路は、十が端子ｌ０へ接続さ
れ且つーが接地端子１１へ接続されているＶ　ｅｃ電源
から動作する。出力端子１２は、夕一リントンコレクタ
を構成している。出力トランジスタ１３は、ダーリント
ン構成におけるドライバ１・ランジスク１４へ接続され
ており、且つ抵抗１５はトランジスタ１４のエミッタを
接地へ帰還させている。理解すべきことであるが、抵抗
１５は、通常、比較的高い値であり、且つ所望により省
略することが可能なものである。

入力端子１６は、増幅器トランジスタ１７のべ−スヘ接
続されている。電流源１８は、抵抗２０によって通常ノ
ード１９へ流れる電流■１を供給する。ノードｌ９は、
ダーリントン接続対に対する入力ノードを有している。

トランジスタ１７における導通度を変化させる為に端子
１６におけるバイアスが上り下がりすると、ノードｌ９
における電位がダーリントン接続対における導通度を変
化させる為に上り下がりする。トランジスタｌ７がオフ
であると、１、のかなりの部分が、トランジスタ１４の
ベースへ流れ込み、その際にグーリントン接続対を飽和
させる傾向となる。最も良い従来のダーリントン条件の
下において、このことは、３００６Ｋにおいて、出力端
子を約１■へプルダウンさせる。しかしながら、トラン
ジスタ２１が存在するので、飽和条件が変化する。１、
の一部は、トランジスタ２１のエミックへ流れ込み、そ
れをプルアップする。トランジスタ２１のエミッタがそ
のベースよりも１個のＶ　ｂ　ｅだけ高く上昇すると、
それはターンオンし、且つそれは導通状態となって、そ
の際にトランジスタｌ３のべ一スヘ電流を供給する。ト
ランジスタ２１における充分な電流は、出力トランジス
タ１３を飽和状態へドライブする。

ついで、このことは、コレクタ及び端子１２をＩ■の小
さな一部へプルタウンさせ、それは共通エミック飽和レ
ベルを表わす。■１の別の一部が抵抗２０内に流れ込む
。なぜならば、トランジスタ２２が存在しており、それ
は、通常、トランジスタ１４のベースに隣接して存在す
る寄生ＰＮＰトランジスタだからである。トランジスタ
１４の＝１レクタは、トランシスク２２のベースを形成
し、且つトランジスタ１４のベースは、１・ランシスタ
１４のベース　コ１ノクタ接合が順方向バイアスされた
場合にアクティブとなるエミックを有している。２つの
コレクタが示されており、その１つはトランシスク１４
のエミッタに関係している。他方のコレクタは半導体基
板である。抵抗２０内を流れる電流は、１・ランシスタ
２２のエミックを充分にプルアップして、その中に導通
な発生ずる。従って、トランジスタ２２のエミッタは、
抵抗２０における電圧降下に起因して、トランジスタ２
１のエミックよりも低い電位にある。その結果、■１の
殆どは、１一ランシスタ２１内及び１・ランシスタ１３
のベース内に流れ込み、それを飽和状態に保持する。１
一ランシスタ１４のベース（Ｊ、１一ランシスタ２２の
エミッタに接続されているので、それも、１・ランシス
タ２１のエミッタよりも低い電位にある。従って、１〜
ランジスタｌ４にＪ５ける導通度！Ｊ、無視可能なレベ
ルへ減少され、且つその逆ベータは意味がなくなる。従
つて、その幾何学的形状は、殆ど意味がないか又は影響
がない。

第２図は、シリコンモノリシックＰＮ接合分ｆｆｌｉｆ
ｌＩＣ構成を使用して本発明を実施するのに適したｉ−
ボグラフィ即ち地形的形状を示している。メタノゼーシ
ョン層及び酸化物層は簡単化の為に省略してある。第３
図は、第２図に示した構成の断面を示しており、メクリ
ゼーション層及び酸化物層は必要に応して表わしてある
。

ヂップ２５は、上部にイ１１着形成したＮ型エビタキシ
ャル層２７を有するＰ型基扱２６から構成されているＩ
Ｃウェハの一部である。この横成け、従来のＮ十埋込み
層２８を有しており、それは活性トランジスタの下側に
存在している。第２図において、層２８は点線で外形を
示してある。この構成は、Ｐ十分離リング２９によって
囲繞されてＪ”ｉり、それはＩＣにｊ３いてＮ型タブを
電気的に分離している。ハッチングで示した領域３１は
、Ｎ＋拡敗頌域を表わして４６り、それはＮ型エピクキ
シャルクブ物質とオーミック接触をしている。領＋ｄ３
１は、究極的には、ＩＣ上にボンディングパッドを形成
する為にメクリゼーション（不図示）で被覆し、従って
それに対してワイヤボンド（又は、その他の適宜の接続
）を形成することが可能である。従って、領域３１は、
第１図のトランシスク１３及び１４に対する共通コレク
タ接続となり、従ってそれは端子１２を有している。

領域３１は、Ｐ型領域３２によって３方向において密接
して取巻かれており、該領域３２は垂直ＮＰＮ　ｌ〜ラ
ンシスタベースの動作に鑑みて選択された深さを有して
いる。第３図に示される如く、却域３２は、Ｎ型エピタ
キシャル層を介して部分的に延在しているに過きない。

ハッチングで示した領域３３け、Ｃ形状のコンタク１−
領域を示して１３つ、究極的にはメタリゼーションがＰ
型領域３２へのオーミック接続を形成する。

領域３４は、領＠３２の中央部分内に拘束した高度にド
ーブした即ちＮ十の拡散領域を構成している。この拡散
部は、伸域３２の深さを介して部分的に延在してＪ−３
つ、■つトランシスクベースを形成する領域３２内へ少
数キャリア（電子）を注大することが可能なエミッタを
形成している。ハッヂングで示した領域３５は、コンタ
ク１〜区域を示しており、そこでは、メタリゼーション
（不図示）がエミッタ領域３４に対するオーミック接触
を形成する。

領域３２の左下角部において、孔が位置されており、ト
ランジスタ１４がその中に形成される。

領域３６は、Ｐ型１・ランシスタベース拡散部を有して
いる。ハッヂングで示した領域３７け、領域３６に対す
るコンタクＩ〜であり、月つトランジスタｌ４に対する
ベース接続を表わしている。領域３８は、エミッタを提
供する為に領＠３６内に部分的に延在するＮ十型エミッ
タ領域である。ハッチングで示した領域３９は、エミッ
タ領域３８に対するコンタクト区域である。

１一ランジスタ２１は、第２図に示した如く、領域３２
の右下部分における孔内に形成されている。Ｐ型拡散部
４０は、横力向ｉ−’　Ｎ　Ｉ）　ｌ−ランジスクエミ
ックを形成し、旧つハッヂングで示した区域４１は、そ
れに対するコンタクト領域を形成する。エミッタ４０を
取巻く領域３２のこれらの部分は、トランジスタ２１に
対するコレクタとして作用する。

第２図及び第３図から理解される如く、ＰＮＰ１〜ラン
ジスタ２２は、実際には、Ｎ　Ｐ　Ｎ　＋−ランジスタ
１４と関連する寄生要素である。ベース領域３６はＰＮ
Ｐエミッタであり、且つ１つのコレクタはＰＮＰ２２エ
ミッタ領域３６を取巻く為に領域３２の殊長部によって
形成されている横方向ＰＮＰ構成である。エビクキシャ
ルタブ物質（コレクタ３１）は、反転用Ｎ型ベース領域
である。他方のコレクタは、実際には、対向するエミッ
ク３６が存在する基板である。Ｎ十埋込み層が領域３６
を横断して延在しているので、垂直寄生トランジスタ作
用は、著しく減少され、従って横方向ＰＮＰコレクタが
支配的となる。

第２図にはメタリゼーションを図示していないので、要
素の相互接続状態を概略示してある。ジャンパ４３は、
ドライバトランジスタ１４のエミツタを出力トランジス
タ１３のベースへ接続している。抵抗２０は、１・ラン
ジスク１４のベースとトランジスタ２１のエミックとの
間に接続して示されている。抵抗２０は、従来の拡散型
構成とすることが可能であり、又それはＩＣパッシベー
ション層の上部に付着形成した抵抗層構成とするこども
可能である〔第３図において、要素４２として示してあ
る）。抵抗２０は、典型的には、■がｌＯμ八〇才一グ
ーである場合に、数キロオムのオーダーであり、且つＶ
　（（によって制限される迄増加することが可能である
。

注意すべきことであるが、埋込み層２８もＰＮＰトラン
ジスタ２１の下側を延在しているので、その作用は、向
上され、一方垂直寄生トランジスタ作用は部分的に抑圧
される。

内側にＮＰＮＩ−ランジスタｌ４及び寄生ＰＮＰトラン
ジスタ２２を有する領域３２内の孔は、ある場合には、
第２図における２５の左下領域から領域３２の物質を除
去することにより、修正することが可能である。注意す
べきことであるが、トランジスク２２の電流は、何れの
コレクタを介して流れることも可能である。なぜならば
、この電流は、トランジスタ２１のコレクタ電流と比較
して小さいからである。

理解すべきことであるが、本発明の好適実施例は、単一
のＩＣタブ内に形成したトランジスタ１３，１４．２１
を有するのであるが、所望により、これらのトランジス
タは２つ又は３つの別々のタブ内に形成することも可能
である。

以上、本発明の具体的実施の態様について詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
ではなく、本発明の技術的範囲を逸脱することなしに種
々の変形が可能であることは勿論である。

【図面の簡単な説明】

第１図は本発明の１実施例の基づいて構成された回路を
示した概略図、第２図は本発明の回路を包含するシリコ
ンチップを示した概略図、第３図は３−３線に沿ってと
った第２図の概略断面図、である。 （符号の説明） ：出力トランジスタ ：ドライバトランジスタ ：抵抗　　　　　１６　人力端子 ：増幅器トランジスタ ：電流源　　　　１９　ノード ：抵抗

Claims (1)

1. 【特許請求の範囲】 １、コレクタを共通接続しており出力及びドライバ装置
   として結合された１対の同一の導電型のトランジスタと
   前記ドライバトランジスタのエミッタを前記出力トラン
   ジスタのベースへ結合する手段と前記ドライバトランジ
   スタのベースを入力端子へ結合する手段とを持ったダー
   リントントランジスタ回路段において、前記ドライバト
   ランジスタの構成と相補的な構成でありベースを前記共
   通接続したコレクタへ結合しておりコレクタを前記ドラ
   イバトランジスタのエミッタへ結合しており且つエミッ
   タを前記ドライバトランジスタのベースへ結合している
   トランジスタ、前記相補的トランジスタのエミッタを前
   記ドライバトランジスタのベースへ結合する手段を与え
   る抵抗、前記相補的トランジスタのエミッタと前記抵抗
   との接続部へ接続されている定電流装置、を有すること
   を特徴とするダーリントントランジスタ回路段。 ２、特許請求の範囲第１項において、前記出力及びドラ
   イバトランジスタがＮＰＮ構成であり、且つ前記相補型
   トランジスタがＰＮＰ構成であることを特徴とするダー
   リントントランジスタ回路段。 ３、特許請求の範囲第１項において、前記ドライバトラ
   ンジスタが、前記出力トランジスタを飽和する条件下で
   前記抵抗内に電流の流れを発生する相補型構成の寄生横
   方向トランジスタを有することを特徴とするダーリント
   ントランジスタ回路段。 ４、集積回路において、第一表面を持っており且つ第一
   導電型の基板半導体ウェハ、出力トランジスタベースを
   形成する為に前記表面から前記半導体内へ延在する反対
   導電型の第一領域、前記第一領域に隣接し且つそれから
   離隔されており且つドライバトランジスタベースを形成
   する為に前記半導体内に延在している前記反対導電型の
   第二領域、出力トランジスタエミッタを形成する為に前
   記第一領域の範囲内において且つそれを部分的に貫通し
   て延在する前記第一導電型の第三領域、ドライバトラン
   ジスタエミッタを形成する為に前記第二領域の範囲内に
   おいて且つそれを部分的に貫通して延在する前記第一導
   電型の第四領域、横方向トランジスタのエミッタを形成
   する為に前記第一領域に隣接し且つそれと対向して前記
   表面から前記半導体内へ延在する前記反対導電型の第五
   領域、前記第二領域と前記第五領域との間に結合されて
   いる抵抗、かくして形成されたトランジスタをダーリン
   トン回路構成に接続する手段、を有しており、前記横方
   向トランジスタが前記ダーリントン回路の飽和電圧を低
   下させるべく機能することを特徴とする集積回路。 ５、特許請求の範囲第４項において、前記第一領域が、
   その中に孔を有しており、且つ前記第五領域が前記孔内
   に位置されており、その際に高利得横方向トランジスタ
   を形成していることを特徴とする集積回路。 ６、特許請求の範囲第５項において、前記半導体が、前
   記反対導電型の基板ウェハと、前記第一導電型の付着形
   成した表面層と、前記ダーリントントランジスタが製造
   される前記第一導電型の区域を分離する為に前記基板内
   へ前記表面層を介して前記第一表面から延在する前記反
   対導電型の分離拡散部とを有することを特徴とする集積
   回路。 ７、特許請求の範囲第６項において、更に、前記基板ウ
   ェハと前記表面層との間に介在させて前記第一導電型の
   高導電型埋込み層を有することを特徴とする集積回路。 ８、特許請求の範囲第７項において、前記半導体基板ウ
   ェハがＰ型であり、且つ前記第一導電型がＮ型であるこ
   とを特徴とする集積回路。