JPS5845827B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPS5845827B2 JPS5845827B2 JP50086408A JP8640875A JPS5845827B2 JP S5845827 B2 JPS5845827 B2 JP S5845827B2 JP 50086408 A JP50086408 A JP 50086408A JP 8640875 A JP8640875 A JP 8640875A JP S5845827 B2 JPS5845827 B2 JP S5845827B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- transistor
- substrate
- emitter
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
- H01L27/0229—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L of bipolar structures
- H01L27/0233—Integrated injection logic structures [I2L]
- H01L27/024—Integrated injection logic structures [I2L] using field effect injector structures
Description
【発明の詳細な説明】
本発明は半導体集積回路構造、特に、電荷枳体注入形論
理回路における電荷担体の制御可能な半導体集積回路構
造に関するものである。
理回路における電荷担体の制御可能な半導体集積回路構
造に関するものである。
従来、電荷担体注入形論理素子としては、第１図、第・
２図に示す如く、回路及び半導体集積構造が考案されて
いるが、横方向ＰＮＰ トランジスタＱ１より成るイン
ジェクタから放出された電荷担体は縦方向ＮＰＮｔ−ラ
ンジスタＱ２を、駆動し又、このトランジスタの接合容
量、寄生容量の充電等に寄与し、よって回路のスイッチ
ング動作を行なわしめる。
２図に示す如く、回路及び半導体集積構造が考案されて
いるが、横方向ＰＮＰ トランジスタＱ１より成るイン
ジェクタから放出された電荷担体は縦方向ＮＰＮｔ−ラ
ンジスタＱ２を、駆動し又、このトランジスタの接合容
量、寄生容量の充電等に寄与し、よって回路のスイッチ
ング動作を行なわしめる。
この電荷担体の注入方法及び注入量の大小は、その構造
から、電流注入源ＥＰと、この端子に印加される特定電
流値のみに制約された。
から、電流注入源ＥＰと、この端子に印加される特定電
流値のみに制約された。
本発明の目的は、この電荷担体の制御が可能な電荷担体
注入形論理回路を提供するもので、すなわち、従来の電
荷担体注入形論理素子集積構造に絶縁ゲート形電界効果
トランジスタ構造を導入し、電流注入源ＥＰのみならず
、この絶縁ゲート形電界効果トランジスタにより、電荷
担体注入量の制御を計ろうとするものである。
注入形論理回路を提供するもので、すなわち、従来の電
荷担体注入形論理素子集積構造に絶縁ゲート形電界効果
トランジスタ構造を導入し、電流注入源ＥＰのみならず
、この絶縁ゲート形電界効果トランジスタにより、電荷
担体注入量の制御を計ろうとするものである。
本発明の半導体集積回路構造は、第一導電型の第一層と
１．その上に形成された不純物濃度の異なる第一導電型
の第二層と、第二層の一生面に選択的に形成された第二
導電型の第一領域、第二領域、及び第三領域と、第二領
域の一生面に選択的に形成された複数の第一導電型の第
四領域とを有し、これら領域を相互接続するための金属
層が絶縁酸化膜層を介して形成され、第一領域と第二領
域とにはさまれた第二層上の絶縁酸化膜において所定の
膜厚になるよう形成された絶縁酸化膜を介して電極とし
ての金属層が形成される。
１．その上に形成された不純物濃度の異なる第一導電型
の第二層と、第二層の一生面に選択的に形成された第二
導電型の第一領域、第二領域、及び第三領域と、第二領
域の一生面に選択的に形成された複数の第一導電型の第
四領域とを有し、これら領域を相互接続するための金属
層が絶縁酸化膜層を介して形成され、第一領域と第二領
域とにはさまれた第二層上の絶縁酸化膜において所定の
膜厚になるよう形成された絶縁酸化膜を介して電極とし
ての金属層が形成される。
この構造においては、第一領域、第二領域をそれぞれソ
ース、ドレインとし、この第一領域、第二領域とにはさ
まれた第二層上の所定の膜厚になるよう形成された絶縁
酸化膜を介して形成された金属層電極をゲートとし、こ
れらソース、ドレイン及びゲートより成る絶縁ゲート形
電界効果トランジスタ（以下ＭＯＳトランジスタ）と、
第一導電型から成る第二層、第二領域及び、この第二領
域に形成された複数個の第四領域とがそれぞれエミッタ
、ベース、コレクタとなる縦方向トランジスタと、第二
領域、第三領域、及び第二層がそれぞれコレクタ、エミ
ッタ、ベースとなる横方向トランジスタとを有する。
ース、ドレインとし、この第一領域、第二領域とにはさ
まれた第二層上の所定の膜厚になるよう形成された絶縁
酸化膜を介して形成された金属層電極をゲートとし、こ
れらソース、ドレイン及びゲートより成る絶縁ゲート形
電界効果トランジスタ（以下ＭＯＳトランジスタ）と、
第一導電型から成る第二層、第二領域及び、この第二領
域に形成された複数個の第四領域とがそれぞれエミッタ
、ベース、コレクタとなる縦方向トランジスタと、第二
領域、第三領域、及び第二層がそれぞれコレクタ、エミ
ッタ、ベースとなる横方向トランジスタとを有する。
上述の構造の利点は、第一、第二層がエピタキシャル層
から成り、第一、二、三及び凹領域が不純物拡散によっ
て容易に形成され、ＭＯＳトランジスタの絶縁ゲート構
造は、各領域を相互接続する金属層を絶縁するための酸
化膜により容易に形成されることにある。
から成り、第一、二、三及び凹領域が不純物拡散によっ
て容易に形成され、ＭＯＳトランジスタの絶縁ゲート構
造は、各領域を相互接続する金属層を絶縁するための酸
化膜により容易に形成されることにある。
従来の電荷担体注入形論理素子集積構造とＭＯＳトラン
ジスタとの組み合わせによる部分構造体から成る一実施
例は、基板が担体注入源である第一トランジスタのベー
ス、出力インバータである第二トランジスタのエミッタ
及びＭＯＳ構造の第三トランジスタのサブストレートと
して働くよう設計される。
ジスタとの組み合わせによる部分構造体から成る一実施
例は、基板が担体注入源である第一トランジスタのベー
ス、出力インバータである第二トランジスタのエミッタ
及びＭＯＳ構造の第三トランジスタのサブストレートと
して働くよう設計される。
電荷担体注入源（インジェクタ）としての第一トランジ
スタのエミッタは第三領域から成り、第一トランジスタ
のコレクタ、第二トランジスタのベース、及び第三トラ
ンジスタのドレインは第二領域により共有される。
スタのエミッタは第三領域から成り、第一トランジスタ
のコレクタ、第二トランジスタのベース、及び第三トラ
ンジスタのドレインは第二領域により共有される。
第二トランジスタのコレクタは第四領域から成る。
第三トランジスタのソースは第一領域から成り、第一層
又は第二層と接続される。
又は第二層と接続される。
第三トランジスタのゲート電極は、ドレイン、ソース領
域にはさまれた第二層上の一部に所定の膜厚になる様に
形成された絶縁酸化膜を介して形成される金属層から成
る。
域にはさまれた第二層上の一部に所定の膜厚になる様に
形成された絶縁酸化膜を介して形成される金属層から成
る。
このような半導体構造における利点は、特に、これらの
部分構造体を基本論理回路として動作させる場合には、
第一トランジスタのエミッタ（インジェクタ）からの注
入電流が第二トランジスタのベースに注入され、出力信
号として作用する第二トランジスタのコレクタ電流を制
御し、さらには第三トランジスタのゲート電極に印加さ
れる特定電位の大小により第二トランジスタのベース電
流を容易に制御できることにある。
部分構造体を基本論理回路として動作させる場合には、
第一トランジスタのエミッタ（インジェクタ）からの注
入電流が第二トランジスタのベースに注入され、出力信
号として作用する第二トランジスタのコレクタ電流を制
御し、さらには第三トランジスタのゲート電極に印加さ
れる特定電位の大小により第二トランジスタのベース電
流を容易に制御できることにある。
以下、図面に従い、本発明の動作原理について説明する
。
。
第３図は、本発明による基本論理回路の電気的等価回路
を示している。
を示している。
この回路は、ＰチャンネルＭＯ８）ランジスクＱ′３、
縦方向ＮＰＮトランジスタＱ′２、横方向ＰＮＰトラン
ジスタＱ′１から成る。
縦方向ＮＰＮトランジスタＱ′２、横方向ＰＮＰトラン
ジスタＱ′１から成る。
ＭＯＳトランジスタＱ′３のドレインは、ＮＰＮｌ−ラ
ンジスタのベース領域、及びＰＮＰ ｌ−ランジスタの
コレクタ領域を共有し、共通端子Ｂ′を構成する。
ンジスタのベース領域、及びＰＮＰ ｌ−ランジスタの
コレクタ領域を共有し、共通端子Ｂ′を構成する。
電流■は、ＰＮＰトランジスタＱ１のエミッタからＮＰ
Ｎ トランジスタＱ’２のベースへ注入、供給される。
Ｎ トランジスタＱ’２のベースへ注入、供給される。
ＮＰＮＩ−ランジスタのコレクタＣ′１．Ｃ′２はこの
回路の出力端子となっている。
回路の出力端子となっている。
この基本回路の動作は次の如くである。
第一、第二、第三トランジスタにより構成される共通端
子Ｂ′に特定の電位が印加されなければ、ＰＮＰトラン
ジスタＱ′１のエミッタＥ′Ｐから流れ込む電流は、Ｎ
ＰＮトランジスタＱ’２のベースに注入され、従ってＮ
ＰＮトランジスタＱ’２は導通ずる。
子Ｂ′に特定の電位が印加されなければ、ＰＮＰトラン
ジスタＱ′１のエミッタＥ′Ｐから流れ込む電流は、Ｎ
ＰＮトランジスタＱ’２のベースに注入され、従ってＮ
ＰＮトランジスタＱ’２は導通ずる。
この時、ＭＯＳトランジスタＱ′３のゲート電極Ｇに特
定の電位を印加し、導通させることにより、ＮＰＮ ト
ランジスタＱ′２のベース注入電流をバイパスすること
が可能となり、ＮＰＮトランジスタＱ′２の導通状態を
任意に制御でき、さらには非導通状態とすることさえ可
能である。
定の電位を印加し、導通させることにより、ＮＰＮ ト
ランジスタＱ′２のベース注入電流をバイパスすること
が可能となり、ＮＰＮトランジスタＱ′２の導通状態を
任意に制御でき、さらには非導通状態とすることさえ可
能である。
これに対し、共通端子Ｂ′に特定の電位が印加されると
、ＰＮＰトランジスタＱ、のエミツクＥ′Ｐカらの注入
電流は、ＮＰＮトランジスタＱ’２のベースに流れ込ま
なくなり、ＮＰＮトランジスタＱ’２は非導通状態とな
る。
、ＰＮＰトランジスタＱ、のエミツクＥ′Ｐカらの注入
電流は、ＮＰＮトランジスタＱ’２のベースに流れ込ま
なくなり、ＮＰＮトランジスタＱ’２は非導通状態とな
る。
この時、共通端子Ｂ′に接続される前段のマルチコレク
タ構造のＮＰＮトランジスタの特定のコレクタに、ＮＰ
ＮトランジスタＱ’２のエミッタＥ′Ｐの注入電流が流
れ込むことになる。
タ構造のＮＰＮトランジスタの特定のコレクタに、ＮＰ
ＮトランジスタＱ’２のエミッタＥ′Ｐの注入電流が流
れ込むことになる。
さらに、ＭＯＳトランジスタＱ’３のゲート電極Ｇに印
加される電位の大小によりＭＯＳトランジスタＱ’３の
導通状態を制御できるため、容易に、共通端子Ｂ′から
流出する電流をこのＭＯＳ トランジスタのバイパスに
より制御することが可能である。
加される電位の大小によりＭＯＳトランジスタＱ’３の
導通状態を制御できるため、容易に、共通端子Ｂ′から
流出する電流をこのＭＯＳ トランジスタのバイパスに
より制御することが可能である。
第４図は、第３図の本発明による回路を集積化した場合
の半導体構造を示している。
の半導体構造を示している。
第４図に示されるような基本回路集積構造は、一つの共
通チップ上に多数形成され得る。
通チップ上に多数形成され得る。
第４図の半導体構造は、Ｎ型基板１Ｂ１基板１Ｂと不純
物濃度の異なるＮ型層２Ｂ、このＮ型層２Ｂ内に形成さ
れたＰ型頭域３１Ｂ、３２Ｂ、３３Ｂ、及び領域３２Ｂ
内に形成されたＮ型領域４□Ｂ、４□Ｂから成っている
。
物濃度の異なるＮ型層２Ｂ、このＮ型層２Ｂ内に形成さ
れたＰ型頭域３１Ｂ、３２Ｂ、３３Ｂ、及び領域３２Ｂ
内に形成されたＮ型領域４□Ｂ、４□Ｂから成っている
。
さらに、ＭＯＳトランジスタのゲート電極を形成するた
め、チップ最上層に絶縁酸化膜を介して金属層が形成さ
れる。
め、チップ最上層に絶縁酸化膜を介して金属層が形成さ
れる。
基板１Ｂは出力トランジスタＱ’２のエミッタとして働
き、第２層２Ｂ内のＰ型頭域３１Ｂ＋３２Ｂ＋３３Ｂは
共通チップ上の多数のＭＯＳトランジスタのドレイン、
ソース、及びＰＮＰ トランジスタＱ１のエミッタとし
て、Ｐ型領域３□Ｂ内のＮ型領域４１Ｂ、４□Ｂは、Ｎ
ＰＮトランジスタＱ’２のマルチコレクタとして作用す
る。
き、第２層２Ｂ内のＰ型頭域３１Ｂ＋３２Ｂ＋３３Ｂは
共通チップ上の多数のＭＯＳトランジスタのドレイン、
ソース、及びＰＮＰ トランジスタＱ１のエミッタとし
て、Ｐ型領域３□Ｂ内のＮ型領域４１Ｂ、４□Ｂは、Ｎ
ＰＮトランジスタＱ’２のマルチコレクタとして作用す
る。
この様な構造の製造工程は極めて、簡単である。
上述の如く、この半導体構造は、一様な積層構造から成
っているので、層２Ｂは基板１Ｂ上へのエピタキシャル
成長で、又領域３ｔＢ〜３３Ｂ、４１Ｂ。
っているので、層２Ｂは基板１Ｂ上へのエピタキシャル
成長で、又領域３ｔＢ〜３３Ｂ、４１Ｂ。
４２Ｂ等は不純物拡散により容易に形成される。
この場合、ドープされる不純物の種類及び濃度は適宜変
化されうる。
化されうる。
ＭＯＳトランジスタＱ′３のゲート電極６□Ｂを形成す
るには、ＭＯＳトランジスタＱ’３のドレイン、ソース
領域となるＰ壁領域３１Ｂ、３□ＢにはさまれたＮ型層
２Ｂ上面に所定の膜厚となるよう形成された絶縁酸化膜
５Ｂを介して金属層６□Ｂを形成するだけでよい。
るには、ＭＯＳトランジスタＱ’３のドレイン、ソース
領域となるＰ壁領域３１Ｂ、３□ＢにはさまれたＮ型層
２Ｂ上面に所定の膜厚となるよう形成された絶縁酸化膜
５Ｂを介して金属層６□Ｂを形成するだけでよい。
さらに、この絶縁酸化膜５Ｂは厚さを任意に選択するこ
とにより、又多結晶化することなどの処理を施すことに
よりＭＯＳトランジスタＱ′３の閾値電圧を制御するこ
とができるため、ＰＮＰトランジスタＱ′１のエミッタ
Ｅ′Ｐからの注入電流を、このゲート電極Ｇに印加され
る電位の大小により、任意に選択できる利点を有する。
とにより、又多結晶化することなどの処理を施すことに
よりＭＯＳトランジスタＱ′３の閾値電圧を制御するこ
とができるため、ＰＮＰトランジスタＱ′１のエミッタ
Ｅ′Ｐからの注入電流を、このゲート電極Ｇに印加され
る電位の大小により、任意に選択できる利点を有する。
以上の発明に従えば、三個の枠形能動領域において、互
いに一つの領域を共有しているため、半導体チップにお
けるこれらの能動領域の占有面積が著しく減少する。
いに一つの領域を共有しているため、半導体チップにお
けるこれらの能動領域の占有面積が著しく減少する。
さらに、インジェクタからの特定の注入電流を共通端子
Ｂ′に接続されたＭＯＳトランジスタにより、任意に制
御できるため出力トランジスタＱ’２のオーバードライ
ブによる飽和動作を防止しうるのでスイッチング時間の
向上が図れ、又ファイン及びファンアウトの改善も可能
となりその効果は絶大である。
Ｂ′に接続されたＭＯＳトランジスタにより、任意に制
御できるため出力トランジスタＱ’２のオーバードライ
ブによる飽和動作を防止しうるのでスイッチング時間の
向上が図れ、又ファイン及びファンアウトの改善も可能
となりその効果は絶大である。
第１図は従来の電荷担体注入形基本論理回路を示す図、
第２図は第１図の回路の半導体構造の断面図、第３図は
本発明の実施例の回路を示す図、第４図は第３図の回路
の半導体構造の実施例を示す図である。 図において、Ｑ１０は電荷注入用トランジスタ、Ｑ’２
は出力マルチコレクタトランジスタ、Ｑ１０はＭＯ８Ｉ
−ランジスタ、ＩＢ、２Ｂは半導体基板、３ｔＢ ＋
３２Ｂ ＋ ３ａＢは第一、二及び三領域、４□Ｂ＋４
２Ｂは第四領域、５Ｂは絶縁膜、６，２・８はゲート電
極、６１ Ｂ ＋ ６ａＢ ｌ ６４Ｂ ＋ ６５Ｂ
＋６ａＢは配線層をそれぞれ示す。 ６（１〜４）Ａ・・・・・・金属電極、６（１〜５）Ｂ
・・・・・・金属電極。
第２図は第１図の回路の半導体構造の断面図、第３図は
本発明の実施例の回路を示す図、第４図は第３図の回路
の半導体構造の実施例を示す図である。 図において、Ｑ１０は電荷注入用トランジスタ、Ｑ’２
は出力マルチコレクタトランジスタ、Ｑ１０はＭＯ８Ｉ
−ランジスタ、ＩＢ、２Ｂは半導体基板、３ｔＢ ＋
３２Ｂ ＋ ３ａＢは第一、二及び三領域、４□Ｂ＋４
２Ｂは第四領域、５Ｂは絶縁膜、６，２・８はゲート電
極、６１ Ｂ ＋ ６ａＢ ｌ ６４Ｂ ＋ ６５Ｂ
＋６ａＢは配線層をそれぞれ示す。 ６（１〜４）Ａ・・・・・・金属電極、６（１〜５）Ｂ
・・・・・・金属電極。
Claims (1)
- １ 第一導電型の半導体基板と、該基板の一生面に形成
された第二導電型の第一領域、第二領域、及び第三領域
と、前記第二領域上の一生面に形成された第一導電型の
複数の第四領域とを含み、前記基板、前記第二領域、及
び前記第四領域をそれぞれエミッタ、ベース、コレクタ
とする縦方向バイポーラトランジスタと、前記第三領域
、前記基板、及び前記第二領域をそれぞれエミッタ、ベ
ース、コレクタとする横方向バイポーラトランジスタと
、上記第三領域を電流注入源に接続し、上記第１の領域
を基準電圧源に接続し、前記第一領域と前記第二領域と
の間にはさまれた前記基板の一生面に形成された絶縁膜
を介して形成された金属層をゲート電極とし、前記第一
領域および前記第二領域をソースおよびドレインとする
絶縁ゲート形電界効果トランジスタとをそれぞれ構成し
、前記横方向バイポーラトランジスタによって流入され
た電荷坦体を部分的に上記絶縁ゲート形電界効果トラン
ジスタを介して上記基準電圧源に放出せしめるようにし
たことを特徴とする半導体集積回路構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50086408A JPS5845827B2 (ja) | 1975-07-15 | 1975-07-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50086408A JPS5845827B2 (ja) | 1975-07-15 | 1975-07-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5210087A JPS5210087A (en) | 1977-01-26 |
| JPS5845827B2 true JPS5845827B2 (ja) | 1983-10-12 |
Family
ID=13886026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50086408A Expired JPS5845827B2 (ja) | 1975-07-15 | 1975-07-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5845827B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315458Y2 (ja) * | 1983-05-25 | 1988-04-30 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4395723A (en) * | 1980-05-27 | 1983-07-26 | Eliyahou Harari | Floating substrate dynamic RAM cell with lower punch-through means |
| JPS57118664A (en) * | 1981-01-16 | 1982-07-23 | Fuji Xerox Co Ltd | Semiconductor device |
| JPS6478624A (en) * | 1987-06-29 | 1989-03-24 | Tsubakimoto Chain Co | Storing and carrying device for heavy object |
-
1975
- 1975-07-15 JP JP50086408A patent/JPS5845827B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315458Y2 (ja) * | 1983-05-25 | 1988-04-30 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5210087A (en) | 1977-01-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4220961A (en) | Monolithic combination of two complementary bipolar transistors | |
| JPH02275675A (ja) | Ｍｏｓ型半導体装置 | |
| JPH03136371A (ja) | サイリスタ及びその製造方法 | |
| JPH01198076A (ja) | 半導体装置 | |
| US3656028A (en) | Construction of monolithic chip and method of distributing power therein for individual electronic devices constructed thereon | |
| JPS608628B2 (ja) | 半導体集積回路装置 | |
| JPH07130865A (ja) | 半導体集積回路装置 | |
| US3665266A (en) | Low saturation resistance,low offset voltage,monolithic analog switch | |
| JPS5845827B2 (ja) | 半導体集積回路 | |
| JPH055383B2 (ja) | ||
| US3817797A (en) | Construction of monolithic chip and method of distributing power there-in for individaul electronic devices constructed thereon | |
| JPH04225238A (ja) | ラテラルトランジスタ及びそれを用いたカレントミラー回路 | |
| JPH05121425A (ja) | バイポーラ静電誘導トランジスタ | |
| Phillips | Monolithic integrated circuits | |
| JPS5832505B2 (ja) | 半導体集積回路 | |
| JPH03145163A (ja) | サイリスタ | |
| EP0323714B1 (en) | MOS-controlled bidirectional semiconductor switch | |
| JPH02143454A (ja) | 半導体デバイス | |
| JPS62104068A (ja) | 半導体集積回路装置 | |
| JPS60116170A (ja) | 半導体装置 | |
| JP2932076B2 (ja) | 半導体装置の製造方法 | |
| JPS6149820B2 (ja) | ||
| JPS5853509B2 (ja) | 半導体装置 | |
| JPS5946059A (ja) | 半導体集積回路の製造方法 | |
| JPH02267969A (ja) | 横型伝導度変調型ｍｏｓｆｅｔ |