JPS5946059A - 半導体集積回路の製造方法 - Google Patents

半導体集積回路の製造方法

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JPS5946059A
JPS5946059A JP15762382A JP15762382A JPS5946059A JP S5946059 A JPS5946059 A JP S5946059A JP 15762382 A JP15762382 A JP 15762382A JP 15762382 A JP15762382 A JP 15762382A JP S5946059 A JPS5946059 A JP S5946059A
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Tadanaka Yoneda
米田　忠央
Toyoki Takemoto
竹本　豊樹
Haruyasu Yamada
山田　晴保
Tsutomu Fujita
勉 藤田
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明−、同一基板上にＭＯ３Ｉ・ランジスタ、・・イ
ポーラｊ・ランジスタ、抵抗体等の素子を一形成する半
導体集積回路の製造方法に関する。
従来例の構成とその問題点 半導体集積回路装置ｅｃ、ｖ、ｐ　ｎ　ｐトランジスタ
。
ｎｐｎトランジスタ等が一体化構成されている。
ここで、一般にｎｐｎ）ランシスタのスイッチング速度
は高速にすることが出来る反面、ｐｎｐ）ランジスタｄ
：構造が複雑であったり、横方向形成されたものを使用
出来ない等の理由により高速にすることが出来ない欠点
を有する。従って、ｐｎｐトランジスタ、ｎｐｎ）ラン
シスタとを含む半導体集積回路装置はその両トランジス
タの速度的なアンバランスが生じる故に全体として見た
場合、回路的にも多くの制限があった。
第１図はｐｎｐｌ−ランシスタ、ｎｐｎｌ・ランシスタ
を一体化形成した従来の半導体集積回路装置を示す。
第１図において、１はｐ形基板、２は高濃度ｎ形坤込ミ
層、３はｎ形エピタキノヤル層、４は「備分離拡散層を
示す、、５はエピタキシャル層３表面から形成された分
離拡散層で、予備分離拡散層４と途中で接続され、活性
領域の分離を行なっている０ ６ｅ、６ｃ、７ｂはｐ型拡散層である。ここで、ｎｐｎ
トランジスタ部分においては７ｂはベースとなるｐ型領
域で、ラテラルｐｎｐトランジスタ部分においては６ｅ
、６ｃはそれぞれエミッタとコレクタを形成している０
、８　ｂ　）Ｊ、ｐ　ｎ　ｐ　ｌ−ランシスタのベース
領域用のコンタクト、９ｅｉｊ−ｎｐｎのトランジスタ
のエミッタ、９ｃｄ、ｎｐｎトランジスタのコレクタコ
ンタクトのだめの高濃度ｎ膨拡散層である。第１図で一
体化形成され／ζ、ｎｐｎ。
ｐｎｐ　トランジスタにおいで、ｐｎｐの横型トランジ
スタはベース中（領域６ｅと６ｃ間距離）か平面的、つ
１リマスクのバタ　ンｆｔｔ度で定する。
一般に、マスク精度の、それほと１１、確なもの−Ｃな
いため、通常短かいもので３１＋　ｍ程度であるｎ　？
Ｉ″（−・て、高密度ｐ　ｎ　ｐ　）−ランジメタ４形
成出来んい１、また、ｎｐｎｌ・ランシスタのベ　ス領
Ｍ　７　ｂ　ｋ（：ｌ＝・いては拡散によって濃度傾斜
かついている／、−、め、電界傾斜かベース領域で形成
さＪするのでギヤリアの加速がなされ高速化が実現する
。しかし、ｐｎｐトランジスタのベース領域３ｔｄニエ
ビタキシヤル層そのものであり、濃度傾斜がなく高速化
か実現されない。
更に、ｐｎｐトランジスタのコレクタ領域６ｃの濃度が
ベース領域３よシむしろ高く、ベースｒｌｊを縮少して
いった場合、コレクタ、ベース間耐圧が急速に下がる。
以上の様に、ｐｎｐトランジスタのベースがｌＪが広い
、拡散プロファイルにより電界傾斜がついていない、ｐ
ｎｐ）ランシスタのエミッタ、コレクタが同一濃度であ
る等の理由により横型ｐｎｐトランジスタは縦型ｎｐｎ
）ランシスタに比し著しるしく特性が劣るのが通常であ
る。従って、第１図に示す半導体集積回路装置において
は全体としての特性が不充分なものとなっていた０次に
、これを改善した半導体集積回路装置の従来例全第２図
に示す。第２図の場合はｐ　ｎ　ｐ　Ｉ−ランシスタを
縦型形成したものである。
第２図において、１１はｐ型基板、１２Ｌ／ｉ高濃度ｎ
型埋込み層、１３はｎ型エピタキシャル層、１４はｐ型
予備分前拡散層で、１６は分離拡散層である。この分離
拡散層１４及び１６により、活性領域を分離させている
。１６は分離領域１２上にイオン注入法等で製作された
ｐ型領域で、縦型ｐｎｐのコレクタとなる領域である。
１７＋１ｓｔ、Ｉ、（′Ｉｔぞれ分離拡散層１４．１５
の領域形成時ｖ（１「旧１山形成されるもので、コレク
タ領域１２の引出し拡１１９層となっている。１９はコ
レクタウ（ロ）−ルである０２ｏはｐの拡散層で分前拡
散層１５と同時に形成され、縦型ｐ　ｎ　ｐ　ｔ−ラン
シスタのベースとなる領域である。２１は通常のｎｐｎ
ｌ・ランシスタのエミツタ層、２２はベース層、２３は
エミッタ２１と同時に形成されたコレクタ・コンタクト
部である。
さて、第２図でｐ１層拡散層２０．ｎ型エピタキシャル
層１３、ｐ型コレクタ層１６によって縦型ｐｎｐトラン
ジスタが形成される。このｐｎｐｌ・ランシスター、第
１図で示し／ζ横”ｉ！ｊｐｎｐと違い、ベースＩＩＪ
がマスクの＝−Ｊ法及びζ］θぐ楯１及Ｖ（よって決定
されておらず、エビタギノヤル層１３の厚ミ及び、ｐ層
拡散領戦１６の深さに依イｆしているため、拡散制御に
よってベース１ｌＪｋＪ、狭く出来る利点かある。しか
しこの構造においても多くの欠点があるり。
寸ず第１にベースｌ］であるが、これはエピタキシャル
層１３の厚みからエミッタ２０の拡散深さとｐ型領域１
６の」二方拡散を引いたものによって決定されるので、
三つの拡散パターンの制御加減のため、ベースＩｔ］の
分布が非常に大きい。
それに加えるにｐ型拡散層１６の濃度は埋込み層１２と
の濃度との加減によって決まるだめ、上方拡散に２、ｐ
型拡散層１６のドーピング量によって１義的に決捷らず
、従って、ベース巾の分布ｒよ捷すまず大きくなってし
訃い、ベース巾がパターン精度で決定されないと云うも
ののベース＋１］の決定制御が困難である。
しかも、第１商で示したｐｎｐ）ランジスタでみられた
欠点であるベース領域での濃度勾配及びコレクタ１２の
濃度が高い問題は改善されていないＯ さらにバイポーラトランジスタとＣＭＯ５＋・ランジス
タ全一体化する場合を第３図に示す。
１１は基板、１２は高濃度ｎ型埋込層、１３はｎ型エピ
タキンヤル層、１４はｐ形予備分離拡散層で、１６は分
離拡散層である。１４’、　１５’＆；ｉ　ｆ備分離拡
散と分離拡散の形成工程と同時に形成しｔｃ　ｐウェル
領域である。その後ｎｐｎトランジスタのベース領域２
２形成と同時にｐチャンネルＭＯＳトランジスタのソー
ス・ドレイン領域２４を形成し、エミッタ領域２１形成
と同時にｎチャンネルＭＯＳトランジスタのノース・ド
レイン領域２６を形成する。そしてゲ　１・酸化膜２６
．ケート電極２７を形成する。
」二記工程のｐチャンネルＭＯＳトランジスタのソース
・ドレイン領域２４の拡１１Ｊｙ、深さＬｌ、ｎｐｎｌ
・ランジスタのベース領域２２と同じ／こめに拡ｉｊ４
　深さが深くなる。そのために実効のチャンネル長さ４
が小さくなって、ソース・トレイン間１制月か低くなっ
たり、ンヨートチャンネル効果に」、すしきい値（Ｖｌ
−）が小さくなるという問題かある１、−ツバショート
チャンネル効果を防ぐためにエビタギ／ヤル層１３の比
抵抗全土げなければならない。比抵抗を下げるとｎｐｎ
ｌ・ランジスタのエミッタ・コレクタ間耐圧が一ドると
いう問題がある。
発明の目的 本発明は従来の欠点にかんがみなされたもので、同一基
板上に高速のｎｐ　　ｎｌ・ランジスタ、ｐｎｐトラン
ジスタ、ｐチャンネルおよびｎチャンネルＭＯＳ）ラン
ジスタ、抵抗素子等のデバイスを製造工程をあ捷り増加
することなく形成１り能な半導体集積回路の製造方法を
提供せんとするものであるＯ 発明の構成 本発明ｄ：ｎチャンネルＭＯＳトランジスタ形成領域、
ｐｎｐｌ・ランジスタのコレクタ領域を同一工程で、ｐ
チャンネルＭＯＳトランジスタ形成領ｈｔｋ　＋　ｐ　
　ｎ　　ｐ　）ランジスタのベース領域を同一工程で、
ｐチャンネルＭＯ３）ランジスタのソース・ドレイン領
域、ｐ　　ｎ　　ｐ）ランジスタのエミッタ領ｋ１１．
　、　ｎ　　ｐ　　ｎ）ランジスタのベース領域を同一
工程で、ｎチャンネルトランジスタのソース争ドレイン
領域、ｎ　　ｐ　　ｎ）ランジスタのエミッタ領域、を
同一工程で形成する半導体集積回路の製造方法である。
実施例の説明 本発明の第１の実施例全第４図Ａ〜Ｃ＆（ｍ小ず、まず
、ｐ型基板１１表向にｎｐｎｌ−ランジスタｔｐ　　ｎ
　　ｐトランジスタ形成領域Ｖ（ヒンを拡散層 してｎ形埋込領域３０．３１ｉ形成する。ぞしてｎチャ
ンネルＭＯＳ）ランジスタ形成領域２分１１［１領域＋
ｐ　ｎ　　ｐトランジスタ形成領域に第１の一導電形不
純物のボロンを拡１１ｔもしくｄｌ、イオンｔｉ人して
２００〜８００ル句のｐ影領域３２，３３゜３４を形成
する（第４図Ａ）。
次に、厚さ２〜４１ｔ　ｍ　、比抵抗０．６〜２０・珈
のｎ形エピタキンヤル層３５を・形成する３、そし−Ｃ
１ｎチャンネルＭＯＳトランジスタ形成領域２分ＩＭｔ
領域１ｐ　ｎ　　ｐ）ランジスタ形成領域に第２の一導
電形不純物のボロン全イオン注入し、熱処理する。さら
に、第１のｐチャンネルＭＯ３Ｉ・ランジスタ、ｐ　　
ｎ　　ｐ）ランジスタのベース領域Ｖこリン全イオン注
入し、熱処理する。そうすると、第１゜第２の一導電形
不純物が拡散して拡散深さ１．３〜１．６７１ｍンート
抵抗１〜３ＫＱ／［」のｐ影領域を形成してｎチャンネ
ルＭＯ３Ｉ−ランジスタ形成領域となるｐウェル領域３
６９分離領域３７．ｐｎｐトランジスタのコレクタ領域
３８が形成される。
同時に第１のｐチャンネル領域、ｐｎｐトランジスタの
ベース領域にシート抵抗０．６〜２にΩ／口。
拡散深さ０．８〜１μｍのｎ影領域３９．４０が形成さ
れる（第４図Ｂ）。
次に、ＭＯＳトランジスタ形成領域に厚さ約０．０６　
ｌ１ｍのゲート酸化膜４１．多結晶シリコンゲート電極
４５．４６．４７を形成する。そして、第１　、第２の
ｐチャンネルＭＯ８）ランジスタのソース、ドレイン領
域、ｐｎｐ）ランジスタのエミッタ領域およびコレクタ
領域、ｎ　　ｐ　　ｎトランジスタのベース領域にシー
ト抵抗１００〜２００Ｑ／口、拡散深さ０．６〜０．８
　μｍの♂旅領域４８゜４９．５０，５１．６２を形成
する。きらにｎチャンネルＭＯ３）ランジスタのソース
・ドレイ／’ｐＡ　域ｒ　ｐ　ｎｐ　トランジスタのベ
ースコンタクト領域、　ｎ　ｐ　ｎトランジスタのエミ
ッタ領域およびコレクタコンタクト領域にシート抵抗３
０〜６０Ω／口拡散深さ約０．４１ｔｍのｎ」影領域６
３，６４，６５゜５６′ｆ！：形成する（第４図Ｃ）。
また、第二の実施例として第一の実施例の製造工程と同
一工程で同一基板にＩＬおよび抵抗体を形成することが
できる。その断面構造を第４図に示す。
第２の一導電形形成用不純物のホロンをイオン注入し、
熱処理して形成したｐ影領域で工２Ｌのベース領域６７
およびｐ形抵抗領域６８を形成する〇丑だ、ｐ　ｎ　ｐ
　ｌ−ランジスタのベース領域４０形成と同時にｎ形抵
抗６９全形成する。また、ｎｐｎトランジスタのベース
領域６２形成と同時に工２Ｌのインジェクター領域６０
．６１抵抗コンタクト６２全形成し、ｎｐｎトランジス
タのエミッタ領域６６と同時に工２Ｌのコレクタ領域６
３．抵抗コンタクト領域６４を形成する１、 上記第４図の工程において、Ａ２のｐチャンネルＭＯＳ
　Ｌ　７ンジスタの基板ｔ、１、エビタギシアル層３５
であるため、ＶＴ値は約−０，５Ｖであるか、第１のｐ
ｆチャンネルＯ８）ランジスタの基板はｎウェル領域３
９であるので不純物濃度が高く、ＶＴ値は約−２■とな
る。一方、ｎチャンネルＭＣ）ＳトランジスタのＶＴ値
は約１■となる。故に、故に、ｐチャンネルＭＯＳトラ
ンジスタは２種類形成することができるので所望のトラ
ンジスタを用いれば良い。また、Ｐチャンネル、ｎチャ
ンネルの両トランジスタがあるので０ＭＯ３）、ランジ
スタを形成することができる。また、ｎ形３゜〜６０Ω
／ロ、０．６〜２にΩ／口　、ｐ形２０００７口。
４００Ω／口、１にΩ／口のシート抵抗の抵抗体を形成
することができるので、所望のシート抵抗の抵抗体を形
成することができる。
発明の効果 以」−のように本発明によれば、あまり工程を増加させ
ることなく、同一基板上［ｎチャンネル。
ｐチャンネルＭＯ３）ランジスタ、縦形ｐ　ｎ　ｐ）ラ
ンジスタ、ＩＬ、ｎｐｎ）ランジスタおよび多棟のシー
ト抵抗を持った抵抗体を形成することができる。また、
縦形ｐｎｐｎトランジスタース幅はｎ形拡散領域４０と
ｐ−１形領域の拡散深さの差のみで決まるため、ベース
幅を・１１モ確に制御することができる。また、ベース
領域は−にから下方向に濃度勾配がついており、電界加
速が行われる構造になっているのでキャリアの走行速度
が増大し、高速動作が可能となる。−ｉた、ｐチャンネ
ルＭＯＳトランジスタのＶＴ値が二ｆΦ類ｈｉ＋られる
ので設語の自由度も向−１ニさせることができる。
【図面の簡単な説明】
第１図、第２図および第３図ｉ１：従来の゛１″、導体
ｑ３積回路装置の構造断［ｎ１図、第４図Ａ〜Ｃはｎチ
ャフ　１−　／Ｉ／　Ｍ　ＯＳ　ｌ・ランジスタ、ｐチ
ャンネルＭＯＳトランジスタ、縦形ｐｎｐ）ランジスタ
、ｎｐｎトランジスタを一体化した本発明の一実施例の
半導体集積回路の製造二［稈を小ず断面構造図、第５図
はＩ２Ｌ　、　ｎ抵抗、ｐ抵抗を一体化し／ζ本発明の
他の実施例の半導体集積回路の製造上４．ｌａ　Ｋ小ず
断面構造図である。 ３６・・・・・・ｎチャンネルＭＯ３＋−ラ／ジスタ形
成領域、３９・・・・・・第２のｐチャンネルＭＯ８）
ランジスタ形成領域、３８・・・・・・ｐ　ｎ　ｐ）ラ
ンジスタのコレクタ領域、４０・・・・・・ｐｎｐトラ
ンジスタのベース領域、６７・・・・・・工２Ｌのベー
ス領域。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２因

Claims (2)

    【特許請求の範囲】
  1. （１）−導電形半導体基板のｎｐｎ）ランジスタ。 ｐｎｐトランジスタ形成領域に第１の反対導電形成用不
    純物を導入する工程、分離形成領域、前記ｐｎｐ）ラン
    ジスタ形成領域、ｎチャンネルＭＯＳトランジスタ形成
    領域に第１の一導電形形成用不純物全導入する工程、前
    記基板上に反対導電形のエピタキシ層を形成する工程、
    前記分離形成領域、前記ｐｎｐトランジスタ形成領域、
    ｎチャンネルＭＯＳトランジスタ形成領域に第２の一導
    電形形成用不純物を導入する工程、第１のｐチャンネル
    ＭＯ３）ランジスタ形成領域、前記ｐｎｐ　）ランジス
    タのベース形成領域に第２の反対導電影形成用不純物を
    導入する工程、第３の一導電形形成用不純物を所定の領
    域に導入して前記第１のｐチャンネルＭＯ３Ｉ−ランジ
    スタ、第２のｐチャンネルＭＯ３）ランジスタのソース
    拳トレイン領域、前記ｐｎｐトランジスタのエミッタ領
    域、前記ｎｐｎトランジスタのベース領域を形成するｌ
    ″稈と％２１１ｍえたことを特徴とする半導体集積回路
    の製造方法。
  2. （２）　　Ｉ２Ｌ形成領域に第２の一臂電形形成用不純
    （３）抵抗体形成領域に第２の一導′ｌ′Ｌ形形成用不
    純（４）抵抗体形成領域に第２の反対導電形成用不純物
    を導入することを特徴とする！１１１伯晶求の範囲第　
    ？半導体！３：積回路の製１＜１□力法０
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US07/295,380 US5066602A (en) 1982-04-19 1989-01-10 Method of making semiconductor ic including polar transistors

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60211867A (ja) * 1984-04-05 1985-10-24 Nec Corp 半導体装置及びその製造方法
JPH01184947A (ja) * 1988-01-20 1989-07-24 Sanyo Electric Co Ltd 半導体集積回路およびその製造方法

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* Cited by examiner, † Cited by third party
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JPS60211867A (ja) * 1984-04-05 1985-10-24 Nec Corp 半導体装置及びその製造方法
JPH01184947A (ja) * 1988-01-20 1989-07-24 Sanyo Electric Co Ltd 半導体集積回路およびその製造方法

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