JP2606663Y2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JP2606663Y2 JP2606663Y2 JP1993073329U JP7332993U JP2606663Y2 JP 2606663 Y2 JP2606663 Y2 JP 2606663Y2 JP 1993073329 U JP1993073329 U JP 1993073329U JP 7332993 U JP7332993 U JP 7332993U JP 2606663 Y2 JP2606663 Y2 JP 2606663Y2
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- integrated circuit
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Description
【０００１】
【産業上の利用分野】本考案は、半導体集積回路装置に
係わり、特にモータ駆動などのインダクタンスを負荷と
するような半導体集積回路装置に関するものである。
係わり、特にモータ駆動などのインダクタンスを負荷と
するような半導体集積回路装置に関するものである。
【０００２】
【従来の技術】従来のこの種の半導体集積回路装置に内
蔵するｎｐｎパワートランジスタを図６に示す。図６
（ａ）は、ｐ形半導体基板上に形成したｎｐｎパワート
ランジスタの構造の説明図であり、図６（ｂ）は寄生素
子を含む等価回路である。図において、１はｐ形半導体
基板であるｐ形サブストレート、２はコレクタ・エミッ
タ間の飽和電圧ＶCE（SAT）を下げるために設けたｎ+埋
め込み層、３はｎ形半導体からなるｎ形エピタキシャル
層、４はｎ+ 埋め込み層上に設けた各素子を分離するた
めのｐ形アイソレーション領域、１７はｎ形エピタキシ
ャル層３に設けたｐ形ベース領域、１８はｐ形ベース領
域に設けたｎ形エミッタ領域、１９はコレクタ領域とな
るｎ形エピタキシャル層１１に設けたオーミックコンタ
クトを得るためのｎ+ コレクタコンタクト領域である。
ｎ形エミッタ領域１８、ｐ形ベース領域１７、およびｎ
形エピタキシャル層３によってｎｐｎパワートランジス
タＱ１を構成している。
蔵するｎｐｎパワートランジスタを図６に示す。図６
（ａ）は、ｐ形半導体基板上に形成したｎｐｎパワート
ランジスタの構造の説明図であり、図６（ｂ）は寄生素
子を含む等価回路である。図において、１はｐ形半導体
基板であるｐ形サブストレート、２はコレクタ・エミッ
タ間の飽和電圧ＶCE（SAT）を下げるために設けたｎ+埋
め込み層、３はｎ形半導体からなるｎ形エピタキシャル
層、４はｎ+ 埋め込み層上に設けた各素子を分離するた
めのｐ形アイソレーション領域、１７はｎ形エピタキシ
ャル層３に設けたｐ形ベース領域、１８はｐ形ベース領
域に設けたｎ形エミッタ領域、１９はコレクタ領域とな
るｎ形エピタキシャル層１１に設けたオーミックコンタ
クトを得るためのｎ+ コレクタコンタクト領域である。
ｎ形エミッタ領域１８、ｐ形ベース領域１７、およびｎ
形エピタキシャル層３によってｎｐｎパワートランジス
タＱ１を構成している。
【０００３】半導体集積回路装置では、ｐ形拡散領域を
熱拡散して図６（ａ）に示したように、ｐ形アイソレー
ション領域４をｐ形サブストレート１に到達させること
によって複数の素子を分離した構成となっている。この
ような構成のため集積度は良くなるが、必要としない寄
生素子が形成されてしまうことが欠点である。このパワ
ートランジスタの寄生素子を含む等価回路を図６（ｂ）
に示す。
熱拡散して図６（ａ）に示したように、ｐ形アイソレー
ション領域４をｐ形サブストレート１に到達させること
によって複数の素子を分離した構成となっている。この
ような構成のため集積度は良くなるが、必要としない寄
生素子が形成されてしまうことが欠点である。このパワ
ートランジスタの寄生素子を含む等価回路を図６（ｂ）
に示す。
【０００４】これは、ｐ形サブストレート１からｎ形エ
ピタキシャル層３の接合部分で寄生ダイオードＤ０を作
り、また、ｐ形サブストレート１、ｎ形エピタキシャル
層３、およびｐ形ベース領域１７により、寄生サブスト
レートｐｎｐトランジスタのＱ０を形成している。
ピタキシャル層３の接合部分で寄生ダイオードＤ０を作
り、また、ｐ形サブストレート１、ｎ形エピタキシャル
層３、およびｐ形ベース領域１７により、寄生サブスト
レートｐｎｐトランジスタのＱ０を形成している。
【０００５】
【考案が解決しようとする課題】半導体集積回路装置で
は、ｐｎ接合によるアイソレーション（島分け）を使用
して各素子の分離を行なっている。そのため、このアイ
ソレーションを常に成立させるため、サブストレート電
位を最低電圧とし、かつ各島の電位も必要な電位に保っ
ておくなどの処置がなされ、アイソレーションのｐｎ接
合には常に逆バイアス状態に保持されている。従って、
ｐ形サブストレート１は集積回路装置のグランドに接続
されることが一般的に行なわれている。
は、ｐｎ接合によるアイソレーション（島分け）を使用
して各素子の分離を行なっている。そのため、このアイ
ソレーションを常に成立させるため、サブストレート電
位を最低電圧とし、かつ各島の電位も必要な電位に保っ
ておくなどの処置がなされ、アイソレーションのｐｎ接
合には常に逆バイアス状態に保持されている。従って、
ｐ形サブストレート１は集積回路装置のグランドに接続
されることが一般的に行なわれている。
【０００６】このような集積回路の出力端子に負電圧の
パルス的な入力があったときは、ｐ形サブストレート１
とｎ形エピタキシャル層３が電気的に接続されたｐｎ接
合による寄生ダイオードＤ０により、印加された電荷は
電源を通して吸収される。
パルス的な入力があったときは、ｐ形サブストレート１
とｎ形エピタキシャル層３が電気的に接続されたｐｎ接
合による寄生ダイオードＤ０により、印加された電荷は
電源を通して吸収される。
【０００７】しかしながら、集積回路の出力端子にイン
ダクタンス成分をもつ負荷を接続した場合、インダクタ
ンスに流れる電流の変化によって作り出された逆起電力
によって、過大な負電圧が発生し、アイソレーション領
域に流れ込む電流と、アイソレーション領域内の抵抗分
によって、局部的に分離間の電位が上昇して素子分離が
成立しなくなり、集積回路内での寄生トランジスタをオ
ンさせてしまい、本来の回路動作を行なわなくなるばか
りか、素子を破壊してしまうという問題があった。
ダクタンス成分をもつ負荷を接続した場合、インダクタ
ンスに流れる電流の変化によって作り出された逆起電力
によって、過大な負電圧が発生し、アイソレーション領
域に流れ込む電流と、アイソレーション領域内の抵抗分
によって、局部的に分離間の電位が上昇して素子分離が
成立しなくなり、集積回路内での寄生トランジスタをオ
ンさせてしまい、本来の回路動作を行なわなくなるばか
りか、素子を破壊してしまうという問題があった。
【０００８】本考案は上記の問題に対して、出力端子に
入力される負電圧を容易に検知できる素子構造を提供
し、負電圧による回路の誤動作や、素子の破壊を防止す
ることを目的とする。
入力される負電圧を容易に検知できる素子構造を提供
し、負電圧による回路の誤動作や、素子の破壊を防止す
ることを目的とする。
【０００９】
【課題を解決するための手段】本考案の集積回路はｎ形
エピタキシャル層に設けたｐ形抵抗層と、該ｎ形エピタ
キシャル層と該ｐ形抵抗層上に設けた絶縁膜と、該絶縁
膜を介して該ｐ形抵抗層を横断するように設けた金属配
線からなるｐ形ＭＯＳトランジスタを形成し、該ｐ形Ｍ
ＯＳトランジスタの金属配線層を出力端子に接続してな
るように構成した。
エピタキシャル層に設けたｐ形抵抗層と、該ｎ形エピタ
キシャル層と該ｐ形抵抗層上に設けた絶縁膜と、該絶縁
膜を介して該ｐ形抵抗層を横断するように設けた金属配
線からなるｐ形ＭＯＳトランジスタを形成し、該ｐ形Ｍ
ＯＳトランジスタの金属配線層を出力端子に接続してな
るように構成した。
【００１０】
【実施例】図１は本考案の半導体集積回路装置における
ｐ形ＭＯＳトランジスタの構造を示す説明図である。図
において、図６と同一の符号は同一または相当するもの
を示し、５はＵ字状のｐ形半導体からなるｐ形抵抗層、
６はＳｉＯ2 等からなる絶縁膜、７は絶縁膜を介して抵
抗層を横断するように設けた金属配線層、８は導通チャ
ネル、１３はパワートランジスタ等の出力部に接続され
た出力端子である。
ｐ形ＭＯＳトランジスタの構造を示す説明図である。図
において、図６と同一の符号は同一または相当するもの
を示し、５はＵ字状のｐ形半導体からなるｐ形抵抗層、
６はＳｉＯ2 等からなる絶縁膜、７は絶縁膜を介して抵
抗層を横断するように設けた金属配線層、８は導通チャ
ネル、１３はパワートランジスタ等の出力部に接続され
た出力端子である。
【００１１】図１（ａ）において、ｐ形半導体からなる
ｐ形抵抗層５の一端を端子Ｔａ、他端を端子Ｔｃとす
る。端子Ｔａから金属配線層が横断するまでの領域Ａの
抵抗をＲａとし、端子Ｔｃから金属配線層が横断するま
での領域Ｃの抵抗をＲｃとする。それらの中間の領域Ｂ
の抵抗をＲｂとすると、端子Ｔａから端子Ｔｃまでの抵
抗ＲｓはＲｓ＝Ｒａ＋Ｒｂ＋Ｒｃである。
ｐ形抵抗層５の一端を端子Ｔａ、他端を端子Ｔｃとす
る。端子Ｔａから金属配線層が横断するまでの領域Ａの
抵抗をＲａとし、端子Ｔｃから金属配線層が横断するま
での領域Ｃの抵抗をＲｃとする。それらの中間の領域Ｂ
の抵抗をＲｂとすると、端子Ｔａから端子Ｔｃまでの抵
抗ＲｓはＲｓ＝Ｒａ＋Ｒｂ＋Ｒｃである。
【００１２】また、抵抗Ｒｂの両端には、ｐ形半導体よ
りなるｐ形抵抗層５、絶縁膜６、および金属配線層７に
よってｐ形ＭＯＳトランジスタを形成している。これを
電気的な等価回路で表わすと、図２に示すように、抵抗
とｐ形ＭＯＳトランジスタからなる構成となる。ここ
で、金属配線層７の導通チャネル８はｐ形ＭＯＳトラン
ジスタのゲートとして作用する。この部分を端子Ｔｂと
して説明を続ける。
りなるｐ形抵抗層５、絶縁膜６、および金属配線層７に
よってｐ形ＭＯＳトランジスタを形成している。これを
電気的な等価回路で表わすと、図２に示すように、抵抗
とｐ形ＭＯＳトランジスタからなる構成となる。ここ
で、金属配線層７の導通チャネル８はｐ形ＭＯＳトラン
ジスタのゲートとして作用する。この部分を端子Ｔｂと
して説明を続ける。
【００１３】まず、端子Ｔｂがｐ形ＭＯＳトランジスタ
のしきい値電圧以下の時は、ｐ形ＭＯＳトランジスタは
オフであり、抵抗ＲｓはＲｓ＝Ｒａ＋Ｒｂ＋Ｒｃのまま
である。次に端子Ｔｂにｐ形ＭＯＳトランジスタのしき
い値電圧を越える負の電圧が印加されると、ｐ形ＭＯＳ
トランジスタはオンとなり、端子Ｔａ、Ｔｃ間の抵抗Ｒ
ｓはＲｓ＝Ｒａ＋Ｒｃとなる。この端子Ｔｂ、つまり、
金属配線層７の一端を出力端子１３に接続しているの
で、負電圧の有無により抵抗Ｒｓが変化することによっ
て負電圧を検知できる。
のしきい値電圧以下の時は、ｐ形ＭＯＳトランジスタは
オフであり、抵抗ＲｓはＲｓ＝Ｒａ＋Ｒｂ＋Ｒｃのまま
である。次に端子Ｔｂにｐ形ＭＯＳトランジスタのしき
い値電圧を越える負の電圧が印加されると、ｐ形ＭＯＳ
トランジスタはオンとなり、端子Ｔａ、Ｔｃ間の抵抗Ｒ
ｓはＲｓ＝Ｒａ＋Ｒｃとなる。この端子Ｔｂ、つまり、
金属配線層７の一端を出力端子１３に接続しているの
で、負電圧の有無により抵抗Ｒｓが変化することによっ
て負電圧を検知できる。
【００１４】図３は、本考案のｐ形ＭＯＳトランジスタ
を用いて負電圧を検出する一実施例の回路図である。図
において、１０はｐ形抵抗層５、絶縁膜６、金属配線層
７からなるｐ形ＭＯＳトランジスタ、１１は定電流源、
１２は検知端子、１３は出力端子、１４は電源、１５は
接地、１６は負荷である。
を用いて負電圧を検出する一実施例の回路図である。図
において、１０はｐ形抵抗層５、絶縁膜６、金属配線層
７からなるｐ形ＭＯＳトランジスタ、１１は定電流源、
１２は検知端子、１３は出力端子、１４は電源、１５は
接地、１６は負荷である。
【００１５】パワートランジスタＱ１のコレクタが電源
１４に接続され、エミッタは出力端子１３に接続され、
さらに負荷１６にも接続されている。電源１４より、定
電流源１１を介してトランジスタＱ２のベースと、抵抗
Ｒ１の一端が接続されている。トランジスタＱ２のコレ
クタは検知端子１２に接続されるとともに、抵抗Ｒ２を
介して電源１４に接続され、エミッタは接地されてい
る。また、ｐ形ＭＯＳトランジスタ１０の端子Ｔａが抵
抗Ｒ１の他端に接続され、端子Ｔｂは出力端子に接続さ
れ、端子Ｔｃは接地されている。
１４に接続され、エミッタは出力端子１３に接続され、
さらに負荷１６にも接続されている。電源１４より、定
電流源１１を介してトランジスタＱ２のベースと、抵抗
Ｒ１の一端が接続されている。トランジスタＱ２のコレ
クタは検知端子１２に接続されるとともに、抵抗Ｒ２を
介して電源１４に接続され、エミッタは接地されてい
る。また、ｐ形ＭＯＳトランジスタ１０の端子Ｔａが抵
抗Ｒ１の他端に接続され、端子Ｔｂは出力端子に接続さ
れ、端子Ｔｃは接地されている。
【００１６】次にこの回路の動作を説明する。パワート
ランジスタＱ１のベースに接続されている制御回路（図
示していない）より、トランジスタＱ１のベース電流が
供給される。このベース電流により制御された出力電流
が出力端子１３を介して、インダクタンス成分をもつ負
荷１６、例えばモータに流れ、モータを駆動することに
なる。
ランジスタＱ１のベースに接続されている制御回路（図
示していない）より、トランジスタＱ１のベース電流が
供給される。このベース電流により制御された出力電流
が出力端子１３を介して、インダクタンス成分をもつ負
荷１６、例えばモータに流れ、モータを駆動することに
なる。
【００１７】このように回路が正常な動作のとき、出力
端子１３の電圧は正の電位にあり、ｐ形ＭＯＳトランジ
スタはオフである。このとき端子Ｔａ、Ｔｃ間の抵抗Ｒ
ｓ1はＲｓ1 ＝Ｒａ＋Ｒｂ＋Ｒｃである。そして、定電
流源１１より供給される電流は、抵抗Ｒ１と抵抗Ｒｓ1
によって電圧に変換され、トランジスタＱ２をオン状態
にしているので、検知端子１２はＬレベルとなってい
る。
端子１３の電圧は正の電位にあり、ｐ形ＭＯＳトランジ
スタはオフである。このとき端子Ｔａ、Ｔｃ間の抵抗Ｒ
ｓ1はＲｓ1 ＝Ｒａ＋Ｒｂ＋Ｒｃである。そして、定電
流源１１より供給される電流は、抵抗Ｒ１と抵抗Ｒｓ1
によって電圧に変換され、トランジスタＱ２をオン状態
にしているので、検知端子１２はＬレベルとなってい
る。
【００１８】パワートランジスタＱ１の出力電流が遮断
された場合、負荷１６の逆起電力によって負電圧が出力
端子１３に発生する。するとこの負電圧によって、ｐ形
ＭＯＳトランジスタ１０がオンとなる。このときの端子
Ｔａ、Ｔｃ間の抵抗Ｒｓ2 は、Ｒｓ2 ＝Ｒａ＋Ｒｃに変
化する。この抵抗Ｒｓ2 の抵抗値をトランジスタＱ２の
しきい値電圧以下になるようにしているので、トランジ
スタＱ２はオフとなり、検知端子１２の出力はＨレベル
となる。
された場合、負荷１６の逆起電力によって負電圧が出力
端子１３に発生する。するとこの負電圧によって、ｐ形
ＭＯＳトランジスタ１０がオンとなる。このときの端子
Ｔａ、Ｔｃ間の抵抗Ｒｓ2 は、Ｒｓ2 ＝Ｒａ＋Ｒｃに変
化する。この抵抗Ｒｓ2 の抵抗値をトランジスタＱ２の
しきい値電圧以下になるようにしているので、トランジ
スタＱ２はオフとなり、検知端子１２の出力はＨレベル
となる。
【００１９】この検知端子１２の電位の変化を検知信号
として用いることにより、負荷を切り離したり、出力ト
ランジスタを制御することができ、負電圧による誤動作
や、素子の破壊を防止することができる。
として用いることにより、負荷を切り離したり、出力ト
ランジスタを制御することができ、負電圧による誤動作
や、素子の破壊を防止することができる。
【００２０】図４は本考案における他の実施例を示す説
明図である。図において図１と同一の符号は同一または
相当するものを示し、９は直線状のｐ形抵抗層である。
これは 直線状のｐ形抵抗層９、絶縁膜６、金属配線層
７およびｐ形アイソレーション領域４を用いてｐ形ＭＯ
Ｓトランジスタを形成したものである。
明図である。図において図１と同一の符号は同一または
相当するものを示し、９は直線状のｐ形抵抗層である。
これは 直線状のｐ形抵抗層９、絶縁膜６、金属配線層
７およびｐ形アイソレーション領域４を用いてｐ形ＭＯ
Ｓトランジスタを形成したものである。
【００２１】この電気的な等価回路を図５に示す。この
ｐ形ＭＯＳトランジスタの動作は、端子Ｔｂがｐ形ＭＯ
Ｓトランジスタのしきい値電圧以下のとき、抵抗Ｒｓ3
は、Ｒｓ3 ＝Ｒａ＋Ｒｂであるが、端子Ｔｂにｐ形ＭＯ
Ｓトランジスタのしきい値電圧を越えるような負電圧が
印加されたとき、抵抗Ｒｓ4 はＲｓ4 ＝Ｒａと変化す
る。本実施例は、ｐ形アイソレーション領域を利用し
て、ｐ形ＭＯＳトランジスタを形成したので、より小さ
なチップ面積で集積回路に付加することができる。
ｐ形ＭＯＳトランジスタの動作は、端子Ｔｂがｐ形ＭＯ
Ｓトランジスタのしきい値電圧以下のとき、抵抗Ｒｓ3
は、Ｒｓ3 ＝Ｒａ＋Ｒｂであるが、端子Ｔｂにｐ形ＭＯ
Ｓトランジスタのしきい値電圧を越えるような負電圧が
印加されたとき、抵抗Ｒｓ4 はＲｓ4 ＝Ｒａと変化す
る。本実施例は、ｐ形アイソレーション領域を利用し
て、ｐ形ＭＯＳトランジスタを形成したので、より小さ
なチップ面積で集積回路に付加することができる。
【００２２】
【考案の効果】以上、説明したように簡単な構成で負電
圧を検知することができ、この構造を用いることによ
り、負電圧による回路の誤動作や、素子の破壊を防止す
ることができる。
圧を検知することができ、この構造を用いることによ
り、負電圧による回路の誤動作や、素子の破壊を防止す
ることができる。
【図１】本考案の一実施例の説明図である。
【図２】図１における電気的な等価回路である。
【図３】本考案のｐ形ＭＯＳトランジスタを応用した回
路図である。
路図である。
【図４】本考案の他の実施例の説明図である。
【図５】図４における電気的な等価回路である。
【図６】従来の半導体集積回路装置の説明図である。
１、ｐ形サブストレート ２、ｎ+埋め込み層 ３、ｎ形エピタキシャル層 ４、ｐ形アイソレーション領域 ５、ｐ形抵抗層 ６、絶縁膜 ７、金属配線層
Claims (1)
- 【請求項１】 ｐ形半導体基板上に集積化された複数素
子がｐ形アイソレーション領域に囲まれて各々素子分離
されて回路を構成している半導体集積回路において、ｎ
形エピタキシャル層に設けたｐ形抵抗層と、該ｎ形エピ
タキシャル層と該ｐ形抵抗層上に設けた絶縁膜と、該絶
縁膜を介して該ｐ形抵抗層を横断するように設けてゲー
ト電極を構成する金属配線層と、該ｐ形抵抗の両端部に
端子部を構成してｐ形ＭＯＳトランジスタを形成し、該
ｐ形ＭＯＳトランジスタのゲート電極を構成する該金属
配線層を出力端子に接続して出力端子に入力される負電
圧検知回路を付加したことを特徴とする半導体集積回路
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993073329U JP2606663Y2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1993073329U JP2606663Y2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0742146U JPH0742146U (ja) | 1995-07-21 |
| JP2606663Y2 true JP2606663Y2 (ja) | 2000-12-18 |
Family
ID=13515027
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1993073329U Expired - Fee Related JP2606663Y2 (ja) | 1993-12-24 | 1993-12-24 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2606663Y2 (ja) |
-
1993
- 1993-12-24 JP JP1993073329U patent/JP2606663Y2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0742146U (ja) | 1995-07-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: R250 |
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