JPH0250482A - 双方向性の電界効果半導体素子および回路 - Google Patents
双方向性の電界効果半導体素子および回路Info
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- JPH0250482A JPH0250482A JP1145566A JP14556689A JPH0250482A JP H0250482 A JPH0250482 A JP H0250482A JP 1145566 A JP1145566 A JP 1145566A JP 14556689 A JP14556689 A JP 14556689A JP H0250482 A JPH0250482 A JP H0250482A
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
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- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の前景
（発明の分野）
本発明は電界効果半導体素子および回路に関するもので
あって、更に詳しく言えば、２種の相反する極性の下で
電流の流れを制御しかつ電圧を阻止するために役立つ素
子および回路に関する。
あって、更に詳しく言えば、２種の相反する極性の下で
電流の流れを制御しかつ電圧を阻止するために役立つ素
子および回路に関する。
（先行技術の説明）
個別の電界効果トランジスタは、介在するベース領域に
よって隔離されたソースおよびドレイン領域を含むと共
に、ソースおよびドレイン領域間に位置するチャネル領
域の導電率を制御するためソースおよびドレイン領域間
においてベース領域に隣接しながら配置された絶縁ゲー
ト電極を含んでいる。かかる個別の電界効果トランジス
タはソース、ドレインおよびゲート電極を有する三端子
素子である。この場合のソース電極は、ソース領域およ
びチャネル領域から遠いベース領域部分の両方にオーム
接触している。このように、ソース電極はソース−ベー
ス間のＰＮ接合を短絡している。その結果、かかる構造
を持った電界効果トランジスタにおいては、逆バイアス
電圧を支持し得るのはベース−ドレイン間のＰＮ接合の
みであるために一方向の高電圧しか阻止することができ
ない ところで、オン抵抗の小さい比較的低電圧の用途のため
、いずれの方向においてもＡ、Ｃ電流の流れを制御し得
るようなＡＣスイッチが要望されている。かかる用途と
は、詳しく述べれば、オフ状態において電界効果トラン
ジスタに印加される電圧が２５〜５０ボルトより低くか
つオン状態における電界効果トランジスタ内の電圧降下
が小さくて通例は約１０ミリボルト未満であるようなも
のである。
よって隔離されたソースおよびドレイン領域を含むと共
に、ソースおよびドレイン領域間に位置するチャネル領
域の導電率を制御するためソースおよびドレイン領域間
においてベース領域に隣接しながら配置された絶縁ゲー
ト電極を含んでいる。かかる個別の電界効果トランジス
タはソース、ドレインおよびゲート電極を有する三端子
素子である。この場合のソース電極は、ソース領域およ
びチャネル領域から遠いベース領域部分の両方にオーム
接触している。このように、ソース電極はソース−ベー
ス間のＰＮ接合を短絡している。その結果、かかる構造
を持った電界効果トランジスタにおいては、逆バイアス
電圧を支持し得るのはベース−ドレイン間のＰＮ接合の
みであるために一方向の高電圧しか阻止することができ
ない ところで、オン抵抗の小さい比較的低電圧の用途のため
、いずれの方向においてもＡ、Ｃ電流の流れを制御し得
るようなＡＣスイッチが要望されている。かかる用途と
は、詳しく述べれば、オフ状態において電界効果トラン
ジスタに印加される電圧が２５〜５０ボルトより低くか
つオン状態における電界効果トランジスタ内の電圧降下
が小さくて通例は約１０ミリボルト未満であるようなも
のである。
本発明の主たる目的は、小さいオン抵抗を有すると共に
、交流電圧のいずれの極性においても該電圧を阻止し得
るような電界効果トランジスタ形のＡＣスイッチを提供
することにある。
、交流電圧のいずれの極性においても該電圧を阻止し得
るような電界効果トランジスタ形のＡＣスイッチを提供
することにある。
また、主端子間に印加される信号の極性に関係なく単一
の制御信号によって導電状態を制御し得るようなＡＣス
イッチを提供することも本発明の目的の１つである。
の制御信号によって導電状態を制御し得るようなＡＣス
イッチを提供することも本発明の目的の１つである。
更にまた、ただ１個の電界効果素子を使用した電界効果
トランジスタ形のＡＣスイッチを提供することも本発明
の目的の１つである。
トランジスタ形のＡＣスイッチを提供することも本発明
の目的の１つである。
更にまた、極めて小さいオン抵抗を示しながらいずれの
極性においても電流の流れを制御し得るような電界効果
トランジスタ回路を提供することも本発明の目的の１つ
である。
極性においても電流の流れを制御し得るような電界効果
トランジスタ回路を提供することも本発明の目的の１つ
である。
発明の要約
上記およびその他の目的は、第１および第２の主領域（
すなわち、ソースおよびドレイン領域）、それらの間に
配置されたベース領域、並びにベース領域から絶縁され
た状態でそれに隣接して配置された絶縁ゲート電極を有
する四端子の電界効果半導体素子によって達成される。
すなわち、ソースおよびドレイン領域）、それらの間に
配置されたベース領域、並びにベース領域から絶縁され
た状態でそれに隣接して配置された絶縁ゲート電極を有
する四端子の電界効果半導体素子によって達成される。
かかる素子は、（従来の個別電界効果トランジスタが有
するような）第１の主電極、第２の主電極および絶縁ゲ
ート電極に加えて、ベース領域にオーム接触したベース
電極をも有している。かがる素子においては、ソース領
域とベース領域との間およびドレイン領域とベース領域
との間は短絡されていない、かかる素子における主電極
間の導電率は、ベース領域に対するゲート電極の電位に
よって制御される。
するような）第１の主電極、第２の主電極および絶縁ゲ
ート電極に加えて、ベース領域にオーム接触したベース
電極をも有している。かがる素子においては、ソース領
域とベース領域との間およびドレイン領域とベース領域
との間は短絡されていない、かかる素子における主電極
間の導電率は、ベース領域に対するゲート電極の電位に
よって制御される。
好適な実施の態様に従えば、半導体本体の第１の主面に
隣接して第１の主領域が配置され、かつ半導体本体の反
対側に位置する第２の主面に隣接して第２の主領域が配
置される。絶縁ゲート電極は、第１の主領域およびベー
ス領域を貫通して半導体本体中に形成された溝の内部に
配置される。
隣接して第１の主領域が配置され、かつ半導体本体の反
対側に位置する第２の主面に隣接して第２の主領域が配
置される。絶縁ゲート電極は、第１の主領域およびベー
ス領域を貫通して半導体本体中に形成された溝の内部に
配置される。
かかる絶縁ゲート電極により、第１の主領域と第２の主
領域との間に位置するベース領域のチャネル部分の導電
率が制御される。
領域との間に位置するベース領域のチャネル部分の導電
率が制御される。
より高い電圧を阻止し得るような素子構造においては、
第２の主領域がドーピング濃度の高い部分とドーピング
濃度の低い部分とを含んでいて、ドーピング濃度の高い
部分（高導電率の部分）とベース領域との間にドーピン
グ濃度の低い部分が配置される。
第２の主領域がドーピング濃度の高い部分とドーピング
濃度の低い部分とを含んでいて、ドーピング濃度の高い
部分（高導電率の部分）とベース領域との間にドーピン
グ濃度の低い部分が配置される。
上記のごとき素子を含む回路は、ＡＣ信号の瞬時の極性
に関係なくＡＣ信号を確実に制御することができる。ク
ランプ回路を組込めば、素子内における望ましくない電
圧および電流条件が防止され、そして素子の主電極間の
電圧が一定レベルにクランプされる。その結果、電界効
果半導体素子に付随する寄生バイポーラトランジスタの
活性化が防止されることになる。
に関係なくＡＣ信号を確実に制御することができる。ク
ランプ回路を組込めば、素子内における望ましくない電
圧および電流条件が防止され、そして素子の主電極間の
電圧が一定レベルにクランプされる。その結果、電界効
果半導体素子に付随する寄生バイポーラトランジスタの
活性化が防止されることになる。
本発明の要旨は前記特許請求の範囲に詳細かつ明確に記
載されている。とは言え、本発明の構成や実施方法並び
に追加の目的や利点は、添付の図面を参照しながら以下
の詳細な説明を読むことによって最も良く理解されよう
。
載されている。とは言え、本発明の構成や実施方法並び
に追加の目的や利点は、添付の図面を参照しながら以下
の詳細な説明を読むことによって最も良く理解されよう
。
発明の詳細な説明
２種の極性を持ったＡＣ電流を制御するために使用し得
る技術の１つは、２個の電界効果トランジスタ（ＦＥＴ
）を背中合せに直列接続すること（すなわち、ソース端
子とソース端子とを接続すること）により、各々のトラ
ンジスタが相異なる極性の高電圧を阻止するようにする
ことである。
る技術の１つは、２個の電界効果トランジスタ（ＦＥＴ
）を背中合せに直列接続すること（すなわち、ソース端
子とソース端子とを接続すること）により、各々のトラ
ンジスタが相異なる極性の高電圧を阻止するようにする
ことである。
しかしながら、このような構成はただ１個のＦＥＴに比
べてスイッチのオン抵抗が増大するという欠点を有して
いる。なぜなら、２個の全く同じＦＥＴを直列に接続し
た場合のオン抵抗は１個のＦＥＴのオン抵抗の２倍とな
るからである。これは、スイッチの端子間における電圧
降下およびスイッチ内における電力損失を共に増大させ
るから、大きな電流を流す回路にとっては顕著な不利益
をもたらす。
べてスイッチのオン抵抗が増大するという欠点を有して
いる。なぜなら、２個の全く同じＦＥＴを直列に接続し
た場合のオン抵抗は１個のＦＥＴのオン抵抗の２倍とな
るからである。これは、スイッチの端子間における電圧
降下およびスイッチ内における電力損失を共に増大させ
るから、大きな電流を流す回路にとっては顕著な不利益
をもたらす。
第１図には、本発明に基づくエンハンスメント方式のＮ
チャネル形電界効果半導体素子１０が示されている。こ
の素子を構成する半導体本体１２中には、高濃度のドー
ピングを受けたＮ形（Ｎ４形）の基板または第１の主領
域（ドレイン領域）２０が半導体本体１２の第１の主面
１３ａに隣接して配置されており、次いでＰ形のベース
領域２６が第１の主領域２０に隣接して配置されてそれ
との間にＰＮ接合２５を形成しており、そして最後にＮ
１形の第２の主領域（ソース領域）２８がベース領域２
６に隣接して配置されてそれとの間にＰＮ接合２７を形
成している。第２の主領域２８は第１の主領域から隔離
されていると共に、半導体本体１２の第２の主面１３ｂ
にまで達している。半導体本体１２中には、それの上面
または第２の主面１３ｂから複数の溝１４が掘られてお
り、それによって溝の底面から第２の主面１．３ ｂに
まで達するメサ１５が規定されている。溝１４の各々は
第２の主領域２８およびベース領域２６を貫通し、そし
て第１の主領域２０の内部にまで達している。溝１４の
側壁を形成するメサの側壁１６は、その表面上に配置さ
れたゲート絶縁層３２を有している。このようなゲート
絶縁層３２のうち、ベース領域２６に隣接した部分３２
ａは比較的薄いのに対し、溝の底面１８に隣接した部分
３２ｂおよび第１の主領域２０に隣接した部分３２ｃは
より厚くすることができる。これは、第１および第２の
主領域に隣接したゲート絶縁層３２の破壊電圧を高くす
るためである。とは言え、対称的な特性が所望される場
合を除けば、ゲート絶縁層３２の全体が単一の−様な厚
さを有することが好ましい。
チャネル形電界効果半導体素子１０が示されている。こ
の素子を構成する半導体本体１２中には、高濃度のドー
ピングを受けたＮ形（Ｎ４形）の基板または第１の主領
域（ドレイン領域）２０が半導体本体１２の第１の主面
１３ａに隣接して配置されており、次いでＰ形のベース
領域２６が第１の主領域２０に隣接して配置されてそれ
との間にＰＮ接合２５を形成しており、そして最後にＮ
１形の第２の主領域（ソース領域）２８がベース領域２
６に隣接して配置されてそれとの間にＰＮ接合２７を形
成している。第２の主領域２８は第１の主領域から隔離
されていると共に、半導体本体１２の第２の主面１３ｂ
にまで達している。半導体本体１２中には、それの上面
または第２の主面１３ｂから複数の溝１４が掘られてお
り、それによって溝の底面から第２の主面１．３ ｂに
まで達するメサ１５が規定されている。溝１４の各々は
第２の主領域２８およびベース領域２６を貫通し、そし
て第１の主領域２０の内部にまで達している。溝１４の
側壁を形成するメサの側壁１６は、その表面上に配置さ
れたゲート絶縁層３２を有している。このようなゲート
絶縁層３２のうち、ベース領域２６に隣接した部分３２
ａは比較的薄いのに対し、溝の底面１８に隣接した部分
３２ｂおよび第１の主領域２０に隣接した部分３２ｃは
より厚くすることができる。これは、第１および第２の
主領域に隣接したゲート絶縁層３２の破壊電圧を高くす
るためである。とは言え、対称的な特性が所望される場
合を除けば、ゲート絶縁層３２の全体が単一の−様な厚
さを有することが好ましい。
溝１４の残部は導電材料３６によって占められているが
、これは絶縁ゲート電極の導電部分として役立つ、第１
図の左側には外部ゲート端子３８が暗示されている。メ
サ１５の内部構造を示すため、第１図中の右端の溝から
は導電材料３６およびゲート絶縁層３２が省かれている
。ゲート絶縁層３２、導電材料３６および外部ゲート端
子３８は、第１の主領域２０から第２の主領域２８にま
で伸びるベース領域２６中のチャネル部分２４の導電率
を制御するための絶縁ゲート電極３０を構成する。なお
、導電材料３６を上部に位置する第２の主電極２９から
絶縁するため、導電材料３６上には絶縁層３９が配置さ
れている。
、これは絶縁ゲート電極の導電部分として役立つ、第１
図の左側には外部ゲート端子３８が暗示されている。メ
サ１５の内部構造を示すため、第１図中の右端の溝から
は導電材料３６およびゲート絶縁層３２が省かれている
。ゲート絶縁層３２、導電材料３６および外部ゲート端
子３８は、第１の主領域２０から第２の主領域２８にま
で伸びるベース領域２６中のチャネル部分２４の導電率
を制御するための絶縁ゲート電極３０を構成する。なお
、導電材料３６を上部に位置する第２の主電極２９から
絶縁するため、導電材料３６上には絶縁層３９が配置さ
れている。
このような一般的構成を有する溝構造を含んだ半導体ウ
ェーハおよび素子に関する一層詳しい説明は、いずれも
ビクター・ニー・ケー・テンプル（Ｖｉｃｔｏｒ Ａ、
に、 Ｔｅｍｐｌｅ）の名義で１９８６年１２月５日に
提出されかつ本発明の場合と同じ譲受人に譲渡された、
ｒオン抵抗の極めて小さい半導体素子」と称する米国特
許出願第９３８６９２号および「半導体素子の製造方法
」と称する同第９３８６６６号の明細書中に見出すこと
ができる。
ェーハおよび素子に関する一層詳しい説明は、いずれも
ビクター・ニー・ケー・テンプル（Ｖｉｃｔｏｒ Ａ、
に、 Ｔｅｍｐｌｅ）の名義で１９８６年１２月５日に
提出されかつ本発明の場合と同じ譲受人に譲渡された、
ｒオン抵抗の極めて小さい半導体素子」と称する米国特
許出願第９３８６９２号および「半導体素子の製造方法
」と称する同第９３８６６６号の明細書中に見出すこと
ができる。
素子１０はまた、Ｎゝ形の基板または第１の主領域２０
とオーム接触して配置された第１の主電極（ドレイン電
極）２１、およびＮ１形の第２の主領域２８とオーム接
触して配！された第２の主電極（ソース電極）２９をも
含んでいる。なお、下方の構造を図示するため、第２の
主電極２９は第１図の後方部分のみに示されている。実
際の素子においては、第２の主電極２９は溝１４を横断
しながら広がって大面積の連続した電極を構成すると共
に、素子のレイアウトや設計上から見て許される限り広
い範囲にわたって第２の主領域２８の上面にオーム接触
していることが好ましい。
とオーム接触して配置された第１の主電極（ドレイン電
極）２１、およびＮ１形の第２の主領域２８とオーム接
触して配！された第２の主電極（ソース電極）２９をも
含んでいる。なお、下方の構造を図示するため、第２の
主電極２９は第１図の後方部分のみに示されている。実
際の素子においては、第２の主電極２９は溝１４を横断
しながら広がって大面積の連続した電極を構成すると共
に、素子のレイアウトや設計上から見て許される限り広
い範囲にわたって第２の主領域２８の上面にオーム接触
していることが好ましい。
ベース領域２６にオーム接触し、てベース電極２３が配
置されている。ベース領域２６に対するオーム接触を形
成する工程を簡単にするため、第１図に示されるごとく
、ベース領域２６は素子の周辺またはメサ１５の終端に
おいて半導体本体１２の第２の主面１３ｂにまで達して
いることが好ましいと考えられる。とは言え、その方が
好ましければ、半導体本体１２の１つの側面上または素
子１０の縁端から離隔した位置の主面上にベース電極を
形成することも可能である。所望ならば、ベース領域２
６に対するオーム接触の形成を容易にするため、ベース
電極２３がベース領域２６に接触する部位においてＰ形
のベース領域２６の内部にＰ“形−の領域（図示せず）
を形成してもよい。
置されている。ベース領域２６に対するオーム接触を形
成する工程を簡単にするため、第１図に示されるごとく
、ベース領域２６は素子の周辺またはメサ１５の終端に
おいて半導体本体１２の第２の主面１３ｂにまで達して
いることが好ましいと考えられる。とは言え、その方が
好ましければ、半導体本体１２の１つの側面上または素
子１０の縁端から離隔した位置の主面上にベース電極を
形成することも可能である。所望ならば、ベース領域２
６に対するオーム接触の形成を容易にするため、ベース
電極２３がベース領域２６に接触する部位においてＰ形
のベース領域２６の内部にＰ“形−の領域（図示せず）
を形成してもよい。
素子１０の好ましい製造方法に従えば、先ず最初に、完
成した素子中において第１の主領域２０となるＮ１形の
基板が用意される０次いで、かかる基板の一方の表面上
にＰ形層がエピタキシャル成長によって形成されるが、
完成した素子中においてはこのＰ形層がベース領域２６
となる６次に、Ｐ形のベース領域２６中にＮ＋形の第２
の主領域２８が拡散させられる。第１図に示されるよう
な構造を得るためには、Ｎ＋形の第２の主領域２８を拡
散させる際に部分的なマスキングを施すことにより、ベ
ース電極２３を設置する部位においてはベース領域２６
の一部が上面にまで達するようにすればよい。
成した素子中において第１の主領域２０となるＮ１形の
基板が用意される０次いで、かかる基板の一方の表面上
にＰ形層がエピタキシャル成長によって形成されるが、
完成した素子中においてはこのＰ形層がベース領域２６
となる６次に、Ｐ形のベース領域２６中にＮ＋形の第２
の主領域２８が拡散させられる。第１図に示されるよう
な構造を得るためには、Ｎ＋形の第２の主領域２８を拡
散させる際に部分的なマスキングを施すことにより、ベ
ース電極２３を設置する部位においてはベース領域２６
の一部が上面にまで達するようにすればよい。
第１および第２の主領域とベース領域とを形成した後、
半導体本体１２の上面から材料を除去することによって
溝１４が形成される。そのためには、所望に応じて反応
性イオンエツチング（ＲＩＥ）またはその他の方法を使
用すればよい０反応性イオンエツチングの完了後には、
それがもたらす表面の損傷を低減させるために適当な清
浄操作を施す必要がある。かかる清浄操作の一例として
は、溝の内壁上に酸化物層を形成し、次いで漠の内壁を
構成する半導体表面に損傷を及ぼさない方法（たとえば
湿式エツチング）によってその酸化物を除去することが
挙げられる。
半導体本体１２の上面から材料を除去することによって
溝１４が形成される。そのためには、所望に応じて反応
性イオンエツチング（ＲＩＥ）またはその他の方法を使
用すればよい０反応性イオンエツチングの完了後には、
それがもたらす表面の損傷を低減させるために適当な清
浄操作を施す必要がある。かかる清浄操作の一例として
は、溝の内壁上に酸化物層を形成し、次いで漠の内壁を
構成する半導体表面に損傷を及ぼさない方法（たとえば
湿式エツチング）によってその酸化物を除去することが
挙げられる。
溝１４を形成しかつ清浄操作やその他の準備操作を施し
た後、溝１４の内面を酸化することによって酸化シリコ
ンから成るゲート絶縁層３２が生成される０次いで、ゲ
ート電極の導電部分として役立つ導電材料〈たとえば多
結晶質シリコン）３６が溝１４内に充填される。その後
、導電材料３６が溝１４の頂部にまで達していなければ
、導電材料３６を覆うようにして溝１４内に絶縁層３９
が配置される。そうでなければ、導電材料３６の上部を
酸化物に転化するか、あるいはその他の方法によって後
に設置される層から絶縁すればよい。
た後、溝１４の内面を酸化することによって酸化シリコ
ンから成るゲート絶縁層３２が生成される０次いで、ゲ
ート電極の導電部分として役立つ導電材料〈たとえば多
結晶質シリコン）３６が溝１４内に充填される。その後
、導電材料３６が溝１４の頂部にまで達していなければ
、導電材料３６を覆うようにして溝１４内に絶縁層３９
が配置される。そうでなければ、導電材料３６の上部を
酸化物に転化するか、あるいはその他の方法によって後
に設置される層から絶縁すればよい。
その後、Ｎ＋形の第２の主領域２８およびＰ形のベース
領域２６（またはベース領域２６のＰ″″形接触部分）
に対してオーム接触を成す導電材料層が半導体本体１２
の上面に配置される９次いで、写真食刻法に従ってかか
る導電材料層をパターン化することにより、互いに独立
したベース電極部分および第２の主電極部分が形成され
る。また、同じ導電材料層をパターン化することによっ
てゲート電極の接触部を形成することもできる。その場
合には、導電材料層の設置に先立って導電材料３６の一
部を露出させ、そしてパターン化工程によりベース電極
および第２の主電極から分離したゲート電極の接触部を
形成すればよい。
領域２６（またはベース領域２６のＰ″″形接触部分）
に対してオーム接触を成す導電材料層が半導体本体１２
の上面に配置される９次いで、写真食刻法に従ってかか
る導電材料層をパターン化することにより、互いに独立
したベース電極部分および第２の主電極部分が形成され
る。また、同じ導電材料層をパターン化することによっ
てゲート電極の接触部を形成することもできる。その場
合には、導電材料層の設置に先立って導電材料３６の一
部を露出させ、そしてパターン化工程によりベース電極
および第２の主電極から分離したゲート電極の接触部を
形成すればよい。
第３図には、第１図の素子１ｏを制御するための制御回
路２００が図示されている。制御回路２００は、２個の
ＦＥＴ２１０および２２０と、電池として示された電圧
源２３０とを含んでいる。
路２００が図示されている。制御回路２００は、２個の
ＦＥＴ２１０および２２０と、電池として示された電圧
源２３０とを含んでいる。
これらの構成要素は素子１０と相互接続され、そして素
子１０の導電状態を制御するために役立つ。
子１０の導電状態を制御するために役立つ。
第３図中には、素子１０に接続されたＮＰＮトランジス
タ４５が点線で示されているが、これはＦＥＴ２１０造
に付随する寄生バイポーラトランジスタである。かかる
寄生ＮＰＮ）ランジスタ４５におけるベース−コレクタ
間およびベース−エミッタ間のＰＮ接合は、第１図に示
された素子１０におけるベース領域と第１の主領域との
間の接合およびベース領域と第２の主領域との間の接合
にそれぞれ対応している。ＦＥＴ２１０が導通状態にあ
りかつＦＥＴ２２０が非導通状態にあることによって第
３図に示された素子１０がオフ状態にある場合、寄生Ｎ
ＰＮトランジスタ４５の漏れ電流により、第１図に示さ
れた素子１０のベース領域２６は第１の主領域２０およ
び第２の主領域２８のうちの負側に対して約０．７ボル
トだけ正の電位を有することになる０通常のＮ形チャネ
ルＦＥＴの端子命名規則に従えば、「ドレイン」と呼ば
れる端子は「ソース」と呼ばれる端子よりも高い電位に
あるとされている。従って、第１の主端子２１が第２の
主端子２９に対して正であれば、第１の主端子２１は（
１）素子１０のドレイン端子および（２）寄生ＮＰｒ’
ｌランジスタ４５のコレクタ端子として作用するに対し
、第２の主端子２９は（１）素子１０のソース端子およ
び（２）寄生ＮＰＮ）ランジスタ４５のエミッタ端子と
して作用することになる。印加される電圧の極性が逆転
した場合、これらの主端子の機能名もまた逆転するわけ
である０回路用途においては、寄生ＮＰＮトランジスタ
４５のベース−エミッタ間接合が（たとえば、熱、高電
圧または大きい電圧変化率によって生じた）！荷キャリ
ヤをベース領域に注入するのを防止することにより、寄
生ＮＰＮトランジスタ４５を常に不活性状態に保つこと
が通例要求される。
タ４５が点線で示されているが、これはＦＥＴ２１０造
に付随する寄生バイポーラトランジスタである。かかる
寄生ＮＰＮ）ランジスタ４５におけるベース−コレクタ
間およびベース−エミッタ間のＰＮ接合は、第１図に示
された素子１０におけるベース領域と第１の主領域との
間の接合およびベース領域と第２の主領域との間の接合
にそれぞれ対応している。ＦＥＴ２１０が導通状態にあ
りかつＦＥＴ２２０が非導通状態にあることによって第
３図に示された素子１０がオフ状態にある場合、寄生Ｎ
ＰＮトランジスタ４５の漏れ電流により、第１図に示さ
れた素子１０のベース領域２６は第１の主領域２０およ
び第２の主領域２８のうちの負側に対して約０．７ボル
トだけ正の電位を有することになる０通常のＮ形チャネ
ルＦＥＴの端子命名規則に従えば、「ドレイン」と呼ば
れる端子は「ソース」と呼ばれる端子よりも高い電位に
あるとされている。従って、第１の主端子２１が第２の
主端子２９に対して正であれば、第１の主端子２１は（
１）素子１０のドレイン端子および（２）寄生ＮＰｒ’
ｌランジスタ４５のコレクタ端子として作用するに対し
、第２の主端子２９は（１）素子１０のソース端子およ
び（２）寄生ＮＰＮ）ランジスタ４５のエミッタ端子と
して作用することになる。印加される電圧の極性が逆転
した場合、これらの主端子の機能名もまた逆転するわけ
である０回路用途においては、寄生ＮＰＮトランジスタ
４５のベース−エミッタ間接合が（たとえば、熱、高電
圧または大きい電圧変化率によって生じた）！荷キャリ
ヤをベース領域に注入するのを防止することにより、寄
生ＮＰＮトランジスタ４５を常に不活性状態に保つこと
が通例要求される。
制御回路２００においては、ＦＥＴ２１０は素子１０の
ベース端子２３とゲート端子３８との間に接続されてい
る。ＦＥＴ２１０を導通状態にすれば、ゲート端子３８
は第１図に示された素子１０のベース領域２６と同じ電
位になるから、素子１０はオフ状態に保たれる。第３図
の回路においては、第２のＦＥＴ２２０および電圧源（
すなわち電池）２３０が素子１０のゲート端子３８とベ
ース端子２３との間に直列に接続されている。電圧源２
３０は、（Ｐ形のベース領域とＮ形の第１および第２の
主領域とを有する素子１ｏに関して言えば）ＦＥＴ２２
０が導通状態にある場合にゲート端子３８がベース端子
２３に対して正となるような向きに配置されている。素
子１０を導通状態にするなめには、ＦＥＴ２２０を導通
状態にしかつＦＥＴ２１０を非導通状態にしてゲート端
子３８の電位がベース領域に対して高くなるようにすれ
ばよい。
ベース端子２３とゲート端子３８との間に接続されてい
る。ＦＥＴ２１０を導通状態にすれば、ゲート端子３８
は第１図に示された素子１０のベース領域２６と同じ電
位になるから、素子１０はオフ状態に保たれる。第３図
の回路においては、第２のＦＥＴ２２０および電圧源（
すなわち電池）２３０が素子１０のゲート端子３８とベ
ース端子２３との間に直列に接続されている。電圧源２
３０は、（Ｐ形のベース領域とＮ形の第１および第２の
主領域とを有する素子１ｏに関して言えば）ＦＥＴ２２
０が導通状態にある場合にゲート端子３８がベース端子
２３に対して正となるような向きに配置されている。素
子１０を導通状態にするなめには、ＦＥＴ２２０を導通
状態にしかつＦＥＴ２１０を非導通状態にしてゲート端
子３８の電位がベース領域に対して高くなるようにすれ
ばよい。
回路２００は素子１０の導電状態を制御するために有効
なものである。とは言え、第１図に示された素子１０の
ベース領域２６が第１および第２の主領域に対して浮遊
しているため、素子１ｏ内の寄生ＦＥＴ）ランジスタ４
５が活性状態になることがある。このような問題は、第
４図に示された制御回路２００′によって回避される。
なものである。とは言え、第１図に示された素子１０の
ベース領域２６が第１および第２の主領域に対して浮遊
しているため、素子１ｏ内の寄生ＦＥＴ）ランジスタ４
５が活性状態になることがある。このような問題は、第
４図に示された制御回路２００′によって回避される。
かがる回路２００°中には、第１図に示された素子１゜
のベース領域２６が寄生ＮＰＮ）−ランジスタ４５のエ
ミッタ中に電流を注入しないようにするためにクランプ
回路２４０が設けられている。第４図の回路２００°中
に含まれるクランプ回路２４０は背中合せに接続された
２個のダイオード２４２および２４４を含んでいて、そ
れらのアノードは点Ｃにおいて相互に接続されると共に
電圧源２３０の正極に接続されている。電圧源２３２は
随意のものであって、それの機能は後述の通りである。
のベース領域２６が寄生ＮＰＮ）−ランジスタ４５のエ
ミッタ中に電流を注入しないようにするためにクランプ
回路２４０が設けられている。第４図の回路２００°中
に含まれるクランプ回路２４０は背中合せに接続された
２個のダイオード２４２および２４４を含んでいて、そ
れらのアノードは点Ｃにおいて相互に接続されると共に
電圧源２３０の正極に接続されている。電圧源２３２は
随意のものであって、それの機能は後述の通りである。
ダイオード２４２および２４４のカソードは、素子１０
の第１および第２の主端子にそれぞれ接続されている。
の第１および第２の主端子にそれぞれ接続されている。
動作に際しては、このクランプ回路２４０は点Ｃの電位
が素子１０の第１および第２の主端子のうちの負側に対
して常に１個のダイオードの順方向電圧降下分以上に高
くならないようにするために役立つ、その理由は、もし
点Ｃにおける電位がそれ以上に高くなると、第１および
第２の主端子のうちの負側に接続されたダイオード２４
２または２４４が導通状態になり、そして点Ｃにおける
電位をそのレベルにまで引下げるからである。このよう
にして、電圧源２３０の電圧Ｖが１個のダイオードの順
方向電圧降下より高い限り、かかるクランプ回路は第１
図に示された素子１０のベース領域２６を第１および第
２の主領域に対して負に保ち、従って主領域とベース領
域との間のＰＮ接合は順方向バイアスを受けることがな
いのである。第４図に示された回路においては、これら
の逆方向バイアスを受けたＰＮ接合のいずれか一方を通
過する電流は（それが熱的に誘起された漏れ電流、該接
合の容量の変位電流、またはなだれ降服もしくはツェナ
降服電流のいずれであっても）他方のＰＮ接合を通過す
る代りに電圧源２３０および一方のダイオード２３４ま
たは２４４を通って流れるから、寄生ＮＰＮ）ランジス
タ４５は不活性状態に保たれることになる。
が素子１０の第１および第２の主端子のうちの負側に対
して常に１個のダイオードの順方向電圧降下分以上に高
くならないようにするために役立つ、その理由は、もし
点Ｃにおける電位がそれ以上に高くなると、第１および
第２の主端子のうちの負側に接続されたダイオード２４
２または２４４が導通状態になり、そして点Ｃにおける
電位をそのレベルにまで引下げるからである。このよう
にして、電圧源２３０の電圧Ｖが１個のダイオードの順
方向電圧降下より高い限り、かかるクランプ回路は第１
図に示された素子１０のベース領域２６を第１および第
２の主領域に対して負に保ち、従って主領域とベース領
域との間のＰＮ接合は順方向バイアスを受けることがな
いのである。第４図に示された回路においては、これら
の逆方向バイアスを受けたＰＮ接合のいずれか一方を通
過する電流は（それが熱的に誘起された漏れ電流、該接
合の容量の変位電流、またはなだれ降服もしくはツェナ
降服電流のいずれであっても）他方のＰＮ接合を通過す
る代りに電圧源２３０および一方のダイオード２３４ま
たは２４４を通って流れるから、寄生ＮＰＮ）ランジス
タ４５は不活性状態に保たれることになる。
素子１０のソースおよびドレイン端子間に印加されたＡ
Ｃ電圧がソースまたはトレイン接合のなだれ降服電圧に
近い振幅を有し、かつ素子１０内におけるなだれ降服を
防止することが所望される場合には、電圧源２３０の電
圧を１個のダイオードの順方向電圧降下に近づけること
により、ソースおよびドレイン領域のうちでより高い電
位にある側の接合に印加される電圧を最小限にまで低下
させることが必要である。このようにすれば、印加され
るＡＣ電圧（ピーク対ピーク値）がソース接合のなだれ
降服電圧およびトレイン接合のなだれ降服電圧の両方よ
りも低い限り、なだれ降服電圧に近づくに従って接合の
漏れ電流が増加する結果、第１図に示された素子１０の
ベース領域２６の電位がソースまたはドレイン接合のな
だれ降服を引起こすほどに低くなることが防止される。
Ｃ電圧がソースまたはトレイン接合のなだれ降服電圧に
近い振幅を有し、かつ素子１０内におけるなだれ降服を
防止することが所望される場合には、電圧源２３０の電
圧を１個のダイオードの順方向電圧降下に近づけること
により、ソースおよびドレイン領域のうちでより高い電
位にある側の接合に印加される電圧を最小限にまで低下
させることが必要である。このようにすれば、印加され
るＡＣ電圧（ピーク対ピーク値）がソース接合のなだれ
降服電圧およびトレイン接合のなだれ降服電圧の両方よ
りも低い限り、なだれ降服電圧に近づくに従って接合の
漏れ電流が増加する結果、第１図に示された素子１０の
ベース領域２６の電位がソースまたはドレイン接合のな
だれ降服を引起こすほどに低くなることが防止される。
しかしながら、−ｉに電界効果の閾値電圧は１個のダイ
オードの順方向電圧降下よりも大きいから、素子１０を
完全なオン状態にするための所要ゲート電圧を与えるな
め、第４図の回路中に第２′の電圧源２３２が必要とな
る場合がある。なお、電圧源２３０の電圧が素子１０を
完全なオン状態にするために十分なものであれば電圧源
２３２を省くこともできる。
オードの順方向電圧降下よりも大きいから、素子１０を
完全なオン状態にするための所要ゲート電圧を与えるな
め、第４図の回路中に第２′の電圧源２３２が必要とな
る場合がある。なお、電圧源２３０の電圧が素子１０を
完全なオン状態にするために十分なものであれば電圧源
２３２を省くこともできる。
ＡＣ電圧の対称的なりランプが所望される場合には、ダ
イオード２４２および２４４が素子１０内の両接合のな
だれ降服電圧よりも低い電圧におけるクランプをもたら
すことが好ましい、従って、素子１０内の両接合のなだ
れ降服電圧のうちで低い方の値よりも低くかつ相等しい
なだれ降服電圧を有するようなダイオード２４２および
２４４が使用される。ダイオード２４２および２４４内
におけるなだれ降服を利用して主端子間の電圧をクラン
プするためには、それらのダイオードは最大のなだれ降
服電流によって生み出されるエネルギーを放散させ得る
ことが必要である。それ故、かかるダイオードが電力回
路中において受ける高レベルのエネルギーを処理し得る
ためには、それらは電力用ダイオードでなければならな
い、なだれ降服が起こり得ない回路、すなわち全ての接
合のなだれ降服電圧がＡＣ電圧のピーク振幅よりも大き
いような回路においては、ダイオード２４２および２４
４は電力用ダイオードである必要はない。
イオード２４２および２４４が素子１０内の両接合のな
だれ降服電圧よりも低い電圧におけるクランプをもたら
すことが好ましい、従って、素子１０内の両接合のなだ
れ降服電圧のうちで低い方の値よりも低くかつ相等しい
なだれ降服電圧を有するようなダイオード２４２および
２４４が使用される。ダイオード２４２および２４４内
におけるなだれ降服を利用して主端子間の電圧をクラン
プするためには、それらのダイオードは最大のなだれ降
服電流によって生み出されるエネルギーを放散させ得る
ことが必要である。それ故、かかるダイオードが電力回
路中において受ける高レベルのエネルギーを処理し得る
ためには、それらは電力用ダイオードでなければならな
い、なだれ降服が起こり得ない回路、すなわち全ての接
合のなだれ降服電圧がＡＣ電圧のピーク振幅よりも大き
いような回路においては、ダイオード２４２および２４
４は電力用ダイオードである必要はない。
なぜなら、このような状況下では、それらのダイオード
は点Ｃの電位を第１および第２の主領域のうちの負側に
比べて１個のダイオードの順方向電圧降下の範囲内に保
持するように働くだけでよいからである。このような場
合には、接合容量の過渡的な変位電流の順方向伝導のみ
が関与するがら、大きいエネルギーの放散は要求されな
いのが普通である。
は点Ｃの電位を第１および第２の主領域のうちの負側に
比べて１個のダイオードの順方向電圧降下の範囲内に保
持するように働くだけでよいからである。このような場
合には、接合容量の過渡的な変位電流の順方向伝導のみ
が関与するがら、大きいエネルギーの放散は要求されな
いのが普通である。
あるいはまた、素子１０のソースおよびドレイン端子間
に印加される電圧がソースまたはドレイン接合のなだり
、１服電圧を越えるかもしくは越える可能性のある振幅
を有し、かつ素子１０内におけるなだれ降服を利用して
素子１０に印加される電圧をクランプすることが所望さ
れる場合には、電圧源２３０の電圧は所望のクランプ電
圧および素子接合のなだれ降服電圧に従って選定される
。
に印加される電圧がソースまたはドレイン接合のなだり
、１服電圧を越えるかもしくは越える可能性のある振幅
を有し、かつ素子１０内におけるなだれ降服を利用して
素子１０に印加される電圧をクランプすることが所望さ
れる場合には、電圧源２３０の電圧は所望のクランプ電
圧および素子接合のなだれ降服電圧に従って選定される
。
たとえば、第４図の回路において、素子１０のソースお
よびドレイン接合のなだれ降服電圧がいずれも１５ボル
トであり、かつ素子１０に印加される電圧を１０ボルト
にクランプすることが所望される場合には、電圧源２３
０の電圧は５ボルトにダイオード２４２および２４４の
（オン状態における）順方向電圧降下を加えた値に設定
される。
よびドレイン接合のなだれ降服電圧がいずれも１５ボル
トであり、かつ素子１０に印加される電圧を１０ボルト
にクランプすることが所望される場合には、電圧源２３
０の電圧は５ボルトにダイオード２４２および２４４の
（オン状態における）順方向電圧降下を加えた値に設定
される。
このようにすれば、ベース端子２３は主端子２１および
２９のうちの負側に対して実質的に一５ボルトの電位に
保たれる。その結果、第１の主端子２１が第２の主端子
２９に対して正であり、かつ素子１０の第１の主領域の
電位が第２の主領域の電位に対して＋１０ボルトに達す
ると、点Ｃはダイオード２４４によって１個のダイオー
ドの順方向電圧降下に等しい正の電位に保たれ、またベ
ース端子２３は一５ボルトの電位に保たれる。従って、
第１図に示された素子１０の第１の主領域２０とベース
領域２６との間のＰＮ接合には１５ボルトの電圧が印加
されて該接合のなだれ降服が起こり、それによって第１
の主端子の電位の上昇が制限される。こうして生じたな
だれ降服電流は第１の主端子２１から第１の主領域２０
．ＰＮ接合２５、ベース領域２６、ベース端子２３、電
池２３０（第４図）およびダイオード２４４（第４図）
を通って第２の主端子２９に流れるから、寄生ＮＰＮ）
ランジスタ４５は不活性状態に保たれる６同様にして、
第４図に示された回路中における第１の主端子２１の電
位が負になると、ダイオード２４２が点Ｃの電位を第１
の主端子の電位に対して１個のダイオードの順方向電圧
降下以内にまで引下げる。すなわち、第１の主領域の電
位が一１０ボルトに達すると、点Ｃにおける電位は一１
０ボルトから１個のダイオードの順方向電圧降下分だけ
高い電位に保たれる。従って、電池の存在の結果として
ベース領域の電位は実質的に一１５ボルトとなるから、
第１図において、第１の主領域２８とベース領域２６と
の間のＰＮ接合２７には１５ボルトの電圧が印加されて
該接合のなだれ降服が起こる。こうして生じたなだれ降
服電流は第２の主端子２９から第２の主領域２８、ＰＮ
接合２７、ベースｆｌＲ繍２６、ベース端子２３、電池
２３０（第４図）およびダイオード２４２（第４図）を
通って第１の主端子２１に流れる。このように、べ−ヌ
領域と第１の主領域との間の接合を通って電流が流れる
。：： ）−がないので、寄生ＮＰＮトランジスタ４５
は不活性状態に保たれる。
２９のうちの負側に対して実質的に一５ボルトの電位に
保たれる。その結果、第１の主端子２１が第２の主端子
２９に対して正であり、かつ素子１０の第１の主領域の
電位が第２の主領域の電位に対して＋１０ボルトに達す
ると、点Ｃはダイオード２４４によって１個のダイオー
ドの順方向電圧降下に等しい正の電位に保たれ、またベ
ース端子２３は一５ボルトの電位に保たれる。従って、
第１図に示された素子１０の第１の主領域２０とベース
領域２６との間のＰＮ接合には１５ボルトの電圧が印加
されて該接合のなだれ降服が起こり、それによって第１
の主端子の電位の上昇が制限される。こうして生じたな
だれ降服電流は第１の主端子２１から第１の主領域２０
．ＰＮ接合２５、ベース領域２６、ベース端子２３、電
池２３０（第４図）およびダイオード２４４（第４図）
を通って第２の主端子２９に流れるから、寄生ＮＰＮ）
ランジスタ４５は不活性状態に保たれる６同様にして、
第４図に示された回路中における第１の主端子２１の電
位が負になると、ダイオード２４２が点Ｃの電位を第１
の主端子の電位に対して１個のダイオードの順方向電圧
降下以内にまで引下げる。すなわち、第１の主領域の電
位が一１０ボルトに達すると、点Ｃにおける電位は一１
０ボルトから１個のダイオードの順方向電圧降下分だけ
高い電位に保たれる。従って、電池の存在の結果として
ベース領域の電位は実質的に一１５ボルトとなるから、
第１図において、第１の主領域２８とベース領域２６と
の間のＰＮ接合２７には１５ボルトの電圧が印加されて
該接合のなだれ降服が起こる。こうして生じたなだれ降
服電流は第２の主端子２９から第２の主領域２８、ＰＮ
接合２７、ベースｆｌＲ繍２６、ベース端子２３、電池
２３０（第４図）およびダイオード２４２（第４図）を
通って第１の主端子２１に流れる。このように、べ−ヌ
領域と第１の主領域との間の接合を通って電流が流れる
。：： ）−がないので、寄生ＮＰＮトランジスタ４５
は不活性状態に保たれる。
当然のことながら、素子１０内のなだれ降服をクランプ
機構として利用するためには、素子１０はなだれ降服電
流によって生み出されるエネルギーに耐えるのに十分な
だけの丈夫さを有すると共に、ダイオード２４２および
２４４は過度の電圧降下を生じることなしにこの電流を
処理し得るものであることが要求される。素子１０内の
接合のなだれ降服電圧を利用しながら対称的なりランプ
を行うことが所望される場合には、相等しい降服電圧を
有するように素子構造を調整しなければならない、ある
いはまた、それらの接合よりも低い降服電圧を有するダ
イオードを同じチップ中に組込むことにより、いずれの
極性においても同じ電圧でなだれ降服が起こるよう番こ
してもよい。あイアいはまた、高い方の降服電圧を有す
る接合と並列に配置されたダイオードを組込むことによ
り、素子の外部端子において測定された両降服電圧が低
い方の降服電圧に等しくなるようにしてもよい。
機構として利用するためには、素子１０はなだれ降服電
流によって生み出されるエネルギーに耐えるのに十分な
だけの丈夫さを有すると共に、ダイオード２４２および
２４４は過度の電圧降下を生じることなしにこの電流を
処理し得るものであることが要求される。素子１０内の
接合のなだれ降服電圧を利用しながら対称的なりランプ
を行うことが所望される場合には、相等しい降服電圧を
有するように素子構造を調整しなければならない、ある
いはまた、それらの接合よりも低い降服電圧を有するダ
イオードを同じチップ中に組込むことにより、いずれの
極性においても同じ電圧でなだれ降服が起こるよう番こ
してもよい。あイアいはまた、高い方の降服電圧を有す
る接合と並列に配置されたダイオードを組込むことによ
り、素子の外部端子において測定された両降服電圧が低
い方の降服電圧に等しくなるようにしてもよい。
第５図には、回路２００′の変形例を成すｆｊ１４１ｉ
２００”が示されている。第５図の回路２０！″１″に
おいては、電圧源２３２とベース端子２３との間に電圧
源２３０が接続される代りに、電圧源２３２が素子１０
のベース端子２３に対して直接に接続されている。それ
以外の点では回路２００″および２００’は同じもので
あって、それらの動作も同じである。
２００”が示されている。第５図の回路２０！″１″に
おいては、電圧源２３２とベース端子２３との間に電圧
源２３０が接続される代りに、電圧源２３２が素子１０
のベース端子２３に対して直接に接続されている。それ
以外の点では回路２００″および２００’は同じもので
あって、それらの動作も同じである。
第２図には、本発明の別の実施の態様に基づく素子１０
°が示されている。この素子構造においては、基板また
は第１の主領域が単一の−様なＮ“影領域から成る代り
に、Ｎ“影領域２０とＰ形ベース領域２６との間に配置
されかつ低いドーピングレベルを有する第２のＮ影領域
２２を含んでいる。このような素子構造は、第１図に示
された素子１０に比べ５ベース領域２６とＮ影領域２２
との間のＰＮ接合の降服電圧を高めるために有効である
。５Ｘ１０１９個／１３のドナ原子をドープした領域２
０、Ｉ Ｘ Ｉ Ｑ ｘｔ個／ Ｃａｌ ３のアクセプ
タ原子をドープした領域２６、および５Ｘ１０”（Ｉｆ
／Ｃａｌ’のドナ原子をドープした領域２８を有する素
子１０においては、ＰＮ接合２５および２７はそれぞれ
約８ボルトの降服電圧を有する。しかるに、５ Ｘ １
０１９個／ Ｃ１１３のドナ原子をドープした領域２０
．６ Ｘ １０１６個／１３のドナ原子をドープした領
域２２、Ｉ Ｘ １０ ”個／Ｃ１１３のアクセプタ原
子をドープした領域２６、および５ Ｘ １０１９個／
Ｃ１ｌ’のドナ原子をドープした領域２８を有する素子
１０°においては、ＰＮ接合２５°および２７はそれぞ
れ約２９ボルトおよび約８ボルトの降服電圧を有する。
°が示されている。この素子構造においては、基板また
は第１の主領域が単一の−様なＮ“影領域から成る代り
に、Ｎ“影領域２０とＰ形ベース領域２６との間に配置
されかつ低いドーピングレベルを有する第２のＮ影領域
２２を含んでいる。このような素子構造は、第１図に示
された素子１０に比べ５ベース領域２６とＮ影領域２２
との間のＰＮ接合の降服電圧を高めるために有効である
。５Ｘ１０１９個／１３のドナ原子をドープした領域２
０、Ｉ Ｘ Ｉ Ｑ ｘｔ個／ Ｃａｌ ３のアクセプ
タ原子をドープした領域２６、および５Ｘ１０”（Ｉｆ
／Ｃａｌ’のドナ原子をドープした領域２８を有する素
子１０においては、ＰＮ接合２５および２７はそれぞれ
約８ボルトの降服電圧を有する。しかるに、５ Ｘ １
０１９個／ Ｃ１１３のドナ原子をドープした領域２０
．６ Ｘ １０１６個／１３のドナ原子をドープした領
域２２、Ｉ Ｘ １０ ”個／Ｃ１１３のアクセプタ原
子をドープした領域２６、および５ Ｘ １０１９個／
Ｃ１ｌ’のドナ原子をドープした領域２８を有する素子
１０°においては、ＰＮ接合２５°および２７はそれぞ
れ約２９ボルトおよび約８ボルトの降服電圧を有する。
このように、ゲート絶縁層３２ｂおよび３２ｃがゲート
絶縁層３２ａと同じ厚さを有していても、第１図の素子
ｌＯ内の接合２５については約８ボルトであった降服電
圧が、第２図の素子１０°内の接合２５°については約
３０ボルトに上昇するのである。それが達成される理由
は、所定の強さおよび極性を持ったソース−トレイン問
電圧に対して溝の底面付近に発生する電界が低減される
結果、ソース領域字８、ドレイン領域２０およびベース
領域２６のドーピングレベル並びにゲート絶縁層の厚さ
が同じであっても、素子１０゛のＰＮ接合２５°は素子
１０のＰＮ接合２５よりも高い電圧を阻止し得ることに
ある。
絶縁層３２ａと同じ厚さを有していても、第１図の素子
ｌＯ内の接合２５については約８ボルトであった降服電
圧が、第２図の素子１０°内の接合２５°については約
３０ボルトに上昇するのである。それが達成される理由
は、所定の強さおよび極性を持ったソース−トレイン問
電圧に対して溝の底面付近に発生する電界が低減される
結果、ソース領域字８、ドレイン領域２０およびベース
領域２６のドーピングレベル並びにゲート絶縁層の厚さ
が同じであっても、素子１０゛のＰＮ接合２５°は素子
１０のＰＮ接合２５よりも高い電圧を阻止し得ることに
ある。
素子１０°における上部のＰＮ接合２７の降服電圧を高
めることが所望される場合には、幾つかの方法がある。
めることが所望される場合には、幾つかの方法がある。
その実例としては、ベース領域２６および第２の主領域
２８の相対ドーピングレベルを調整して両者間のＰＮ接
合２７の降服電圧を変化させること、あるいはベース領
域２６と導電率の高い第２の主領域２８との間にドーピ
ングレベルの低いＮ形バッファ層を配置することが挙げ
られる。
２８の相対ドーピングレベルを調整して両者間のＰＮ接
合２７の降服電圧を変化させること、あるいはベース領
域２６と導電率の高い第２の主領域２８との間にドーピ
ングレベルの低いＮ形バッファ層を配置することが挙げ
られる。
後者の場合におけるバッファ層は、上部のＮ影領域を２
段階に分けて形成することによって設けることができる
。第１段階は約６×１０１６個／ ＣＩ ’という低い
ドーピングレベルのドナ原子をＰ影領域２６中に部分的
に押込むことから成るＮ形拡散である。第２段階は、第
１段階の拡散の場合と同じマスクまたは開口を通して行
うより高濃度のＮ形拡散である。このような高濃度の拡
散は、約５×１０１９個／ ｃｓ ３のドナ原子濃度を
与えるものであることが好ましい、このようにしてＰ形
声域２６と上部のＮ影領域との間に形成されたＰＮ接合
の降服電圧は、Ｎ影領域の高濃度部分とＰ影領域との間
に配置されたＮ影領域の低濃度部分の厚さに依存する。
段階に分けて形成することによって設けることができる
。第１段階は約６×１０１６個／ ＣＩ ’という低い
ドーピングレベルのドナ原子をＰ影領域２６中に部分的
に押込むことから成るＮ形拡散である。第２段階は、第
１段階の拡散の場合と同じマスクまたは開口を通して行
うより高濃度のＮ形拡散である。このような高濃度の拡
散は、約５×１０１９個／ ｃｓ ３のドナ原子濃度を
与えるものであることが好ましい、このようにしてＰ形
声域２６と上部のＮ影領域との間に形成されたＰＮ接合
の降服電圧は、Ｎ影領域の高濃度部分とＰ影領域との間
に配置されたＮ影領域の低濃度部分の厚さに依存する。
この厚さが十分に大きければ、降服電圧はＮ影領域の低
濃度部分のドーピングレベルによって制御される。所望
ならば、これらの領域をイオン注入およびアニールによ
って形成することもできる。
濃度部分のドーピングレベルによって制御される。所望
ならば、これらの領域をイオン注入およびアニールによ
って形成することもできる。
使用に際しては、素子１０および素子１０゛はいずれも
同様にして回路中に接続されるのであって、両者間の差
は（もしあるにしても）主としてそれらが阻止し得る最
大電圧の違いに限られる。
同様にして回路中に接続されるのであって、両者間の差
は（もしあるにしても）主としてそれらが阻止し得る最
大電圧の違いに限られる。
ソースおよびドレイン端子は、従来のＦＥＴと同様にし
て回路中に接続される。チャネル領域２４の導電率、従
って素子の導電状態は、従来のＦＥＴと同じくベース領
域２６の電位に対するゲート端子３８の電位によって決
定される。とは言え、ベース領域とソース領域とが短絡
されている従来のＦＥＴとは異なり、ゲート端子とソー
ス端子との間に電圧を印加することによってゲート電位
が設定されるわけではない、この場合には、制御電圧は
ゲート端子とベース端子との間に印加しなければならな
い、チャネル領域の導電率がゲート−ベース間電圧によ
って制御されるから１、素子を完全に導通状態に保つた
めに印加すべきゲート−ベース間電圧は、ソースおよび
ドレイン端子間に印加される電圧の極性や強さには本質
的に無関係である。その結果、素子を導通状態にするた
めには、ソース端子がトレイン端子に対して正または負
のいずれであるかを知らなくても、一定の極性および強
さを持った制御電圧をゲートおよびベース端子間に印加
すればよい、同様に、素子を非導通状態にするなめには
、ソース端子がドレイン端子に対して正または負のいず
れであるかを知らなくても、別の極性および強さを持っ
た制御電圧をゲートおよびベース端子間に印加すればよ
いのである。
て回路中に接続される。チャネル領域２４の導電率、従
って素子の導電状態は、従来のＦＥＴと同じくベース領
域２６の電位に対するゲート端子３８の電位によって決
定される。とは言え、ベース領域とソース領域とが短絡
されている従来のＦＥＴとは異なり、ゲート端子とソー
ス端子との間に電圧を印加することによってゲート電位
が設定されるわけではない、この場合には、制御電圧は
ゲート端子とベース端子との間に印加しなければならな
い、チャネル領域の導電率がゲート−ベース間電圧によ
って制御されるから１、素子を完全に導通状態に保つた
めに印加すべきゲート−ベース間電圧は、ソースおよび
ドレイン端子間に印加される電圧の極性や強さには本質
的に無関係である。その結果、素子を導通状態にするた
めには、ソース端子がトレイン端子に対して正または負
のいずれであるかを知らなくても、一定の極性および強
さを持った制御電圧をゲートおよびベース端子間に印加
すればよい、同様に、素子を非導通状態にするなめには
、ソース端子がドレイン端子に対して正または負のいず
れであるかを知らなくても、別の極性および強さを持っ
た制御電圧をゲートおよびベース端子間に印加すればよ
いのである。
以上、若干の好適な実施の態様に関連して本発明の詳細
な説明したが、本発明の精神および範囲から逸脱するこ
となしに数多くの変更態様が可能であることは当業者に
とって自明であろう、従つて、前記特許請求の範囲はか
かる変更態様の全てを包括するものと理解すべきである
。
な説明したが、本発明の精神および範囲から逸脱するこ
となしに数多くの変更態様が可能であることは当業者に
とって自明であろう、従つて、前記特許請求の範囲はか
かる変更態様の全てを包括するものと理解すべきである
。
第１図は本発明の実施の一態様に基づく素子の一部分を
示す部分切欠き斜視図、第２図は本発明の別の実施の態
様に基づく素子の一部分を示す部分切欠き斜視図、第３
図は第１または２図に示された素子を制御するための回
路の一例を示す回路図、そして第４および５図は制御回
路の変更例を示す回路図である。 図中、１０および１０′は電界効果半導体素子、１２は
半導体本体、１３ａは第１の主面、１３ｂは第２の主面
、１４は溝、１５はメサ、１６は溝の側壁、１８は溝の
底面、２０はＮ“形の基板または第１の主領域、２１は
第１の主電極、２２はＮ影領域、２３はベース電極、２
４はチャネル部分、２５はＰＮ接合、２６はＰ形のベー
ス領域、２７はＰＮ接合、２８はＮ＋形の第２の主領域
、２９は第２の主電極、３０は絶縁ゲート電極、３２は
ゲート絶縁層、３６は導電材料、３８はゲート端子、３
９は絶縁層、４５は寄生ＮＰＮ）ランジスタ、２００，
２００′および２００”は制御回路、２１０および２２
０はＦＥＴ、２３０および２３２は電圧源、２４０はク
ランプ回路、そして２４２および２４４はダイオードを
表わす。
示す部分切欠き斜視図、第２図は本発明の別の実施の態
様に基づく素子の一部分を示す部分切欠き斜視図、第３
図は第１または２図に示された素子を制御するための回
路の一例を示す回路図、そして第４および５図は制御回
路の変更例を示す回路図である。 図中、１０および１０′は電界効果半導体素子、１２は
半導体本体、１３ａは第１の主面、１３ｂは第２の主面
、１４は溝、１５はメサ、１６は溝の側壁、１８は溝の
底面、２０はＮ“形の基板または第１の主領域、２１は
第１の主電極、２２はＮ影領域、２３はベース電極、２
４はチャネル部分、２５はＰＮ接合、２６はＰ形のベー
ス領域、２７はＰＮ接合、２８はＮ＋形の第２の主領域
、２９は第２の主電極、３０は絶縁ゲート電極、３２は
ゲート絶縁層、３６は導電材料、３８はゲート端子、３
９は絶縁層、４５は寄生ＮＰＮ）ランジスタ、２００，
２００′および２００”は制御回路、２１０および２２
０はＦＥＴ、２３０および２３２は電圧源、２４０はク
ランプ回路、そして２４２および２４４はダイオードを
表わす。
Claims (1)
- 【特許請求の範囲】 １、（ａ）互いに反対側に位置した第１および第２の主
面を有する半導体本体であって、（１）前記半導体本体
の前記第１の主面にまで達する一導電形の第１の主端子
領域、（２）前記半導体本体の前記第２の主面にまで達
する前記一導電形の第２の主端子領域、並びに（３）前
記第１および第２の主端子領域の間に配置されて両者を
隔離し、かつ前記半導体本体の第１の表面にまで達する
チャネル部分を有する反対導電形のベース領域を含んだ
半導体本体、（ｂ）前記一導電形のキャリヤに関する前
記第１および第２の主端子領域間の前記チャネル部分の
導電率を制御するため、前記第１および第２の主端子領
域間において前記ベース領域に隣接しながら前記第１の
表面上に配置された絶縁ゲート電極、（ｃ）前記第１の
主端子領域にオーム接触するようにして前記第１の主面
上に配置された第１の主電極、（ｄ）前記第２の主端子
領域にオーム接触するようにして前記第２の主面上に配
置された第２の主電極、並びに（ｅ）前記ベース領域に
オーム接触したベース電極の諸要素から成っていて、前
記第１の主端子領域と前記ベース領域との間および前記
第２の主端子領域と前記ベース領域との間が短絡されて
いないことによって双方向性の素子として機能すると共
に、前記チャネル部分の導電率が前記ベース領域に対す
る前記絶縁ゲート電極の電位によって決定されることを
特徴とする電界効果半導体素子。 ２、前記第２の主端子領域が前記一導電形の２種のドー
ピングレベルを有する第１および第２の部分を含んでい
て、前記第１の部分は前記第２の主電極に隣接して配置
されかつ相対的に高いドーピング濃度を有すると共に、
前記第２の部分は前記第１の部分を前記ベース領域から
隔離しかつ前記第１の部分に比べて相対的に低いドーピ
ング濃度を有する請求項１記載の電界効果半導体素子。 ３、前記第１の主端子領域が前記一導電形の２種のドー
ピングレベルを有する第１および第２の部分を含んでい
て、前記第１の部分は前記第１の主電極に隣接して配置
されかつ相対的に高いドーピング濃度を有すると共に、
前記第２の部分は前記第１の部分を前記ベース領域から
隔離しかつ前記第１の部分に比べて相対的に低いドーピ
ング濃度を有する請求項２記載の電界効果半導体素子。 ４、前記半導体本体が前記第２の主面から本体内部に向
かって形成された溝を有していて、前記絶縁ゲート電極
は前記溝内に配置され、かつ前記ベース領域の前記チャ
ネル部分は前記溝の側壁に隣接して配置されている請求
項１記載の電界効果半導体素子。 ５、前記半導体本体が前記第１の主面から本体内部に向
かって形成された溝を有していて、前記溝は前記ベース
領域を貫通して前記第２の主端子領域にまで達し、かつ
前記チャネル部分は前記溝の側壁に隣接して配置されて
いる請求項１記載の電界効果半導体素子。 ６、前記絶縁ゲート電極の絶縁層が前記溝の内面上に配
置され、かつ前記絶縁層は前記ベース領域に隣接した部
分よりも前記第２の主端子領域に隣接した部分において
厚くなっている請求項５記載の電界効果半導体素子。 ７、（ａ）互いに反対側に位置した第１および第２の主
面を有する半導体本体であって、（１）前記半導体本体
の前記第１の主面にまで達する一導電形の第１の主端子
領域、（２）前記半導体本体の前記第２の主面にまで達
する前記一導電形の第２の主端子領域、（３）前記第１
および第２の主端子領域の間に配置されて両者を隔離す
る反対導電形のベース、並びに（４）前記第１の主面か
ら前記第１の主端子領域および前記ベース領域を貫通し
て前記第２の主端子領域にまで達するように形成され、
かつ前記ベース領域のチャネル部分が隣接した内面を有
する溝を含んだ半導体本体、（ｂ）前記一導電形のキャ
リヤに関する前記第１および第２の主端子領域間の前記
チャネル部分の導電率を制御するため、前記ベース領域
の前記チャネル部分に隣接しながら前記溝内に配置され
た絶縁ゲート電極、（ｃ）前記第１の主端子領域にオー
ム接触するようにして前記第１の主面上に配置された第
１の主電極、（ｄ）前記第２の主端子領域にオーム接触
するようにして前記第２の主面上に配置された第２の主
電極、並びに（ｅ）前記ベース領域にオーム接触しかつ
前記第１および第２の主電極から独立して配置されたベ
ース電極の諸要素から成っていて、前記第１の主端子領
域と前記ベース領域との間および前記第２の主端子領域
と前記ベース領域との間が短絡されていないことによっ
て双方向性の素子として機能すると共に、前記チャネル
部分の導電率が前記ベース領域に対する前記絶縁ゲート
電極の電位によって決定されることを特徴とする電界効
果半導体素子。 ８、（ａ）各々の主端子領域とベース領域との間が短絡
されておらず、第１の主端子、第２の主端子、ゲート端
子およびベース端子を有し、かつオン状態で少なくとも
１０アンペアの電流を安全に伝導し得るような電界効果
トランジスタ、（ｂ）前記第１および第２の主端子間に
接続されたＡＣ電圧源、並びに（ｃ）第１の状態におい
ては前記電界効果トランジスタのゲート電極を前記ベー
ス領域に対して第１の電位に維持することによって前記
ＡＣ電圧の極性に関係なく前記電界効果トランジスタの
前記第１および第２の端子間を非導通状態に保ち、また
第２の状態においては前記ゲート電極を前記ベース領域
に対して第２の電位に維持することによって前記第１お
よび第２の端子間を導通状態に保つために役立つような
、前記ベース領域に対する前記ゲート電極の電位を調節
するための手段の諸要素から成ることを特徴とするＡＣ
電力回路。 ９、前記ベース領域に対する前記ゲート電極の電位を調
節するための前記手段が、前記ベース領域に対して前記
ゲート電極を短絡するための手段および前記ベース領域
と前記ゲート電極との間に第１の電圧源を接続するため
の手段を含む請求項８記載のＡＣ電力回路。 １０、前記電界効果トランジスタの前記第１および第２
の主端子間に背中合せに直列接続された２個のダイオー
ドが追加包含されていて、前記ダイオードの共通結線は
第２の電圧源に接続され、かつ前記ダイオードの前記共
通結線は前記第２の電圧源によって前記電界効果トラン
ジスタの前記ベース領域と異なる電位に保たれる請求項
９記載のＡＣ電力回路。 １１、前記ダイオードの各々が有するなだれ降服電圧は
前記電界効果トランジスタのなだれ降服電圧よりも低い
請求項１０記載のＡＣ電力回路。 １２、前記電界効果トランジスタの前記第１および第２
の主端子間に背中合せに直列接続された２個のダイオー
ドが追加包含されていて、前記ダイオードの共通結線は
前記第１の電圧源に接続されている請求項９記載のＡＣ
電力回路。 １３、前記ダイオードの各々が有するなだれ降服電圧は
前記電界効果トランジスタのなだれ降服電圧よりも低い
請求項１０記載のＡＣ電力回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/208,448 US4961100A (en) | 1988-06-20 | 1988-06-20 | Bidirectional field effect semiconductor device and circuit |
| US208,448 | 1988-06-20 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0250482A true JPH0250482A (ja) | 1990-02-20 |
Family
ID=22774651
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145566A Pending JPH0250482A (ja) | 1988-06-20 | 1989-06-09 | 双方向性の電界効果半導体素子および回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4961100A (ja) |
| JP (1) | JPH0250482A (ja) |
| DE (1) | DE3919978A1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6096608A (en) * | 1997-06-30 | 2000-08-01 | Siliconix Incorporated | Bidirectional trench gated power mosfet with submerged body bus extending underneath gate trench |
| JP2008053378A (ja) * | 2006-08-23 | 2008-03-06 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
| JP2020053605A (ja) * | 2018-09-27 | 2020-04-02 | 富士電機株式会社 | 半導体素子及び半導体装置 |
Families Citing this family (47)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1992016998A1 (en) | 1991-03-18 | 1992-10-01 | Quality Semiconductor, Inc. | Fast transmission gate switch |
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