JPH03195064A - Ｍｏｓ型電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、チャネルを流れる多数キャリアのみで動作す
るＭＯＳ型電界効果トランジスタの改良に関する。

［従来の技術］ 第２図は、従来の縦型の、ｎチャネルＭＯＳ型電界効果
トランジスタの断面図を示し、（ａ）はシリコン表面に
チャネルを形成した装置の構造、（ｂ）はトレンチを形
成し、トレンチ壁面にチャネルを形成した装置の構造、
を示すものである。

第２図において、１は高濃度ドレイン領域、２は低濃度
ドレイン領域であり、これら２層は第１の半導体領域を
形成する。３は第２の半導体領域を形成するチャネル形
成領域である。４は高濃度ソース領域であり第２の半導
体領域で形成する。

５はゲート電極、６はソース電極、７はドレイン電極、
８はゲート絶縁属である。

以下、第２図の従来例の装置の説明においては、ｎチャ
ネルＭＯＳ型電界効果トランジスタの構造を説明するた
め、第１の導電型をｎ型、第２の導電型をｐ型として記
載している。しかし、図示の導電型に限定されることは
なく、ｐチャネル型の装置を構成する場合には、上記の
第１の導電型のｎ型はｐ型に、また第２の導電型のｐ型
をｎ型にそれぞれ入れ換えることとなる。

第２図のＭＯＳ型電界効果トランジスタ構造において、
ｎ型高濃度ソース領域−ｐ型チャネル形成領域−ｎ型低
濃度ドレイン領域から構成されるｎｐｎ構造は、ソース
領域をエミッタ、チャネル形成領域をベース、低濃度ド
レイン領域をコレクタとする寄生バイポーラトランジス
タを形成する。

各領域の不純物濃度を、高濃度ソース領域Ｎｓ１チャネ
ル形成領域Ｎｃｈ１　　低濃度ドレイン領域Ｎ１１％と
すると、従来、これらの濃度の大小関係は、ソースとド
レインとの耐圧を低濃度ドレイン領域で確保し、ソース
領域の抵抗を小さくするために、Ｎｓ　＞Ｎｃｈ　＞Ｎ
ｎ　　　　　（１）に選定される。

これら各領域の不純物濃度の値の一例を挙げると、　Ｎ
５＝＝　１０”ａｍ−”　　　　Ｎｃｈ＝　１０’・ｃ
ｍ−”及ＣＦＮｎ＝１０”ｃｍ−”　　である。　これ
らの不純物濃度分布は、通常のバイポーラトランジスタ
と同様の数値となるから、寄生バイポーラトランジスタ
としては電流増幅率βも通常のバイポーラトランジスタ
並の値を持つこととなる。

そのため、寄生バイポーラトランジスタのベースに相当
するチャネル形成領域をソース電極に接続しない場合、
ベースが開放された状態となり、寄生バイポーラトラン
ジスタが動作する結果となって、ＭＯＳ型電界効果トラ
ンジスタとしての耐圧は低下してしまう欠点がある。こ
れを防止するために、従来のＭＯ３型電界効果トランジ
スタにおいては、チャネル形成領域をソース電極に接続
し、寄生バイポーラトランジスタのベースとエミッタを
短絡するように製作されていた。

しかし、この場合、チャネル形成領域をソース電極に接
続することによって、ＭＯＳ型電界効果トランジスタの
ソース電極−ドレイン電極間には、ｐ型のチャネル形成
領域−ｎ型低濃度ドレイン領域によって構成される寄生
ｐｎダイオードが存在することとなる。ＭＯＳ型電界効
果トランジスタのソース−ドレイン電圧として正負両方
向の電圧が加わる使用方法、例えば整流素子として使用
した場合には、このｐｎ接合の整流特性の向きと一致す
るように電流をソースからドレインの方向に流す必要が
ある。

この際、順方向電流は、第２図の中に示したチャネル部
分の電流１ｃｈだけでなく、このｐｎダイオードを通じ
て流れる電流Ｉｐｎも加わる。このＩｐｎのために小数
キャリアの蓄積が生じ、逆方向に電圧が印加された時に
、蓄積電荷によるリカバリ電流が流れる。このリカバリ
電流が流れている間は、素子は短絡状態となるため、整
流素子として使用する場合には、損失が発生するという
問題が生じる。さらに、この損失は繰り返し周波数に比
例して増加するため、この素子を高周波で動作させる場
合、より大きな問題点となる。

［発明が解決しようとする課題］ 本発明は、ドレイン−ソース間電圧として正負両方向に
加わる使用状態においても、ドレイン−ソース間耐圧を
低下させることなく、リカバリ特性を改善できるＭＯＳ
型電界効果トランジスタを提供することを目的とする。

［課題を解決するための手段］ 上記の課題を解決するために、本発明においては、ドレ
イン領域を形成する第１導電型（ｎ型またはｐ型）の不
純物濃度が低い１層または不純物濃度が低い層と高い層
との複数の層からなる第１の半導体領域と、チャネル形
成領域としての第２の導電型（ｐ型またはｎ型）の第２
の半導体領域と、ソース領域としての第１導電型（ｎ型
またはｐ型）の不純物濃度が低い１層または不純物濃度
が低い層と高い層との複数の層からなる第３の半導体領
域とを具備し、上記第２の半導体領域の、チャネルを形
成する面にゲート絶縁膜としての絶縁層を介してゲート
電極としての第１の導電性層が形成され、さらに上記第
３の半導体領域に接続するようにソース電極としての第
２の導電性層が形成され、上記第１の半導体領域に接続
するようにドレイン電極としての第３の導電性層が形成
されたＭＯＳ型電界効果トランジスタにおいて、上記第
１及び第３の半導体領域の、第２の半導体領域と接合を
形成する層の不純物濃度が、両者とも第２の半導体領域
の不純物濃度よりも低く、かつチャネル形成領域を形成
する第２の半導体領域が、第１、第２、及び第３のどの
導電性層にも接続されず、直流的にフローティング状態
としたＭＯＳ型電界効果トランジスタを実現手段とする
。

［作用］ ソース領域中のチャネル形成領域とｐｎ接合を形成する
層の不純物濃度を、チャネル形成領域よりも低くすると
、寄生バイポーラトランジスタのβは大幅に低下する。

よく知られているように、βは次の式により表される。

この式において、αはベース接地のトランジスタの電流
増幅率である。さらに、αは、注入効率をαＥ１　　輸
送効率をατ、コレクタ効率をα。、としたとき、次式
で表される。

α＝αＥαＴαｃ　　　　　　　　　（３）αＥ１　　
αＴは、それぞれ次の式で表される。

ここで改めて、Ｎｃｈをチャネル形成領域の不純物濃度
、Ｎ５１Ｎ！ｌをソース領域、ドレイン領域のチャネル
形成領域とｐｎ接合を形成する層の不純物濃度と定義す
る。Ｄｐｓ１Ｌｐ＊はそれぞれソース領域中のチャネル
形成領域とｐｎ接合を形成する層の小数キャリア拡散定
数、及び小数キャリア拡散長であり、Ｄｎｃｈは、チャ
ネル形成領域の小数キャリア拡散定数、Ｗは寄生バイポ
ーラトランジスタの実効ベース幅である。　αＣは、ド
レイン領域−チャネル形成領域間にブレークダウンを起
こす電圧を印加しない限り、はぼ１である。

Ｎｓ＝　１０”ｃｍ−”　　　Ｎｃｈ＝　１０”ｃｍ−
”Ｎ１１＝　１０”ｃｍ−”　　Ｗ＝２μｍとし、拡散
定数等の値を代入して計算すると、α：０．９９９２と
なり、このとき、β：１２００となる。このように、通
常のＭＯＳ型電界効果トランジスタにおける寄生バイポ
ーラトランジスタにおいては、βは非常に大きな値とな
る。

本発明においては、ソース領域のチャネル形成領域と接
合を形成する層の不純物濃度Ｎｓを、ドレイン領域中の
、チャネル形成領域と接合を形成する層の不純物濃度と
同程度の値、例えば上記の例では１０”ｃｍ−”という
値に選定する。そのため、従来よりも不純物濃度が低い
層をソース領域中のチャネル形成領域との接合部に新た
に形成して、この１層のみでソース領域を構成するか、
または従来のように濃度が高い層との複数の層で第３の
半導体領域としてのソース領域を構成する。

このとき、　（３）、　（４）、　（５）式から計算す
ると、α＝　０．０７となり、βは０．０８という非常
に小さい値となる。

寄生バイポーラトランジスタのβをこのように小さい値
とすることにより、ベースを開放しても、すなわちチャ
ネル形成領域をソース電極に接続しなくても、耐圧の低
下を招くことがない。

［実施例］ 第１図は、本発明の実施例を示し、シリコン表面にトレ
ンチを形成し、チャネルをトレンチ壁面に縦方向に形成
したＭＯＳ型電界効果トランジスタの断面図を示す。

図において、１は高濃度ドレイン層（第１の半導体領域
）、２は低濃度ドレイン層（第１の半導体領域）、３は
チャネル形成領域（第２の半導体領域）、９は低濃度ソ
ース層（第３の半導体領域）、４は高濃度ソース層（第
３の半導体領域）、５はゲート電極（第１の導電性層）
、６はソース電極（第２の導電性層）、７はドレイン電
極（第３の導電性層）、８はゲート絶縁膜である。

次に、本発明の実施例の製造プロセスを、簡単に説明す
る。高濃度ドレイン層としてのｎ生型シリコン基板１上
に、ｎ型のエピタキシャル層２を成長させる。エピタキ
シャル層が成長した後、表面にイオン打ち込み等の手段
によりアクセプタとなる不純物を導入することにより、
ｎ型の低濃度ドレイン層２と隣接して、ｐ型のチャネル
形成領域３を形成する。この後、さらにｎ型のエピタキ
シャル層９を堆積し、この層の成長が完了した後、表面
にドナーとなる不純物をイオン打ち込み等の手段により
導入し、低濃度ソース層９と高濃度ソース層４を形成す
る。

このプロセスが終了後、表面からトレンチを彫り込み、
トレンチの表面にチャネルを形成する面を含めてゲート
絶縁Ｍ８を形成し、さらに、ポリシリコンの被着等の手
段でトレンチ内にゲート電極５を形成する。また、ソー
ス電極６、ドレイン電極７をアルミニウム等の金属、あ
るいはポリシリコンの被着等の手段で形成する。

この構造においては、チャネル形成領域９が、ソース電
極６に接続されていないため、チャネルをオンとし、ソ
ースに正電位、ドレインに負電位が加わっているときに
、電流はチャネル部分のみを流れ、ｐｎ接合に電流が流
れることはない。従って、電流は多数キャリアのみであ
るから、リカバリ時間は無視できる程小さくなる。また
、チャネルをオフとし、逆方向電圧、すなわちドレイン
に正電位、ソースに負電位を加えた場合でも、寄生バイ
ポーラトランジスタのβが小さく、動作しないために従
来構造の場合に比較してドレイン−ソース間耐圧が低下
することはない。

また、チャネル形成領域をソース電極に接続する必要が
なく、接続のためのパターン形成が不要なため、同じプ
ロセス技術を用いてもチャネル密度を上げることができ
る。

上記の説明においては、縦型のＭＯＳ型電界効果トラン
ジスタを例として挙げたが、横型のＭＯＳ型電界効果ト
ランジスタ等の他の構造、あるいはｐチャネルＭＯＳ型
電界効果トランジスタに本発明を実施し、同様の効果を
奏することができる。

［発明の効果］ 上記の説明によって明らかなように、本発明によれば、
従来素子と同等の逆耐電圧を有しており、ＭＯ３型電界
効果トランジスタを、例えば整流素子として使用した場
合のように、ソースからドレインへ電流を流す動作をさ
せたときには、寄生ｐｎダイオードに電流が流れること
がなく、チャネル部分にのみ電流が流れる多数キャリア
素子として動作するから、リカバリ時間を無視できる程
に低減することができる。その結果、リカバリ電流によ
る損失を大幅に低減できるという効果が得られる。チャ
ネル形成領域をソース電極に接続する必要がなく、接続
のためのパターン形成が不要であることから、同じプロ
セス技術を用いてもチャネル密度を上げることができる
。

【図面の簡単な説明】

第１図は、本発明の実施例を示し、シリコン表面にトレ
ンチを形成し、チャネルをトレンチ壁面に縦方向に形成
したＭＯＳ型電界効果トランジスタの断面図、第２図の
（ａ）及び（ｂ）は、従来のｎチャネル型の縦型ＭＯＳ
型電界効果トランジスタの断面図を示す図である。 １　・　０ ２・　・ ３・　拳 ４・　・ ５・　・ ６・　・ ７　・　・ ８　・　・ ９　＊　　ａ ・高濃度ドレイン層（第１の半導体領域）、・低濃度ド
レイン層（第１の半導体領域）、・チャネル形成領域（
第２の半導体領域）、・高濃度ソース層（第３の半導体
領域）、・ゲート電極（第１の導電性層）、 ・ソース電極（第２の導電性層）、 ・ドレイン電極（第３の導電性層）、 ・ゲート絶縁膜、 参低濃度ソース層（第３の半導体領域）。

Claims (1)

1. 【特許請求の範囲】 ドレイン領域を形成する第１導電型（ｎ型またはｐ型）
   の不純物濃度が低い１層または不純物濃度が低い層と高
   い層との複数の層からなる第１の半導体領域と、チャネ
   ル形成領域としての第２の導電型（ｐ型またはｎ型）の
   第２の半導体領域と、ソース領域としての第１導電型（
   ｎ型またはｐ型）の不純物濃度が低い１層または不純物
   濃度が低い層と高い層との複数の層からなる第３の半導
   体領域とを具備し、上記第２の半導体領域のチャネル形
   成面にゲート絶縁膜としての絶縁層を介してゲート電極
   としての第１の導電性層が形成され、さらに上記第３の
   半導体領域に接続するようにソース電極としての第２の
   導電性層が形成され、上記第１の半導体領域に接続する
   ようにドレイン電極としての第３の導電性層が形成され
   ているＭＯＳ型電界効果トランジスタにおいて、 上記第１及び第３の半導体領域の、第２の半導体領域と
   接合を形成する層の不純物濃度が、両者とも第２の半導
   体領域の不純物濃度よりも低く、かつ第２の半導体領域
   が第１、第２、及び第３のどの導電性層にも接続されず
   、直流的にフローティング状態であることを特徴とする
   ＭＯＳ型電界効果トランジスタ。