KR910003275B1 - 반도체장치와 그 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제1(a)도 내지 제1(f)도는 본 발명에 따른 1실시예의 제조공정을 도시해 놓은 단면도.
제2(a)도와 제2(b)도는 본 실시예를 적용한 회로도.
제3(a)도와 제3(b)도는 다른 실시예장치의 단면도.
제4도는 종래장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
A : D-MOS트랜지스터(전계효과형 트랜지스터)
B : PN접합형 다이오드 1 : 반도체기판
2 : 에피택셜층 3 : 채널영역
4 : 소오스영역 5 : 드레인영역
6 : 게이트전극 7 : 소자분리층
8 : 애노우드(다이오드의 한전극) 9 : 캐소우드(다이오드의 한전극)
10 : 알루미늄배선 11, 12 : 절연막
13 : 다결정실리콘막
본 발명은 반도체장치, 특히 전류의 방향이 제한되어 있는 전계효과형 트랜지스터에 관한 것이다.
제4도는 전계효과형 트랜지스터, 특히 다이오드가 접속됨에 따라 전류의 방향이 제한되어진 전계효과형 트랜지스터에 관한 종래 구조의 1예를 표시해 놓은 것으로, 이 제4도에는 반도체기판(1)의 N-형 에피택셜(epitaxial)층(2)에 형성된 P형 챈널영역(3)과, 이 챈널영역이 형성되어 있는 부분에 삽입되도록 형성된 N+형 소오스영역(4) 및 N+형 드레인영역(5), 상기 챈널(3)이 형성되어 있는 부분의 위곡에 절연막을 통해서 형성된 게이트전극(6) 등이 갖추어진 전계효과형 트랜지스터가 구성되어져 있다.
또한, P형 소자분리층(7)을 통해서 N-에피택셜층(2)에 P+형 애노우드영역(8) 및 N+형 캐소우드영역(9)으로 이어진 다이오드가 형성되어 있고, 이 캐소우드영역(9)과 상기 N형 드레인영역(5)은 알루미늄배선(10)에 의해 전기적으로 접속되어 있다.
상기한 바와 같이 구성되어진 장치에 있어서, 순방향으로 전류를 흐르게 하는 경우에는 전류는 P+형 애노우드영역(8)으로부터 N+형 캐소우드영역(9) 및, 배선(10)을 통해서 전계효과형 트랜지스터의 드레인영역(15)으로 흐르게 된다.
그러나, 종래의 장치에 있어서는 전계효과형 트랜지스터 및 다이오드가 함께 동일기판내에 형성되어 있음에 따라 순방향으로 전류를 흐르게 하는 경우에 상기한 바와 같이 전류가 흐르게 되는것 이외에 온 ·오프의 스위칭타이밍 및 전원의 서어지 전압등에 의해 P+형 애노우드영역(8)으로부터 N+형 에피택셜영역(2)과 P형 소자분리영역(7)을 통해서 N+형 드레인영역(5)으로도 전류가 흐르게 되는 바, 이것은 기생 PNPN다이리스터(thyristor)가 온상태로 있기 때문으로 이러한 현상을 래치-업(latch up)이라고도 칭하고 있다.
그런데, IC회로내에서는 상기 기생 PNPN다이리스터를 오프상태로 해주는 것이 곤란하기 때문에 상기, 래치-업이 발생하게 되는 경우에는 열이 발생해서 소자 및 칩이 파손되는 경우가 있게 된다. 본 발명은 상기한 문제점을 감안해서 발명된 것으로 전계효과형 트랜지스터에 접속된 다이오드를 기판위쪽에 절연막을 통해서 형성시켜 줌으로써 기생 PNPN다이리스터가 형성되지 않게 하여 래치-업의 발생이 방지될 수 있도록 한 것이다. 또한, 이때는 상기 다이오드를 전계효과형 트랜지스터의 형성시와 동시에 형성시켜줄 수 있음에 따라 제조공정도 증가하지 않게 된다.
이하, 도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제1(a)도 내지 제1(f)도는 본 발명을 D-MOS와 다이오드가 접속된 회로에 적용시킨 경우의 실시예장치의 제조공정을 도시해놓은 것으로, 제1(a)도는 제1공정을 도시해 놓은 것인바, 반도체기판(1)의 N-형 에피택셜층(2)내에 소자분리층(7)을 형성한후 상기 에피택셜층 윗면에 막두께가 7000Å인 SiO2절연막(11)을 스팀(steam)산화로 형성해 준다.
제1(b)도는 제2공정을 도시해 놓은 것으로, D-MOS트랜지스터(A)의 소오스-게이트 형성예정영역 및 드레인형성예정영역에 있는 절연막을 제거한뒤 재산화에 의해 막두께가 1000Å인 SiO2절연막(12)을 형성하여서 상기 절연막(11, 12)의 윗면에 CVD법으로 다결정실리콘막(13)을 형성해 준다.
제1(c)도는 제3공정을 도시해 놓은 것으로, 다결정실리콘막(13)을 패터닝 (patterning)해선 D-MOS트랜지스터의 게이트(6) 및 다이오드(B)형성예정영역만을 남긴다.
제1(d)도는 제4공정을 도시해 놓은 것으로, 이 공정에서는 사진식각법으로 D-MOS트랜지스터의 소오스형성예정영역(3)과 다이오드의 애노우드(8)측만 보론이온주입을 행한 뒤 열확산을 행하게 되는바, 이에 따라 소오스측의 확상영역은 게이트(6)의 아래까지 확대된 P형 챈널영역(3)으로 형성되고 다이오드의 P+형 애노우드(8)가 형성된다. 또한, 열확산시에 다결정실리콘의 결정입자가 성장해서 커지게 됨에 따라 단결정으로 형성된 상태에 가깝게 되는 바, 이에 따라 다이오드의 PN접합역바이어스시의 누설(leak)전류를 적어지도록 억압할 수 있게 된다.
제1(e)도는 제5공정을 도시해 놓은 것으로, 사진식각법을 사용해서 소오스형성예정영역 및 드레인형성 예정영역상의 절연막(12)을 제거한 뒤 여기로 이온을 주입함과 더불어 게이트(6)형성예정영역과 다이오드의 캐소우드측에도 이온을 주입해서 열확산을 행해줌으로써 N+형 소오스(4)와 N+형 드레인(5), 게이트(6) 및 다이오드의 N+형 캐소우드(9)을 형성해 주게 된다.
제1(f)도는 제6공정을 도시해 놓은 것으로, 절연막(11, 12) 및 다결정실리콘막(13) 윗면에 CVD법으로 막두께가 7000Å인 SiO2절연막(14)을 형성해서 열처리를 행한후 사진식각법으로 각 영역의 전극용 접촉구를 형성하고, 이것의 윗면에서부터 알루미늄을 2μ정도로 증착해서 패터닝을 행함으로써 각 전극배선(10)을 형성해 주게 되는바, 이때 D-MOS의 드레인영역(5)과 다이오드의 캐소우드(9)가 전기적으로 접속되게 된 다.
이어, 도시되어 있지는 않지만 탑패시베이션(top passivation) 막(silane coating)을 형성해 주게 된다.
이상 설명한 바에 따라 제조된 본 실시예장치의 기초회로는 제2도(a)에 도시된 바와 같은 회로로, 이것 은 예컨대, 제2(b)도에 도시된 바와 같이 상기 다이오드의 애노우드(8)가 다시 제2MOS트랜지스터의 소오스(42)에 접속되고, 또 드레인(5)이 상기 제2트랜지스터의 게이트에 접속되어진 구성으로된 푸시풀(push-pull) 출력회로 등에 응용할 수 있게 된다.
상기와 같이 구성된 소자의 구조는 제3(a)도에 도시되어 있고, 매입에피택셜법으로 기판(1)내에 N+층(15) 및 N+층(2)으로 된 섬영역을 형성하고 MOS트랜지스터에만 2개의 챈널 및 2개의 소오스가 갖추어진 장치일 경우의 구조예는 제3도(b)에 도시되어 있다.
구조가 상기 모양으로 된 푸시풀회로에서 사용전원을 200V 이상으로 하는 경우 등은 종래와 같이 기판내에 다이오드를 형성해준 것에서는 래치 -업에 의해 사용이 곤란해지는데 비해 본 실시예장치에서는 상기한 래치-업이 생기지 않기 때문에 사용이 가능하게 된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, MOS트랜지스터의 소오스 또는 드레인과 접속되는 다이오드가 절연막을 통해서 기판상에 형성된 것이면 마찬가지로 좋게 된다.
이상 설명한 바와 같이 본 발명에 따르면, 전계효과 트랜지스터에 접속되는 다이오드를 기판 윗면에 절연막을 통해서 형성해줌으로써 기판에 기생 PNPN다이리스터가 형성되지 않게 되어 래치-업의 발생이 방지 될 수 있고, 상기 다이오드가 전계효과형 트랜지스터의 형성시와 동시에 형성되어짐에 따라 제조공정을 증가시키지 않으면서도 상기 다이오드를 쉽게 형성해 줄 수 있으며, 전계효과형 트랜지스터와 다이오드간의 소자분리가 블필요해지기 때문에 장치의 면적이 작아질 수 있게 되고, 또한 제조비용이 절감되게 되는 효과를 갖춘 반도체장치를 실현할 수 있게 된다.

Claims (6)

  1. 반도체기판(1)에 형성된 전계효과형 트랜지스터소자(A)와, 상기 반도체기판 윗면에 형성된 절연막(11), 및 이 절연막 윗면에 형성된 PN접합형 다이오드[B(8, 9)]등을 갖추면서 상기 트랜지스터소자(A)의 소오스 또는 드레인의 전극과 상기 다이오드의 1개의 전극이 전기적으로 접속되어져서 구성되어진 것을 특징으로 하는 반도체장치.
  2. 제1항에 있어서, 상기 트랜지스터소자(A)의 게이트와 상기 다이오드(8, 9)가 동일한 재료로 형성되어진 것을 특징으로 하는 반도체장치.
  3. 제2항에 있어서, 상기 동일재료가 단결정실리콘 또는 다결정실리콘으로 되어진 것을 특징으로 하는 반도체장치.
  4. 반도체기판(1)의 주평면상에 절연막(11)을 형성해 주는 공정과, 이 절연막상에 단결정 또는 다결정으로 된 막(13)을 형성해 주는 공정, 이 단결정 또는 다결정막(13)을 패터닝해서 게이트(6) 및 PN접합다이오드형성예정영역(B)을 형성해 주는 공정, 이 게이트(6) 및 PN접합다이오드형성예정영역(B)에 불순물을 도입해서 게이트 및 PN접합다이오드를 형성해 주는 공정, 상기 주판(1)에 불순물을 도입해서 드레인영역(5)과 소오스영역(4) 및 챈널영역을 형성해 주는 공정, 상기 드레인영역(5) 또는 소오스영역(4)과 상기 다이오드의 P 또는 N영역을 전기적으로 접속해주는 공정 등이 갖추어진 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제4항에 있어서, 제1불순물로 상기 다이오드의 P 또는 N영역과 상기 챈널영역(3)을 동시에 형성시켜 주고, 제2불순물로 상기 다이오드의 N 또는 P영역과 상기 소오스영역 및 드레인영역을 동시에 형성시켜 주는 것을 특징으로 하는 반도체장치의 제조방법.
  6. 제5항에 있어서, 제1불순물을 상기 기판(1)내에 이온주입한 후 열확산시켜 줌으로써 상기 챈널역(3)을 형성해 주는 것을 특징으로 하는 반도체장치의 제조방법.
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