DE3856171T2 - Halbleiteranordnung mit einem Feldeffekttransistor - Google Patents
Halbleiteranordnung mit einem FeldeffekttransistorInfo
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Description
- Die vorliegende Erfindung betrifft ein Halbleitergerät und ein Verfahren zu dessen Herstellung.
- Die EP-A2-0 060 635 beschreibt ein integriertes Halbleiterschaltungsgerät mit einem MOSFET des Vertikaltyps und einem Gateschutzelement für den MOSFET, wobei der MOSFET des Vertikaltyps aus einer Siliziumschicht mit n- Leitfähigkeit besteht, die auf einem n&spplus;-Siliziumsubstrat vorgesehen ist, einem Basisbereich mit p-Leitfähigkeit, der in der Oberfläche der Siliziumschicht mit n-Leitfähigkeit vorgesehen ist, einen n&spplus;-Sourcebereich, der in dem Basisbereich angeordnet ist, und einer Gateelektrode, die auf einem Abschnitt des Basibereichs über einen Gateisolierfilm vorgesehen ist, und das Siliziumsubstrat als den Drain benutzt, wobei das Gateschutzelement aus einer polykristallinen Siliziumschicht besteht, die über einen Isolierfilm auf dem Basisbereich vorgesehen ist, und eine n&spplus;-p-n&spplus;-Anordnung aufweist. Die EP-A2-0 060 635 beschreibt weiterhin eine integrierte Hauptschaltung und ein Schutzelement für deren Schutz. Die integrierte Hauptschaltung weist eine Speicherschaltung auf, die an eine externe Anschlußklemme angeschlossen ist, und weist darüber hinaus eine weitere Schaltung auf. Das Schutzelement ist zwischen die externe Anschlußklemme und Masse geschaltet.
- Figur 1 ist eine Querschnittsansicht eines konventionellen Halbleitergeräts, welches der Anmelderin bekannt ist, jedoch nicht in einem vorveröffentlichten Dokument beschrieben ist, und welches mit einem Feldeffekttransistor versehen ist, an und welches mit einem Feldeffekttransistor versehen ist, an welchen eine Diode angeschlossen ist, und in welchem ein Strom in einer bestimmten Richtung fließt. Dieses Halbleitergerät weist ein Halbleitersubstrat 1 auf, eine N&supmin;- Epitaxieschicht 2, die auf dem Substrat 1 vorgesehen ist, und eine P-Elementenisölierschicht 7, die auf dem Substrat 1 vorgesehen ist, und die N&supmin;-Epitaxieschicht 2 in zwei Abschnitte unterteilt. Ein Feldeffekttransistor ist in dem ersten Abschnitt der N&supmin;-Epitaxieschicht 2 vorgesehen. Der Feldeffekttransistor weist einen P-Kanalbereich 3 auf, der in dem ersten Abschnitt der Epitaxieschicht 2 vorgesehen ist, einen N&spplus;-Sourcebereich 4, der in dem P-Kanalbereich 3 vorgesehen ist, einen N&spplus;-Drainbereich 5 in dem ersten Abschnitt der Epitaxieschicht 2, einen auf der Epitaxieschicht 2 und der Elementenisolierschicht 7 vorgesehenen Isolierfilm 11, sowie eine Gateelektrode 6, die sich auf der Isolierschicht 11 befindet, und oberhalb des N&spplus;- Sourcebereiches 4 angeordnet ist.
- Eine Diode ist in dem zweiten Abschnitt der N&supmin;- Epitaxieschicht 2 vorgesehen. Diese Diode umfaßt einen N&spplus;- Kathodenbereich 9 und einen P&spplus;-Anodenbereich 8. Der N&spplus;- Kathodenbereich ist elektrisch durch einen Aluminiumdraht 10 mit dem N&spplus;-Drainbereich 5 des Feldeffekttransistors verbunden.
- Wenn ein Strom in Vorwärtsrichtung innerhalb des in Figur 1 gezeigten Halbleitergerätes fließt, so fließt er in den Drainbereich 5 des Feldeffekttransistors durch den P&spplus;- Anodenbereich 9, den N&spplus;-Kathodenbereich 8, und den Aluminiumdraht 10. Da der Feldeffekttransistor und die Diode Substrat befinden, kann in einigen Fällen ein anderer Strom von dem P+-Anodenbereich 8 der Anode in den N&spplus;-Drainbereich 5 des Feldeffekttransistors fließen, durch die N&spplus;- Epitaxieschicht 2 und die P-Elementenisolierschicht 7, infolge eines Spannungsstoßes, der hervorgerufen wird, wenn das Halbleitergerät ein- oder ausgeschaltet wird, oder wenn die Versorgungsspannung des Gerätes sich ändert. Anders ausgedrückt kann ein Strom durch die Epitaxieschicht 5 und die Isolierschicht so fließen, als wäre der parasitäre PNPN- Thyristor in diesem Gerät eingeschaltet. Dieser Effekt ist im allgemeinen als "latch up" bekannt.
- Im allgemeinen ist es schwierig, das Auftreten von "latch-up" in Halbleitergeräten zu verhindern. Wenn ein "latch-up" in einem Halbleitergerät auftritt, so wird in dem Gerät Wärme erzeugt, welche in einigen Fällen die innerhalb des Gerätes vorhandenen Bauteile zerstört.
- Ein Ziel der vorliegenden Erfindung besteht daher in der Bereitstellung eines Halbleitergeräts, bei welchem ein "latch-up" nicht auftritt, und in der Bereitstellung eines Verfahrens zu dessen Herstellung.
- Gemäß der Erfindung, die im Patentanspruch 1 in Bezug auf das Gerät angegeben ist, werden keine parasitären PNPN- Thyristoren innerhalb des Substrats ausgebildet. Daher wird das Auftreten eines "latch-up" in dem Halbleitergerät verhindert.
- Gemäß der im Patentanspruch 5 in Bezug auf das Verfahren angegebenen Erfindung werden die Diode und der Feldeffekttransistor gleichzeitig hergestellt, nicht in unabhängigen Vorgängen. Daher kann das Halbleitergerät gemäß der vorliegenden Erfindung einfach hergestellt werden. Darüber hinaus müssen keine Elementenisolationen dazu ausgebildet werden, um die Diode und den Feldeffekttransistor gegeneinander zu isolieren, und kann daher das Halbleitergerät vergleichsweise klein sein.
- Die Erfindung läßt sich noch besser aus der nachstehenden, ins Einzelne gehenden Beschreibung verstehen, im Zusammenhang mit den beigefügten Zeichnungen. Es zeigt:
- Fig. 1 eine Querschnittsansicht eines konventionellen Halbleitergeräts, welches ein Halbleitersubstrat aufweist, einen in dem Substrat vorgesehenen Feldeffekttransistor, sowie eine Diode, die in demselben Substrat vorgesehen ist, und an den Feldeffekttransistor angeschlossen ist;
- Fig. 2A bis 2F schematische Darstellungen zur Erläuterung, wie ein Halbleitergerät gemäß der vorliegenden Erfindung hergestellt wird;
- Fig. 3A ein Äquivalenzschaltbild des Halbleitergeräts gemäß der vorliegenden Erfindung;
- Fig. 3B eine Schaltung, welche das in Figur 3A gezeigte Halbleitergerät verwendet;
- Fig. 4A eine Querschnittsansicht eines Halbleitergeräts, welches die in Figur 3B gezeigte Schaltung enthält; und
- Fig. 4B eine Querschnittsansicht eines weiteren Halbleitergeräts, welches die in Figur 3B gezeigte Schaltung aufweist.
- Eine Ausführungsform der vorliegenden Erfindung, die ein Halbleitergerät darstellt, welches einen doppelt diffundierten MOS-Transistor (nachstehend als "DMOS- Transistor" bezeichnet) und eine an den DMOS-Transistor angeschlossene Diode enthält, wird auf die Art und Weise hergestellt, die in den Figuren 2A bis 2F gezeigt ist.
- Zuerst wird eine N&supmin;-Epitaxieschicht 2 auf einem Halbleitersubstrat 1 hergestellt. Dann wird eine Elementenisolierschicht 7 in der Epitaxieschicht 2 ausgebildet, wie in Figur 2A gezeigt ist. Ein SiO&sub2;- Isolierfilm 11 mit einer Dicke von 700 nm (7000 Å) wird auf der Epitaxieschicht 2 und der Elementenisolierschicht ausgebildet. Dies führt dazu, daß das unfertige Erzeugnis erhalten wird, welches in Figur 2A dargestellt ist.
- Zwei Abschnitte des Isolierfilms 11 werden entfernt, wodurch jene Abschnitte der Epitaxieschicht 2 freigelegt werden, in welchen die Source- und Drainbereiche des DMOS-Transistors Q hergestellt werden. SiO&sub2;-Filme 12 mit einer Dicke von 100 nm (1000 Å) werden auf diesen freigelegten Abschnitten der Epitaxieschicht 2 mittels Dampfoxidation hergestellt, die 10 bis 15 Minuten lang bei 1000 ºC durchgeführt wird. Dann wird eine polykristalline Siliziumschicht 13 auf dem SiO&sub2;- Isolierfilm 11 und 12 mit Hilfe des CVD-Verfahrens hergestellt, wodurch das in Figur 2B gezeigte, unfertige Erzeugnis ausgebildet wird.
- Daraufhin wird die Schicht 13 aus polykristallinem Silizium mit einem Muster versehen, wobei nur jene zwei Abschnitte der Schicht 13 übrigbleiben, welche zur Diode D bzw. einer Gateelektrode 6 des DMOS-Transistors Q werden. Dies führt dazu, daß die in Figur 2C dargestellte Anordnung vollständig ausgebildet ist.
- Dann wird mit dem unfertigen Erzeugnis eine Photoätzung durchgeführt. Borionen werden in jenen Abschnitt der Epitaxieschicht 2 implantiert, in welchem der Sourcebereich des DMOS-Transistors ausgebildet werden soll, mit einer Dosis von 5 x 10¹³ Atomen/cm², durch Anlegen einer Beschleunigungsspannung von 60 keV. Borionen werden auch in jenen Abschnitt der polykristallinen Siliziumschicht 13 implantiert, der als die Anode der Diode D verwendet werden soll, ebenfalls mit einer Dosis von 5 x 10¹³ Atomen/cm durch Anlegen einer Beschleunigungsspannung von 60 keV. Das durch lonenimplantation eingebrachte Bor läßt man thermisch diffundieren, wodurch ein P-Kanalbereich 3 in der Epitaxieschicht 2 ausgebildet wird, und die P&spplus;-Anode 8 ausgebildet wird, wie in Figur 2D gezeigt ist. Der P- Kanalbereich 3 verläuft horizontal, und sein eines Ende befindet sich unterhalb der Gateelektrode 6 des DMOS- Transistors Q.
- Während der thermischen Diffusion von Bor wachsen die Kristallkörner der Siliziumschicht 13, und die polykristalline Siliziumschicht 13 ändert sich beinahe in eine Einkristallschicht. Daher kann der Fluß eines Kriechstroms verringert werden, welcher fließt, wenn der PN- Übergang der Diode D in Gegenrichtung vorgespannt wird.
- Die Isolierfilme 12 werden photographisch geätzt, wodurch jene Abschnitte der Epitaxieschicht 2 freigelegt werden, in welchen die Source und der Drain des DMOS-Transistors Q hergestellt werden sollen. Phosphor- oder Arsenionen werden in die freigelegten Abschnitte der Schicht 2 implantiert, mit einer Dosis von 1 x 10¹&sup6; Atomen/cm², durch Anlegen einer Beschleunigungsspannung von 30 keV. Gleichzeitig werden Phosphor- oder Arsenionen unter denselben Bedingungen in die polykristalline Siliziumschicht 6 implantiert, und in jenen Abschnitt der polykristallinen Siliziumschicht 13, der als Kathode der Diode D benutzt werden wird, unter denselben Bedingungen. Den Phosphor oder das Arsen, die so durch lonenimplantierung abgelagert wurden, läßt man thermisch diffundieren, wodurch der N&spplus;-Sourcebereich 4, der N&spplus;- Drainbereich 5, die Gateelektrode 6 und der N&spplus;- Kathodenbereich 9 der Diode D ausgebildet werden. Dies führt dazu, daß das in Figur 2E gezeigte, unfertige Erzeugnis erhalten wird.
- Daraufhin wird ein SiO&sub2;-Isolierfilm 14 mit einer Dicke von 700 nm (7000 Å) auf den Isolierfilmen 11 und 12 mit Hilfe des CVD-Verfahrens hergestellt. Mit der gesamten Anordnung wird dann eine Wärmebehandlung durchgeführt. Kontaktlöcher werden in dem Isolierfilm 14 ausgebildet, wodurch der Sourcebereich 4 und der Drainbereich 5 des DMOS-Transistors Q freigelegt werden, und auch der Anodenbereich 8 und der Kathodenbereich 9 der Diode D freigelegt werden. Ein Aluminiumfilm wird auf der oberen Oberfläche der gesamten Anordnung hergestellt, und dann mit einem Muster versehen, wodurch Elektroden 10 hergestellt werden, von denen eine den Drainbereich 5 des DMOS-Transistors Q mit dem Kathodenbereich 9 der Diode D elektrisch verbindet. Auf diese Art und Weise wird das in Figur 2F gezeigte, unfertige Erzeugnis erhalten.
- Ein Passivierungsfilm (beispielsweise eine Silanbeschichtung) wird auf der oberen Oberfläche des unfertigen Erzeugnisses ausgebildet, wodurch das Halbleitergerät gemäß der vorliegenden Erfindung hergestellt ist. Die Aquivalenzschaltung dieses Geräts ist in Figur 3A gezeigt. Wie aus dieser Figur hervorgeht, ist die Kathode der Diode D an den Drain des DMOS-Transistors Q angeschlossen.
- Figur 3B zeigt eine Schaltung, die aus dem in Figur 2F gezeigten Gerät und dem DMOS-Transistor Q2 besteht. Die Anode der Diode D ist an die Source des DMOS-Transistors Q2 angeschlossen, und der Drain des DMOS-Transistors Q1 (oder Q) ist mit dem Gate des DMOS-Transistors Q2 verbunden. Diese Schaltung kann als Gegentakt-Ausgangsschaltung (in zwei Richtungen wirksame Ausgangsschaltung) verwendet werden.
- Die Figuren 4A und 4B sind Querschnittsansichten von Halbleitergeräten, welche jeweils die in Figur 3B dargestellte Schaltung verwenden. Bei dem in Figur 4A gezeigten Gerät ist der Drain 5 des DMOS-Transistors Q1 an die Kathode 9 der Diode D über die Elektrode 10 angeschlossen, und ist die Source 4 des DMOS-Transistors Q2 mit der Anode 8 der Diode D über eine andere Elektrode 10 verbunden. Bei dem in Figur 48 gezeigten Gerät sind beide DMOS-Transistoren Q1 und Q2 vom Vertikaltyp. Zwei Inselbereiche, die jeweils aus einer N&spplus;-Schicht 15 und einer N&supmin;-Epitaxieschicht 2 bestehen, die in der Schicht 15 vorgesehen ist, werden in dem Halbleitersubstrat 1 über ein Rückfüll-Epitaxiewachstumsverfahren hergestellt. Unter Verwendung dieser Inselbereiche werden DMOS-Transistoren Q1 und Q2 hergestellt. Wie aus Figur 4B hervorgeht, ist der Drain 5 des Transistors 91 an die Kathode 9 der Diode D über die Elektrode 10 angeschlossen, und ist die Source 4 des Transistors Q2 mit der Anode 8 der Diode D durch eine weitere Elektrode 10 verbunden.
- Selbst wenn eine Versorgungsspannung mit 200 V oder mehr an die in den Figuren 4A und 4B gezeigten Geräte angelegt wird, tritt in den Gegentaktschaltungen kein "latch-up" auf, anders als bei dem konventionellen Gerät, welches in Figur 1 gezeigt ist, bei welchem die Diode in der N&supmin;-Epitaxieschicht 2 angeordnet ist. Daher können die in den Figuren 4A und 4B dargestellten Geräte fehlerfrei arbeiten, selbst wenn die Versorgungsspannung einen Wert von 200 V oder mehr hat.
- Die vorliegende Erfindung ist nicht auf die voranstehend geschilderten Ausführungsformen beschränkt. Es lassen sich verschiedene Anderungen und Modifikationen vornehmen.
Claims (5)
1. Halbleitergerät, welches aufweist:
ein Halbleitersubstrat (1);
eine auf dem Substrat (1) vorgesehene Epitaxieschicht
(2);
eine in der Epitaxieschicht (2) vorgesehene
Elementenisolierschicht (7);
einen ersten, doppelt diffundierten Feldeffekttransistor
(Q1), der in der Epitaxieschicht (2) vorgesehen ist, und
eine Sourceelektrode (4), eine Drainelektrode (5) sowie
eine Gateelektrode (6) aufweist;
einen zweiten, doppelt diffuniderten
Feldeffekttransistor (Q2), der in der Epitaxieschicht
(2) vorgesehen ist, und eine Sourceelektrode (4), eine
Drainelektrode (5) sowie eine Gateelektrode (6)
aufweist;
einen auf dem Halbleitersubstrat (1) vorgesehenen
Isolierfilm (11); und
eine Diode (D), die auf dem Isolierfilm (11) vorgesehen
ist, und eine- Anodenelektrode (8) und eine
Kathodenelektrode (9) aufweist, wobei die
Anodenelektrode (8) an die Sourceelektrode (4) des
zweiten, doppelt diffundierten Feldeffekttransistors
(Q2) angeschlossen ist, und die Kathodenelektrode (9) an
die Drainelektrode (5) des ersten, doppelt diffundierten
Feldeffekttransistors (Q1) angeschlossen ist.
2. Halbleitergerät nach Anspruch 1,
bei welchem die Diode (D) und die Gateelektroden (6) des
ersten und zweiten, doppelt diffundierten
Feldeffekttransistors (Q1, Q2) aus demselben Material
bestehen.
3. Halbleitergerät nach Anspruch 2,
bei welchem das Material beinahe Einkristallsilizium
ist.
4. Halbleitergerät nach Anspruch 2,
bei welchem das Material polykristallines Silizium ist.
5. Verfahren zur Herstellung eines Halbleitergeräts, mit
folgenden Schritten:
a) Herstellung einer Epitaxieschicht (2) auf einem
Halbleitersubstrat (1), und Herstellung eines
Isolierfilms (11) auf einer Hauptoberfläche der
Epitaxieschicht (2);
b) Herstellung eines Films (13) aus beinahe
Einkristall oder eines polykristallinen Films auf
dem Isolierfilm (11);
c) Herstellung eines Ausbildungsbereichs für eine
Gateelektrode (6) und eines Ausbildungsbereichs für
eine Diode (D) mit einem PN-Übergang (8, 9)
dadurch, daß der Film (13) aus beinahe Einkristall
oder der polykristalline Film mit einem Muster
versehen wird;
d) gleichzeitige Herstellung eines Kanalbereichs (3)
eines doppelt diffuniderten Feldeffekttransistors
und einer Anode (8) der Diode (D) dadurch, daß eine
erste Verunreinigung in die Epitaxieschicht (2) und
den Ausbildungsbereich für die Diode (D)
eingebracht wird, und man die erste Verunreinigung
thermisch diffundieren läßt;
e.1) gleichzeitige Herstellung eines Sourcebereiches
(4), eines Drainbereiches (5) und einer
Gateelektrode (6) des doppelt diffundierten
Feldeffekttransistors und einer Kathode (9) der
Diode (D) dadurch,
e.2) daß eine zweite Verunreinigung in den Kanalbereich
(3) eingebracht wird, in welchem der Sourcebereich
(4) ausgebildet werden soll,
e.3) gleichzeitig die zweite Verunreinigung in die
Epitaxieschicht (2) eingebracht wird, in welcher
der Drainbereich (5) ausgebildet werden soll, und
in jene Abschnitte (6, 13) des Films (13) aus
beinahe Einkristall oder des polykristallinen
Films, an welchem die Gateelektrode (6) und die
Kathode (9) hergestellt werden sollen; und
e.4) eine thermische Diffusion der zweiten
Verunreinigung erfolgt; und
f) Herstellung einer Verbindungselektrode (10), welche
den Drainbereich (5) mit der Kathode (9) der Diode
(D) elektrisch verbindet.
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