DE3881004T2 - Verfahren zum herstellen von integrierten cmos-anordnungen mit verringerten gate-laengen. - Google Patents

Verfahren zum herstellen von integrierten cmos-anordnungen mit verringerten gate-laengen.

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Description

  • Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung von integrierten CMOS-Anordnungen mit reduzierten Gate-Längen gemäß Anspruch 1.
  • Insbesondere betrifft das Verfahren mit hoher Spannung versorgte integrierte CMOS-Anordnungen mit Gate-Längen von weniger als 1 um.
  • Es ist bekannt, daß der Durchgreifeffekt und das Durchschlagen des Überganges wichtige begrenzende Faktoren bei der Reduzierung der Abmessungen von Anordnungen darstellen, da die hohen Dotierungskonzentrationen im Kanal, die zur Vermeidung des Durchgreifeffektes erforderlich sind, zu einem frühen Durchschlagen des Überganges aufgrund des Anstiegs des elektrischen Feldes an dem Übergang führen können.
  • Herstellungsverfahren wie beispielsweise das Lightly- Doped-Drain(LDD)-Verfahren sind zur Zeit bekannt, die den Zweck haben, den maximalen Spitzenwert des elektrischen Feldes zu steuern und zu reduzieren. Gemäß dieser Verfahren wird zuerst eine leichte Implantation von Ionen-Spezies, die so ausgebildet ist, daß sie Abschnitte mit derselben Leitfähigkeitsart wie die Source- und Drain-Abschnitte des herzustellenden Transistors bilden, mit Hilfe zweier aufeinanderfolgender separater Masken durchgeführt. Siliziumoxyd-Abstandshalterstrukturen werden hauptsächlich an den Seiten der Gate-Abschnitte der Transistoren anschließend ausgebildet, um eine starke Ionenimplantation der Source- und Drain-Abschnitte zu maskieren. Die Einbringung dieser LDD-Abschnitte auf N- Kanal-Transistoren und auf P-Kanal-Transistoren hat jedoch einige Nachteile, da sie auf jeden Fall zu einer Verschlechterung der elektrischen Eigenschaften der Anordnung, insbesondere ihrer Geschwindigkeit, aufgrund der Widerstände, die in Reihe zu den Source- und Drain- Abschnitten des Transistors eingebracht werden, und somit zu einer Reduzierung des durch den Transistor fließenden Stromes führt. Dieses bekannte LDD-Verfahren bedingt außerdem einen kaum vernachlässigbaren Kostenanstieg gegenüber herkömmlichen CMOS-Verfahren aufgrund der zwei Masken, die zur Herstellung der einzelnen LDD- Abschnitte in den beiden Transistoren erforderlich sind.
  • Ausgehend von dieser Situation ist es das Ziel der vorliegenden Erfindung, ein Verfahren zur Herstellung von integrierten CMOS-Anordnungen mit reduzierten Gate-Längen unter Beseitigung der Nachteile des Standes der Technik und insbesondere einen Schutz gegen Durchschlag- und Durchgreifphänomene ohne wesentlichen Anstieg der Anzahl der Herstellungsschritte von herkömmlichen CMOS- Verfahren und insbesondere ohne Anstieg der Anzahl der erforderlichen Maskierungsschritte zu schaffen.
  • Im Sinne dieses Zieles ist es eine besondere Aufgabe der vorliegenden Erfindung, ein Herstellungsverfahren zu schaffen, das in der Lage ist, die Einbringung von Widerständen in Reihe mit den Transistoren so weit wie möglich zu begrenzen, um die Verschlechterung der elektrischen Eigenschaften der CMOS-Anordnungen gegenüber herkömmlichen Verfahren zu begrenzen.
  • Nicht zuletzt ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zu schaffen, das für sich bekannte und gebräuchliche Verfahrensschritte umfaßt, um die Verwendung von Maschinen, die in der Elektronikindustrie allgemein eingesetzt werden, mit vollständig steuerbaren Verfahren und Ergebnissen zu ermöglichen.
  • Dieses Ziel, die zuvor erwähnten Aufgaben u.dgl., die nachfolgend noch deutlich gemacht werden sollen, werden durch ein Verfahren zur Herstellung von integrierten CMOS-Anordnungen mit reduzierten Gate-Längen gemäß der beiliegenden Ansprüche gelöst.
  • Die Eigenschaften und Vorteile der Erfindung werden aus der Beschreibung eines bevorzugten, jedoch nicht ausschließlichen Ausführungsbeispieles deutlich, das in den beiliegenden Zeichnungen illustriert ist, bei welchen: die Figuren 1 bis 6 Querschnitte durch ein Silizium-Wafer sind, wobei verschiedene aufeinanderfolgende erfindungsgemäße Verfahrensschritte dargestellt sind.
  • Das erfindungsgemäße Verfahren umfaßt zu Anfang herkömmliche Schritte, um entgegengesetzt dotierte Abschnitte in einem Körper oder Substrat aus Halbleitermaterial 1 zur Bildung der komplementären Transistoren zu erhalten. In der dargestellten Ausführung werden Senken 2 mit einer P-Leitfähigkeit und Senken 3 mit einer N-Leitfähigkeit in das monokristalline Siliziumsubstrat 1 mit Hilfe von herkömmlichen Verfahren eindiffundiert. Anschließend wird ein Verfahrensschritt zur Bildung von aktiven Bereichen durchgeführt, was zur Bildung von isolierenden Oxydabschnitten 5 führt, die die einzelnen aktiven Bereiche voneinander trennen; in Fig. 1 ist mit dem Bezugszeichen 6 der aktive Bereich zur Aufnahme des N-Kanal-Transistors bezeichnet, während 7 den aktiven Bereich zur Aufnahme des P-Kanal-Transistors bezeichnet. Anschließend wird eine Gate-Oxydschicht, das mit dem Bezugszeichen 8 in Fig. 1 bezeichnet ist, durch herkömmliche Verfahren auf der Oberfläche des Wafers aus Halbleitermaterial aufgewachsen. Somit werden die Gate-Abschnitte der einzelnen Transistoren durch herkömmliche Verfahren aufgebracht, und zwar wiederum durch Aufbringen, Dotieren und Formen einer Schicht aus polykristallinem Silizium. Somit erhält man die in Fig. 2 dargestellte Struktur; in dieser Fig. bezeichnet das Bezugszeichen 10 den Gate-Abschnitt des N-Kanal-Transistors, der in der P-Senke 2 aufzunehmen ist, und bezeichnet das Bezugszeichen 11 den Gate-Abschnitt des komplementären P-Kanal-Transistors, der in der N-Senke 3 aufzunehmen ist.
  • Um Senken zum Schutz der einzelnen Transistoren der CMOS-Anordnungen gegen den Durchgreifeffekt zu erhalten, wird erfindungsgemäß anschließend eine leichte Implantation mit einer Ionenspezies der P-Art auf dem gesamten Substrat durchgeführt. Diese Implantation ist in der Figur durch die Pfeile 12 angedeutet und führt zur Ansammlung der implantierten Ionen in den nicht abgeschirmten Substratabschnitten. Die abgeschirmten Abschnitte umfassen die Isolierungen 5 und die Gate-Abschnitte 10 und 11. Diese Ionen werden demnach mit Hilfe einer geeigneten thermischen Behandlung eindiffundiert. Demnach bilden sich Abschnitte 13 in der P-Senke 2 aus, wobei diese Abschnitte ebenfalls eine P-Leitfähigkeit besitzen, jedoch stärker dotiert sind; in der N-Senke 3 bilden sich Abschnitte 14 aus, und die Konzentration der Senke 3 mit Dotierungsfremdstoffen wird teilweise in diesen Abschnitten kompensiert. Somit bilden sich Abschnitte 14 mit einer Leitfähigkeit der N&supmin;-Art innerhalb der Senke 3.
  • Außerdem wird erfindungsgemäß eine N-Implantation auf dem gesamten Substrat durchgeführt, um die LDD-Abschnitte zu bilden. Dieser Schritt ist in Fig. 4 gezeigt, in der die Pfeile 18 die N-Implantation andeuten, was zur Ausbildung der N-Oberflächenabschnitte 19 innerhalb der Senken 13 und zur Ausbildung der Abschnitte 20 ebenfalls von der N-Art innerhalb der Abschnitte 14 führt.
  • Anschließend werden die P&spplus;-Übergänge implantiert; diese Übergänge sollen die Source- und Drain-Abschnitte des in der N-Senke vorgesehenen P-Kanal-Transistors bilden. Dieser Schritt ist in Fig. 5 dargestellt, der die Widerstandsmaske 22 zeigt, die die Abschnitte bedeckt, die nicht implantiert werden dürfen, wie zum Beispiel die Substratbereiche, die zur Aufnahme der N-Kanal-Transistoren vorgesehen sind. In der Figur deuten die Pfeile 23 die P-Implantation (zum Beispiel durchgeführt mit Bor) an, die zur Bildung der Source- und Drain-Abschnitte 24 des P-Kanal-Transistors führt. Es sei darauf hingewiesen, daß in dieser Figur die N-Abschnitte 20 nicht näher dargestellt sind, da die hohe P&spplus;-Implantationsdosis zur Bildung der Übergänge zu einer vollständigen Kompensation der zuvor implantierten N-Ionen führt. In dieser Figur ist mit dem Bezugszeichen 14' außerdem der übriggebliebene Teil des Abschnittes 14 bezeichnet. Dieser Abschnitt 14' umfaßt somit in Praxis eine Senke, die die Source- und Drain-Abschnitte 24 des P-Kanal-Transistors vollständig umgibt; in dieser Senke wird die Konzentration des Dotierungsfremdstoffes der N-Senke 3 teilweise kompensiert, wodurch die Intensität des maximalen Spitzenwertes des elektrischen Feldes im P-Kanal- Transistor reduziert und der Wert seiner Durchschlagspannung erhöht wird.
  • Nach Entfernung der Maske 22 werden anschließend gemäß der Erfindung Siliziumoxyd-Abstandshalterstrukturen in herkömmlicher Weise an den Seiten der Gate-Abschnitte ausgebildet, wie durch das Bezugszeichen 27 für den N- Kanal-Transistor und durch das Bezugszeichen 28 für den P-Kanal-Transistor angedeutet und in Fig. 6 dargestellt ist. Demnach wird die Oberfläche des Substrates wiederum maskiert, um die N&spplus;-Übergänge zu implantieren. Eine Widerstandsmaske, die durch das Bezugszeichen 29 in Fig. 6 bezeichnet ist, wird anschließend in herkömmlicher Weise aufgebracht und deckt die (gegen die Implantation) abzuschirmenden Abschnitte und insbesondere die die P-Kanal-Transistoren umfassenden Abschnitte ab. Anschließend wird die N&spplus;-Implantation durchgeführt, wie in Fig. 6 durch die Pfeile 30 angedeutet ist. Diese Implantation führt zur Bildung der N&spplus;-Abschnitte 31 an den Seiten der Abstandshalterstrukturen 27. Diese Abschnitte 31, die die Source- und Drain-Abschnitte des N-Kanal-Transistors umfassen, erstrecken sich vollständig innerhalb des Abschnittes 13, der somit eine Senke, in Fig. 6 durch das Bezugszeichen 13' bezeichnet, enthält, welche vollständig die Source- und Drain-Abschnitte des N-Kanal-Transistors umgibt. Aufgrund der Anwesenheit der Abstandshalter 27 verbleiben Abschnitte 19' der LDD-Implantation an den Seiten der Source- und Drain-Abschnitte 31, sind jedoch noch innerhalb der Senken 13' enthalten. Der N-Kanal-Transistor hat demnach P-Senken, die die Source- und Drain-Abschnitte umgeben, und bildet einen Schutz gegen einen Durchgreifeffekt im N-Transistor, während die übrigen Abschnitte 19' eine Erhöhung der Durchschlagspannung der N-Kanal-Transistoren nach dem herkömmlichen LDD-Verfahren bewirken.
  • Das Verfahren endet in herkömmlicher Weise durch Ausbildung der Kontakte und der Übergangsleitungen, wobei weitere letzte Schritte zur Herstellung von integrierten Schaltungen in CMOS-Technologie durchgeführt werden.
  • Wie aus der zuvor erfolgten Beschreibung zu entnehmen ist, erreicht die Erfindung vollständig die beabsichtigten Ziele. Tatsächlich wird durch Ausbildung der den N&spplus;- Übergang des N-Kanal-Transistors umgebenden P-Senke ein Schutz gegen den Durchgreifeffekt geschaffen, während die teilweise Kompensation der Konzentration des Dotierungsfremdstoffes in der die Source- und Drain-Abschnitte der P-Kanal-Transistoren umgebenden Senke 14' diese Art von Transistoren gegen Durchschlag schützt. Es sei darauf hingewiesen, daß man diese Abschnitte durch leichte P-Implantation auf dem gesamten Substrat erhält, wie in Fig. 3 dargestellt ist, und zwar ohne Verwendung von zusätzlichen Masken. Insbesondere sei die Tatsache betont, daß es zur Bildung der Schutzabschnitte notwendig ist, die Dosis des implantierten Dotierungsfremdstoffes P und das nachfolgende thermische Behandlungsverfahren so zu wählen, daß die Senke 13' ausgebildet wird, die den gesamten N&spplus;-Übergang des N-Kanal-Transistors einschließt, während gleichzeitig gewährleistet wird, daß die implantierte Dosis niedrig genug ist, um nur teilweise die Dotierung der N-Senke oder des Drain 3 ohne die Einbringung von knapp dotierten P-Abschnitten, um den P&spplus;-Übergang zu kompensieren, wodurch die Ausbildung von Abschnitten mit größerem Widerstand verhindert wird. Beispielsweise wird gemäß einem von der Anmelderin studierten Verfahren durch Bildung einer leichten P-Implantation mit Bor mit einer Implantationsdosis von etwa 1x10¹² bei 100 keV, gefolgt von einem thermischen Verfahren bei 900ºC für eine Stunde, wodurch LDD-Abschnitte im N-Kanal-Transistor ausgebildet werden, ein Anstieg der Durchschlagspannung um etwa 1,5 V im P-Kanal-Transistor mit einer Gate-Länge von 1,0 um erzielt, wobei es keine wesentliche Verschlechterung seines Widerstandes gegen den Durchgreifeffekt gibt.
  • Insbesondere ist festgestellt worden, daß es bei den angedeuteten Bedingungen ohne Verwendung von zusätzlichen Masken gegenüber dem herkömmlichen CMOS-Verfahren möglich ist, die LDD-Abschnitte nur auf den N-Kanal- Transistoren auszubilden, während die Durchschlagspannung der P-Kanal-Transistoren durch Kompensation des Dotierungsmittels der N-Senke 3 ohne Entstehung weiterer Reihenwiderstände an diesen Transistoren gesteuert werden kann, welche bereits eine reduzierte Verstärkung aufgrund der geringen Beweglichkeit der Löcher besitzen. Es sei außerdem darauf hingewiesen, daß die in den P- Kanal-Transistoren implantierte LDD-N-Dosis vollständig von der implantierten hohen P&spplus;-Dosis zur Ausbildung der Übergänge kompensiert wird.
  • Natürlich kann das Verfahren in spiegelbildlicher Weise durchgeführt werden, um die Durchschlagspannung am P- Kanal-Transistor durch Verwendung von LDD-Abschnitten und im N-Kanal-Transistor durch Ausbildung einer Senke mit einer teilweisen Kompensation des Dotierungsmittels des Abschnittes, der den N-Kanal-Transistor aufnimmt, zu erhöhen. Um dieses zu erreichen, ist es ausreichend, zunächst eine leichte N-Implantation anstelle der in Fig. 3 dargestellten P-Implantation durchzuführen, um N&spplus;-dotierte Abschnitte innerhalb der Senke 3 und Abschnitte mit einer teilweisen Kompensation des P-Dotierungsmittels innerhalb der Senke 2 zu erzeugen. Anstelle der N- Implantation von Fig. 4 wird dann eine P-Implantation durchgeführt, um die LDD-Abschnitte für den P-Kanal- Transistor auszubilden. Dieses spiegelbildliche Verfahren schafft dann die Implantation der P&spplus;- und N&spplus;-Übergänge in umgekehrter Reihenfolge gegenüber dem in Fig. 5 gezeigten Ablauf, d.h. zuerst die Implantation der N- Source- und Drain-Abschnitte des N-Kanal-Transistors quer zum Gate-Abschnitt des Transistors und anschließend nach Ausbildung der Abstandshalterstrukturen die Implantation der P&spplus;-Source- und Drain-Abschnitte des P-Kanal- Transistors im Abschnitt zwischen den Isolierungen und den Abstandshalterstrukturen, um die LDD-Abschnitte geringer dotiert zu halten.
  • Bei dieser Version des Verfahrens ist ein Anstieg der Durchschlagspannung des Überganges um etwa 1 V in den N- Kanal-Transistoren mit einer Gate-Länge von 0,8 um ohne eine merkbare Verschlechterung ihres Widerstandes gegen den Durchgreifeffekt beobachtet worden, wodurch man eine 10%ige Verbesserung gegenüber den Werten von 10 bis 12 V erhielt, die man bei Verwendung des herkömmlichen Verfahrens erreichte. In diesem Fall beträgt die im in Fig. 3 dargestellten Schritt implantierte Phosphor-Dosis etwa 1x10¹² cm&supmin;² bei 120 keV, wodurch Anti-Durchgreifeffekt- Senken der Halo-Art an den P&spplus;-Übergängen des P-Kanal- Transistors erzeugt werden.
  • Nach alledem ermöglicht die Erfindung eine markante Verbesserung der elektrischen Eigenschaften, ohne daß zusätzliche Maskierungsschritte gegenüber dem herkömmlichen Verfahren erforderlich sind, und deshalb mit im wesentlichen vergleichbaren Herstellungskosten. Außerdem wird die Verschlechterung der elektrischen Eigenschaften aufgrund des Vorhandenseins der Widerstände in Reihe mit den Source- und Drain-Abschnitten nur auf einen oder zwei Transistoren begrenzt, wodurch man eine Verbesserung gegenüber dem bekannten LDD-Verfahren erhält.
  • Die so konzipierte Erfindung kann auf verschiedene Art und Weise innerhalb des Kerns des erfindungsgemäßen Konzeptes modifiziert und verändert werden. Insbesondere sei die Tatsache betont, daß, obwohl das zuvor beschriebene Ausführungsbeispiel für eine Struktur mit zwei Drains oder Senken, einer der P-Art und einer der N-Art, von denen beide jeweils einen Transistor einer CMOS-Anordnung aufnehmen, verwendet wird, dasselbe Verfahren ebenfalls bei N-Senken- oder P-Senken-Strukturen angewendet werden kann. Das beschriebene Verfahren kann außerdem zur Produktion von CMOS-Anordnungen unabhängig vom Verfahren zur Bildung der aktiven Bereiche und vom Verfahren zur Herstellung der Isolierung, unabhängig vom verwendeten Material zur Bildung der Gate-Abschnitte (insbesondere mit Gates aus polykristallinem Silizium, Silizid oder durch Überlagerung von polykristallinem Silizium und Silizid etc.) verwendet werden, vorausgesetzt, daß die Dicke des Gate die Selbstausrichtung der Ionenimplantate ermöglicht, die die Schutzabschnitte gegen den Durchgreifeffekt bilden. Das Verfahren ist außerdem unabhängig vom Material, in denen die Abstandshalterstrukturen ausgebildet werden.
  • Wo in einem Anspruch erwähnte technische Merkmale von Bezugszeichen gefolgt werden, sind diese Bezugszeichen nur für den Zweck eines besseren Verständnisses der Ansprüche eingefügt worden, und dementsprechend haben diese Bezugszeichen keine beschränkende Wirkung auf die Definition jedes Elementes, das beispielhaft mit derartigen Bezugszeichen bezeichnet ist.

Claims (6)

1. Verfahren zur Herstellung einer integrierten CMOS- Anordnung mit reduzierten Gate-Längen, mit den Schritten:
in einem Körper (1) eines Halbleitermaterials mit einer größeren Oberfläche mindestens einen ersten Abschnitt (2) mit einer ersten Leitfähigkeitsart, die ein erstes Niveau von Dotierungsfremdstoffen besitzt, um einen ersten MOS-Transistor mit einer ersten Kanalart zu schaffen, und einen zweiten Abschnitt (3) mit einer zweiten Leitfähigkeitsart entgegengesetzt zur ersten auszubilden, die ein zweites Niveau von Dotierungsfremdstoffen besitzt, um einen zweiten MOS-Transistor komplementär zum ersten Transistor zu schaffen; aktive Bereiche (6, 7) zur Aufnahme der MOS-Transistoren im ersten Abschnitt (2) und zweiten Abschnitt (3) zu bilden; eine Isolierschicht (8) auf der großen Oberfläche aufzuwachsen; wahlweise Gate-Abschnitte (10, 11) eines Halbleitermaterials auf der Isolierschicht (8) in den aktiven Bereichen (6, 7) zu bilden; wahlweise Source- und Drain-Abschnitte (31) mit der zweiten Leitfähigkeitsart für den ersten Transistor im ersten Abschnitt (2) und Source- und Drain-Abschnitte (24) mit der ersten Leitfähigkeitsart für den zweiten Transistor im zweiten Abschnitt (3) des Körpers (1) des Halbleitermaterials auszubilden; Kontakte und Verbindungsleitungen zu schaffen; dadurch gekennzeichnet, daß nach dem Schritt der wahlweisen Ausbildung von Gate-Abschnitten ein erster Schritt zur Einbringung von Dotierungsfremdstoffen (12) an der gesamten größeren Oberfläche des Körpers des Halbleitermaterials durchgeführt wird, wobei die Dotierungsfremdstoffe (12) so ausgebildet sind, daß sie die erste Leitfähigkeitsart beeinflußen, um erste Senken (13) mit der ersten Leitfähigkeitsart um die Source- und Drain-Abschnitte (31) des ersten Transistors herum im ersten Bereich (2) und zweite Senken (14) mit der zweiten Leitfähigkeitsart um die Source- und Drain-Abschnitte (24) des zweiten Transistors herum im zweiten Abschnitt (3) zu bilden, wobei die ersten Senken (13) ein höheres Niveau von Dotierungsfremdstoffen als das erste Niveau und die zweiten Senken (14) ein niedrigeres Niveau von Dotierungsfremdstoffen als das zweite Niveau besitzen.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß nach dem ersten Schritt zur Einbringung von Dotierungsfremdstoffen (12) ein zweiter Schritt (18) zur Einbringung weiterer Dotierungsfremdstoffe auf der gesamten Oberfläche des Körpers (1) des Halbleitermaterials durchgeführt wird, wobei die Dotierungsfremdstoffe so ausgebildet sind, daß sie die zweite Leitfähigkeitsart beeinflußen, um leicht dotierte Abschnitte (19, 19') mit der zweiten Leitfähigkeitsart benachbart zu den Drain- und Source-Abschnitten (31) des ersten Transistors im ersten Abschnitt (2) zu bilden.
3. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß der Schritt der wahlweisen Ausbildung von Source- und Drain-Abschnitten (24, 31) die wahlweise Einbringung von Dotierungsfremdstoffen (23), die so ausgebildet sind, daß sie die erste Leitfähigkeitsart beeinflußen, in den zweiten Abschnitt (3), und zwar quer zum Gate-Abschnitt (11) des zweiten Transistors, die Bildung von Abstandshalterstrukturen (27) des Isoliermaterials quer zu den Gate-Abschnitten (10) des ersten Transistors und die wahlweise Einbringung von Dotierungsfremdstoffen (30), die so ausgebildet sind, daß sie die zweite Leitfähigkeitsart beeinflußen, in den ersten Abschnitt (2) quer zum Gate-Bereich (10) und zu den Abstandshalterstrukturen (27) des ersten Transistors umfaßt.
4. Verfahren nach einem der vorangegangenen Ansprüche, dadurch gekennzeichnet, daß die erste Leitfähigkeitsart vom P-Typ ist und daß die zweite Leitfähigkeitsart vom N-Typ ist, der erste MOS-Transistor vom N-Kanal-Typ mit leicht dotierten Abschnitten (19') ist und der zweite MOS-Transistor vom P-Kanal-Typ ist.
5. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die erste Leitfähigkeitsart vom N-Typ ist und daß die zweite Leitfähigkeitsart vom P-Typ ist, der erste MOS-Transistor vom P-Kanal-Typ mit leicht dotierten Abschnitten (19') ist und der zweite MOS-Transistor vom N-Kanal-Typ ist.
6. CMOS-Anordnung mit reduzierten Kanallängen, mit einem Körper (1) aus Halbleitermaterial, der eine größere Oberfläche besitzt und mindestens einen ersten Abschnitt (2) mit einer ersten Leitfähigkeitsart, die ein erstes Niveau von Dotierungsfremdstoffen besitzt und Source- und Drain-Abschnitte (31) eines ersten MOS-Transistors mit einer ersten Kanalart aufnimmt, wobei die Source- und Drain-Abschnitte eine zweite Leitfähigkeitsart entgegengesetzt zur ersten Leitfähigkeitsart besitzen, und einen zweiten Abschnitt (3) mit einer zweiten Leitfähigkeitsart bildet, die ein zweites Niveau von Dotierungsfremdstoffen besitzt und Source- und Drain-Abschnitte mit der ersten Leitfähigkeitsart eines zweiten MOS-Transistors komplementär zum ersten aufnimmt, dadurch gekennzeichnet, daß sie die Source- und Drain- Abschnitte (31) des ersten Transistors im ersten Abschnitt (2) umgebende erste Senken (13) mit einer ersten Leitfähigkeitsart und die Source- und Drain-Abschnitte (24) des Transistors im zweiten Abschnitt (3) umgebende zweite Senken (14) mit der zweiten Leitfähigkeitsart aufweist, wobei die ersten Senken (13) ein höheres Dotierungsniveau als das erste Niveau und die zweiten Senken (14) ein niedrigeres Niveau von Dotierungsfremdstoffen als das zweite Niveau besitzen.
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