JPS63211760A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPS63211760A JPS63211760A JP62044252A JP4425287A JPS63211760A JP S63211760 A JPS63211760 A JP S63211760A JP 62044252 A JP62044252 A JP 62044252A JP 4425287 A JP4425287 A JP 4425287A JP S63211760 A JPS63211760 A JP S63211760A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 9
- 230000005669 field effect Effects 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims abstract description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 7
- 238000000059 patterning Methods 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims 5
- 239000000463 material Substances 0.000 claims 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 108010075750 P-Type Calcium Channels Proteins 0.000 abstract description 3
- 229910052796 boron Inorganic materials 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract description 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 2
- 238000010438 heat treatment Methods 0.000 abstract description 2
- 239000000377 silicon dioxide Substances 0.000 abstract description 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract description 2
- 229910052682 stishovite Inorganic materials 0.000 abstract description 2
- 229910052905 tridymite Inorganic materials 0.000 abstract description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052710 silicon Inorganic materials 0.000 abstract 2
- 239000010703 silicon Substances 0.000 abstract 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- -1 Boron ions Chemical class 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は半導体装置、特に電流の方向が制限された電界
効果型トランジスタに関するものである。
効果型トランジスタに関するものである。
「従来技術」
電界効果型トランジスタ、特にダイオードを接続するこ
とにより電流の方向が制限された電界効果型トランジス
タの従来の構造の一例を第４図に示す。
とにより電流の方向が制限された電界効果型トランジス
タの従来の構造の一例を第４図に示す。
半導体基板１のＮ″″型エピタキシャル層２°に形成さ
れたＰ型のチャネル領域３、およびこのチャネル領域の
チャネルが形成される部分を挟むように形成されたＮ１
型ソース領域４およびＮ型１ドレイン領域５、前述のチ
ャネルが形成される部分の上方に絶縁膜を介して形成さ
れたゲート電極６により電界効果型トランジスタが構成
されている。
れたＰ型のチャネル領域３、およびこのチャネル領域の
チャネルが形成される部分を挟むように形成されたＮ１
型ソース領域４およびＮ型１ドレイン領域５、前述のチ
ャネルが形成される部分の上方に絶縁膜を介して形成さ
れたゲート電極６により電界効果型トランジスタが構成
されている。
またＰ型素子分離層７を介してＮ−エピタキシャル層に
は、ｖ型カソード領域８およびＰ＋型アノード領域９か
ら成るダイオードが形成され、このカソード領域８と前
述のＮ＋型ドレイン領域５はアルミニウム配線１０によ
り電気的に接続されている。
は、ｖ型カソード領域８およびＰ＋型アノード領域９か
ら成るダイオードが形成され、このカソード領域８と前
述のＮ＋型ドレイン領域５はアルミニウム配線１０によ
り電気的に接続されている。
このような装置によれば順方向に電流を流す場合、電流
は、ビ型アノード領域９からＮ“型カソード領域８配線
１０を通して電界効果型トランジスタのドレイン領域５
へと流れる。
は、ビ型アノード領域９からＮ“型カソード領域８配線
１０を通して電界効果型トランジスタのドレイン領域５
へと流れる。
［発明が解決しようとする問題点］
従来の装置によると、電界効果型トランジスタダイオー
ド共に同一の基板内に形成しているために、順方向に電
流を流した場合、前述の如く流れる他に、オン、オフの
スイッチングのタイミングや電源のサージ電圧等により
、Ｐ＋型アノード領域９からＮ−型エピタキシャル領域
、Ｐ型素子分離領域７、を通してＮ＋型ドレイン領域５
へ流れることがある。 これは、寄生のＰＮＰＮサイリ
スタがオンした状態であり、このような現象はラッチア
ップと呼ばれている。
ド共に同一の基板内に形成しているために、順方向に電
流を流した場合、前述の如く流れる他に、オン、オフの
スイッチングのタイミングや電源のサージ電圧等により
、Ｐ＋型アノード領域９からＮ−型エピタキシャル領域
、Ｐ型素子分離領域７、を通してＮ＋型ドレイン領域５
へ流れることがある。 これは、寄生のＰＮＰＮサイリ
スタがオンした状態であり、このような現象はラッチア
ップと呼ばれている。
ＩＣの回路内ではこれをオフすることは困難であり、こ
のラッチアップが発生した場合、熱が発生し素子やチッ
プが破壊されることがあった。
のラッチアップが発生した場合、熱が発生し素子やチッ
プが破壊されることがあった。
［問題点を解決するための手段および作用］本発明は、
電界効果型トランジスタに接続されるダイオードを基板
上方に絶縁膜を介して形成するものであり、寄生のＰＮ
ＰＮサイリスタは形成されず、ラッチアップの発生が防
止できる。
電界効果型トランジスタに接続されるダイオードを基板
上方に絶縁膜を介して形成するものであり、寄生のＰＮ
ＰＮサイリスタは形成されず、ラッチアップの発生が防
止できる。
また、このダイオードは電界効果型トランジスタの形成
時に同時に形成できるため製造工程が増えることはない
。
時に同時に形成できるため製造工程が増えることはない
。
［実施例］
本発明の一実施例を図を用いて説明する。
第１図ａ −ｆに本発明をＤ−ＭＯＳとダイオードが接
続された回路に適用した場合の実施例装置の製造工程を
示す。
続された回路に適用した場合の実施例装置の製造工程を
示す。
第１工程 半導体基板１のｙ型エピタキシャル領域内に
素子分離層７を形成し、このエピタキシャル層上面に膜
厚７０００ＡのＳｉＯ２絶縁膜１１をスチーム酸化によ
り形成する。 （第１図ａ）第２工程 Ｄ−ＭＯＳ
トランジスタＡのソース・ゲート形成予定領域およびド
レイン形成予定領域の絶縁膜を除去し、再度酸化により
膜厚１０００ＡのＳ ｉ ＯＸ 絶縁膜１２を形成する
。 続いて、これらの絶縁膜１１．１２の上面にＣＶＤ
法により多結晶シリコン膜１３を形成する。 （第１
図ｂ）第３工程 多結晶シリコン膜１３をパターンニン
グし、Ｄ−ＭＯＳトランジスタのゲート６およびダイオ
ードＢ形成予定領域のみ残す。 （第１図Ｃ）第４工
程 写真蝕刻法によりＤ−ＭＯＳトランジスタのソース
形成予定領域およびダイオードのアノード側のみボロン
のイオン注入を行なう。 続いて熱拡散を行なう。 こ
れによりソース側の拡散領域はゲート６の下まで広がり
Ｐ型チャネル領域３が形成される。 そしてダイオード
のＰ＋型アノード８が形成される。 尚この熱拡散時に
、多結晶シリコンの結晶粒子が成長し大きくなるため、
単結晶に形成した状態に近くなる。 このためダイオー
ドのＰＮ接合の逆バイアス時のリーク電流は小さく押え
ることができる。（第１図ｄ）第５工程 写真蝕刻法に
より、ソース形成予定領域およびドレイン形成予定領域
上の絶縁膜１２を除去し、ここへイオン注入すると共に
ゲート６形成予定領域とダイオードのカソード側にイオ
ン注入し、熱拡散することにより、ＮＦ型ソース４、Ｎ
＋型ドレイン５、ゲート６およびダイオードのＮ１型カ
ソード９が形成される。 （第１図ｅ）第６エ程 絶
縁膜ＩＬ １２および多結晶シリコン膜１３ノ上面１；
：ＣＶＤ法１．：ヨリＩｌｉ厚７ ｏ ００Ｘ（７）Ｓ
ｌＯ□絶縁膜１４を形成し熱処理を起った後、写真蝕
刻法により各領域の電極用コンタクト開口を形成する。
素子分離層７を形成し、このエピタキシャル層上面に膜
厚７０００ＡのＳｉＯ２絶縁膜１１をスチーム酸化によ
り形成する。 （第１図ａ）第２工程 Ｄ−ＭＯＳ
トランジスタＡのソース・ゲート形成予定領域およびド
レイン形成予定領域の絶縁膜を除去し、再度酸化により
膜厚１０００ＡのＳ ｉ ＯＸ 絶縁膜１２を形成する
。 続いて、これらの絶縁膜１１．１２の上面にＣＶＤ
法により多結晶シリコン膜１３を形成する。 （第１
図ｂ）第３工程 多結晶シリコン膜１３をパターンニン
グし、Ｄ−ＭＯＳトランジスタのゲート６およびダイオ
ードＢ形成予定領域のみ残す。 （第１図Ｃ）第４工
程 写真蝕刻法によりＤ−ＭＯＳトランジスタのソース
形成予定領域およびダイオードのアノード側のみボロン
のイオン注入を行なう。 続いて熱拡散を行なう。 こ
れによりソース側の拡散領域はゲート６の下まで広がり
Ｐ型チャネル領域３が形成される。 そしてダイオード
のＰ＋型アノード８が形成される。 尚この熱拡散時に
、多結晶シリコンの結晶粒子が成長し大きくなるため、
単結晶に形成した状態に近くなる。 このためダイオー
ドのＰＮ接合の逆バイアス時のリーク電流は小さく押え
ることができる。（第１図ｄ）第５工程 写真蝕刻法に
より、ソース形成予定領域およびドレイン形成予定領域
上の絶縁膜１２を除去し、ここへイオン注入すると共に
ゲート６形成予定領域とダイオードのカソード側にイオ
ン注入し、熱拡散することにより、ＮＦ型ソース４、Ｎ
＋型ドレイン５、ゲート６およびダイオードのＮ１型カ
ソード９が形成される。 （第１図ｅ）第６エ程 絶
縁膜ＩＬ １２および多結晶シリコン膜１３ノ上面１；
：ＣＶＤ法１．：ヨリＩｌｉ厚７ ｏ ００Ｘ（７）Ｓ
ｌＯ□絶縁膜１４を形成し熱処理を起った後、写真蝕
刻法により各領域の電極用コンタクト開口を形成する。
そして、これらの上面からアルミニウムを２Ａ程度で
蒸着しパターンニングを行なうことにより、各電極配線
１０を形成する。 この際、Ｄ−ＭＯＳのドレイン領域
５とダイオードのカソード９とが接続される。 （第
１図ｆ）続いて、図示しないがトップパッシベーション
膜（シランコート）が形成される。
蒸着しパターンニングを行なうことにより、各電極配線
１０を形成する。 この際、Ｄ−ＭＯＳのドレイン領域
５とダイオードのカソード９とが接続される。 （第
１図ｆ）続いて、図示しないがトップパッシベーション
膜（シランコート）が形成される。
以上のようにして製造される本実施例装置の基礎回路は
、第２図ａに示すようなものであり、これは、例えば同
図すに示すように、前述のダイオードのアノード８を更
に第２のＭＯＳトランジスタのソース４□に接続し、か
つドレイン５をこの第２のトランジスタのゲートに接続
した構成のプッシュプル（双方向）出力回路等に応用で
きるものである。
、第２図ａに示すようなものであり、これは、例えば同
図すに示すように、前述のダイオードのアノード８を更
に第２のＭＯＳトランジスタのソース４□に接続し、か
つドレイン５をこの第２のトランジスタのゲートに接続
した構成のプッシュプル（双方向）出力回路等に応用で
きるものである。
その素子の構造を第３図ａに示す。
また、埋め込みエピタキシャル法により基板１内に、Ｎ
ｒ層１５およびＮ−エピタキシャル層２からなる島領域
を形成し、ＭＯＳトランジスタが２つのチャネルおよび
２つのソースを有する装置の場合の構造例を第３図すに
示す。
ｒ層１５およびＮ−エピタキシャル層２からなる島領域
を形成し、ＭＯＳトランジスタが２つのチャネルおよび
２つのソースを有する装置の場合の構造例を第３図すに
示す。
上記の様なプッシュプル回路にて使用電源を２００ｖ以
上とする場合など、従来のごとく基板内にダイオードを
形成するものではラッチアップにより使用は困難であっ
たが、本実施例装置によるとラッチアップは起こらず使
用が可能である。
上とする場合など、従来のごとく基板内にダイオードを
形成するものではラッチアップにより使用は困難であっ
たが、本実施例装置によるとラッチアップは起こらず使
用が可能である。
本発明は上記実施例に限定されるものではなく、ＭＯＳ
トランジスタのソースまたはドレインと接続されるダイ
オードが絶縁膜を介して基板上に形成されたものであれ
ばよい。
トランジスタのソースまたはドレインと接続されるダイ
オードが絶縁膜を介して基板上に形成されたものであれ
ばよい。
［効果］
本発明によると、
１） 電界効果型トランジスタに接続されるダイオード
を基板上方に絶縁膜を介して形成するため、基板に寄生
のＰＮＰＮサイリスタは形成されず、ラッチアップの発
生が防止できる。
を基板上方に絶縁膜を介して形成するため、基板に寄生
のＰＮＰＮサイリスタは形成されず、ラッチアップの発
生が防止できる。
２） ダイオードは電界効果型トランジスタの形成時に
同時に形成できるため製造工程を増やすことなく、しか
も容易に形成できる。
同時に形成できるため製造工程を増やすことなく、しか
も容易に形成できる。
３） 電界効果型トランジスタとダイオード間の素子分
離が不要となるため装置の面積が小さくできる。 加え
て製造コストが軽減される。
離が不要となるため装置の面積が小さくできる。 加え
て製造コストが軽減される。
という効果がある。
程を示す断面図、第２図ａ、ｂは本実施例を適用する回
路図、第３図ａＳｂは他の実施例装置の断面図、第４図
は従来装置の断面図である。
路図、第３図ａＳｂは他の実施例装置の断面図、第４図
は従来装置の断面図である。
Ａ・・・Ｄ−ＭＯＳ トランジスタ（電界効果型トラン
ジスタ） Ｂ・・・ＰＮ接合型ダイオ−ト ド・・半導体基板 ４・・・ソース領域 ５・・・ドレ
イン領域 ６・・・ゲート電極 ８・・・アノード（ダ
イオードの１つの電極） ９・・・カソード（ダイオ
ードの１つの電極） １１．１２・・・絶縁膜 １３・
・・多結晶シリコン膜
ジスタ） Ｂ・・・ＰＮ接合型ダイオ−ト ド・・半導体基板 ４・・・ソース領域 ５・・・ドレ
イン領域 ６・・・ゲート電極 ８・・・アノード（ダ
イオードの１つの電極） ９・・・カソード（ダイオ
ードの１つの電極） １１．１２・・・絶縁膜 １３・
・・多結晶シリコン膜
Claims (6)
- （１）半導体基板に形成された電界効果型トランジスタ
素子と、前記半導体基板上面に形成された絶縁膜と、こ
の絶縁膜上面に形成されたＰＮ接合型ダイオードとを有
し、前記トランジスタ素子のソースまたはドレインの電
極と前記ダイオードの１つの電極とが電気的に接続され
ていることを特徴とする半導体装置。 - （２）前記トランジスタ素子のゲートと前記ダイオード
とは同一の材料にて形成されていることを特徴とする特
許請求の範囲第１項記載の半導体装置。 - （３）前記同一の材料は単結晶シリコンまたは多結晶シ
リコンであることを特徴とする特許請求の範囲第２項記
載の半導体装置。 - （４）半導体基板の一主面上に絶縁膜を形成する工程と
、この絶縁膜上に単結晶または多結晶の膜を形成する工
程と、この単結晶または多結晶の膜をパターンニングし
、ゲートおよびＰＮ接合ダイオード形成予定領域を形成
する工程と、このゲートおよびＰＮ接合ダイオード形成
予定領域に不純物を導入しゲートおよびＰＮ接合ダイオ
ードを形成する工程と、前記基板に不純物を導入しドレ
イン領域、ソース領域、およびチャネル領域を形成する
工程と、このドレイン領域またはソース領域と前記ダイ
オードのＰまたはＮ領域とを電気的に接続する工程とを
有することを特徴とする半導体装置の製造方法。 - （５）第１の不純物により前記ダイオードのＰまたはＮ
領域と、前記チャネル領域とを同時に形成し、第２の不
純物により前記ダイオードのＮまたはＰ領域と、前記ソ
ース領域およびドレイン領域とを同時に形成することを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （６）第１の不純物を前記基板内にイオン注入し熱拡散
することにより前記チャネル領域を形成することを特徴
とする特許請求の範囲第５項記載の半導体装置の製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044252A JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
| KR1019880001991A KR910003275B1 (ko) | 1987-02-27 | 1988-02-26 | 반도체장치와 그 제조방법 |
| DE3856171T DE3856171T2 (de) | 1987-02-27 | 1988-02-26 | Halbleiteranordnung mit einem Feldeffekttransistor |
| EP88102898A EP0281032B1 (en) | 1987-02-27 | 1988-02-26 | Semiconductor device comprising a field effect transistor |
| US07/547,361 US5008724A (en) | 1987-02-27 | 1990-07-03 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62044252A JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63211760A true JPS63211760A (ja) | 1988-09-02 |
| JPH0766965B2 JPH0766965B2 (ja) | 1995-07-19 |
Family
ID=12686337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62044252A Expired - Fee Related JPH0766965B2 (ja) | 1987-02-27 | 1987-02-27 | 半導体装置とその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5008724A (ja) |
| EP (1) | EP0281032B1 (ja) |
| JP (1) | JPH0766965B2 (ja) |
| KR (1) | KR910003275B1 (ja) |
| DE (1) | DE3856171T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375659B2 (ja) * | 1991-03-28 | 2003-02-10 | テキサス インスツルメンツ インコーポレイテツド | 静電放電保護回路の形成方法 |
| US6750091B1 (en) * | 1996-03-01 | 2004-06-15 | Micron Technology | Diode formation method |
| US8158964B2 (en) | 2009-07-13 | 2012-04-17 | Seagate Technology Llc | Schottky diode switch and memory units containing the same |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376677A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS58142578A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置 |
| JPS61190972A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57141962A (en) * | 1981-02-27 | 1982-09-02 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPS5996761A (ja) * | 1982-11-25 | 1984-06-04 | Mitsubishi Electric Corp | 多段構造半導体装置 |
| JPS60144972A (ja) * | 1984-01-06 | 1985-07-31 | Toshiba Corp | 半導体装置 |
-
1987
- 1987-02-27 JP JP62044252A patent/JPH0766965B2/ja not_active Expired - Fee Related
-
1988
- 1988-02-26 EP EP88102898A patent/EP0281032B1/en not_active Expired - Lifetime
- 1988-02-26 KR KR1019880001991A patent/KR910003275B1/ko not_active IP Right Cessation
- 1988-02-26 DE DE3856171T patent/DE3856171T2/de not_active Expired - Lifetime
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1990
- 1990-07-03 US US07/547,361 patent/US5008724A/en not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5376677A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Semiconductor device |
| JPS58142578A (ja) * | 1982-02-19 | 1983-08-24 | Hitachi Ltd | 半導体装置 |
| JPS61190972A (ja) * | 1985-02-20 | 1986-08-25 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0281032B1 (en) | 1998-05-06 |
| EP0281032A2 (en) | 1988-09-07 |
| KR880010508A (ko) | 1988-10-10 |
| US5008724A (en) | 1991-04-16 |
| KR910003275B1 (ko) | 1991-05-25 |
| EP0281032A3 (en) | 1990-02-28 |
| DE3856171T2 (de) | 1998-10-08 |
| JPH0766965B2 (ja) | 1995-07-19 |
| DE3856171D1 (de) | 1998-06-10 |
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