JPH01209766A - 縦型電界効果トランジスタ及びその製造方法 - Google Patents
縦型電界効果トランジスタ及びその製造方法Info
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- JPH01209766A JPH01209766A JP63035660A JP3566088A JPH01209766A JP H01209766 A JPH01209766 A JP H01209766A JP 63035660 A JP63035660 A JP 63035660A JP 3566088 A JP3566088 A JP 3566088A JP H01209766 A JPH01209766 A JP H01209766A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
-
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- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
- H01L29/0852—Source or drain regions of field-effect devices of field-effect transistors with insulated gate of DMOS transistors
- H01L29/0873—Drain regions
- H01L29/0878—Impurity concentration or distribution
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
本発明はパワー用の縦型電界効果トランジスタ（以下、
パワーＭＯ８ＦＥＴと称す）のオン抵抗減少に関する。
パワーＭＯ８ＦＥＴと称す）のオン抵抗減少に関する。
（ロ）従来の技術
パワーＭＯ８ＦＥＴは、少数キャリアの注入、蓄積が基
本的には問題にならない為高速動作が可能であるという
利点がある反面、バイポーラ型の能動素子よりもオン抵
抗が大きいという欠点を有する。この欠点を解決する為
、電流経路に高濃度埋込層を設けた構造が例えば特開昭
６２−１０１０７６号公報（ＨＯＩＬ ２９／７８）に
提案せれている。
本的には問題にならない為高速動作が可能であるという
利点がある反面、バイポーラ型の能動素子よりもオン抵
抗が大きいという欠点を有する。この欠点を解決する為
、電流経路に高濃度埋込層を設けた構造が例えば特開昭
６２−１０１０７６号公報（ＨＯＩＬ ２９／７８）に
提案せれている。
斯る構造は第３図に示す如く、Ｎ′″型半導体基板（１
）の下面をドレイン（２）となし、基板（１）の上面に
低不純物濃度のＮ型エピタキシ、ヤル層（３）を形成し
、このエピタキシャル層（３）の表面に深い部分と浅い
部分を有するＰ型のウェル領域（４）を形成し、きらに
このウェル領域（４）の表面にＮ′″型のソース領域（
５）を形成する。さらにウェル領域（４）のチャンネル
領域（６）上に酸化膜（７）を介して多結晶シリコン（
Ｐｏｌｙ Ｓｉ）のゲート電極（８）を設け、Ｎ９型ソ
ース領域（５）及びＰ型ウェル領域（４）に接続される
Ａ１配線をソース電極（９）としてソース・ドレイン間
のチャンネル電流（１０）をゲート電極（８）に印加す
る電圧によって制御するものである。
）の下面をドレイン（２）となし、基板（１）の上面に
低不純物濃度のＮ型エピタキシ、ヤル層（３）を形成し
、このエピタキシャル層（３）の表面に深い部分と浅い
部分を有するＰ型のウェル領域（４）を形成し、きらに
このウェル領域（４）の表面にＮ′″型のソース領域（
５）を形成する。さらにウェル領域（４）のチャンネル
領域（６）上に酸化膜（７）を介して多結晶シリコン（
Ｐｏｌｙ Ｓｉ）のゲート電極（８）を設け、Ｎ９型ソ
ース領域（５）及びＰ型ウェル領域（４）に接続される
Ａ１配線をソース電極（９）としてソース・ドレイン間
のチャンネル電流（１０）をゲート電極（８）に印加す
る電圧によって制御するものである。
モして啓らに、前記提案きれた構造はゲート電極（９）
に対応する基板（１）とエピタキシャル層（３）との境
界部分にＰ型の埋込層（１１）を設けて前記チャンネル
電流（１０）の電流経路に介する抵抗成分を減じたもの
である。
に対応する基板（１）とエピタキシャル層（３）との境
界部分にＰ型の埋込層（１１）を設けて前記チャンネル
電流（１０）の電流経路に介する抵抗成分を減じたもの
である。
（ハ）発明が解決しようとする課題
しかしながら、第３図の構造は埋込層（１１）をエピタ
キシャル成長時のアウトデイフュージョンを利用して上
方向へ拡散きせる為、そのはい上り量と横方向への拡散
のコントロールが難しい。その為、ゲート長を短くして
微細化を図る妨げになる欠点があった。又、エピタキシ
ャル層（３）の肉厚を厚くすると当然埋込層（１１）の
アウトデイフュージョンの量も大となる為、容易には高
耐圧化できない欠点があった。
キシャル成長時のアウトデイフュージョンを利用して上
方向へ拡散きせる為、そのはい上り量と横方向への拡散
のコントロールが難しい。その為、ゲート長を短くして
微細化を図る妨げになる欠点があった。又、エピタキシ
ャル層（３）の肉厚を厚くすると当然埋込層（１１）の
アウトデイフュージョンの量も大となる為、容易には高
耐圧化できない欠点があった。
（ニ）課題を解決するための手段
本発明は衛士した欠点に鑑み、微細化と高耐圧化が容易
なオン抵抗の小せいパワーＭＯ９ＦＥＴを得んとするも
のである。この目的を達成する為本願は、第１と第２の
エピタキシャル層（２２）（２３）から成る多層構造の
エピタキシャル層を用い、第１のエピタキシャル層（２
２）表面にＮＩ型埋込層（２４）を設けると共に、埋込
層（２４）を熱拡散することによって埋込層（２４）最
表面の不純物濃度を低減した後、第２のエピタキシャル
層（２２）を形成することを特徴とする。
なオン抵抗の小せいパワーＭＯ９ＦＥＴを得んとするも
のである。この目的を達成する為本願は、第１と第２の
エピタキシャル層（２２）（２３）から成る多層構造の
エピタキシャル層を用い、第１のエピタキシャル層（２
２）表面にＮＩ型埋込層（２４）を設けると共に、埋込
層（２４）を熱拡散することによって埋込層（２４）最
表面の不純物濃度を低減した後、第２のエピタキシャル
層（２２）を形成することを特徴とする。
（＊）作用
本発明番こよれば、熱処理によって埋込層（２４）を第
１のエピタキシャル層（２２）内部へ拡散する為、埋込
層（２４）の表面濃度がかなり低下する。その為、第２
のエピタキシャル層（２３）成長時の埋込層（２４）の
第２のエピタキシャル層（２３）側へのアウトデイフュ
ージョンが極めて少くなり、埋込層（２４）と第２のエ
ピタキシャル層（２３）表面との距離を高精度に保つこ
とができる。
１のエピタキシャル層（２２）内部へ拡散する為、埋込
層（２４）の表面濃度がかなり低下する。その為、第２
のエピタキシャル層（２３）成長時の埋込層（２４）の
第２のエピタキシャル層（２３）側へのアウトデイフュ
ージョンが極めて少くなり、埋込層（２４）と第２のエ
ピタキシャル層（２３）表面との距離を高精度に保つこ
とができる。
（へ）実施例
以下、本発明を図面を参照しながら詳細に説明する。
第１図は本発明のパワーＭＯ８ＦＥＴを示す断面図であ
り、（２１）は面方位（１００）、比抵抗ρ−０゜０１
Ω・師の如きＮ′″型のシリコン半導体基板、（２２）
は基板（２１）の片面に周知の気相成長法に形成した比
抵抗ρ−１０〜２０Ω・■、肉厚１０〜１５μｍの如き
Ｎ型の第１エピタキシ〜ル層、（２３）は第１のエピタ
キシャル層（２２）の上に重ねて形成した比抵抗ρ−１
０〜２０Ω・国、肉厚１０〜１５μｍの如きＮ型の第２
のエピタキシャル層、＜２４）は第１エピタキシャル層
（２２）表面にこの領域と第２のエピタキシャル層（２
３）との境界が第１のエピタキシャル層（２２）の表面
と略同−平面を成すように形成したＮ′″型の埋込層、
（翻）は第２のエピタキシャル層（２３）表面に形成し
た深い部分（２６）と浅い部分（２７）から成るＰ型の
ウェル領域、（２８）はウェル領域（亜）表面に形成し
たＮ＋型のソース領域、（２９）はウェル領域（２５）
表面のチャンネル領域、（３０）は高濃度埋込層（２４
）に対応する第２のエピタキシャル層（２３）表面のチ
ャンネル領域（２９）の上にゲート酸化膜（３１）を介
して形成したゲート電極、（３２）はドレイン電極、（
３３）はソース及びウェル領域（２８）（２５）の両方
にコンタクトするソース電極である。そして、ゲート電
極（３０）に電圧を印加することによりチャンネル領域
（２９）表面にドナー不純物によるチャンネル層を誘起
し且つ前記ゲート電圧を制御することによってソース・
ドレイン間のチャンネル電流を制御するものである。
り、（２１）は面方位（１００）、比抵抗ρ−０゜０１
Ω・師の如きＮ′″型のシリコン半導体基板、（２２）
は基板（２１）の片面に周知の気相成長法に形成した比
抵抗ρ−１０〜２０Ω・■、肉厚１０〜１５μｍの如き
Ｎ型の第１エピタキシ〜ル層、（２３）は第１のエピタ
キシャル層（２２）の上に重ねて形成した比抵抗ρ−１
０〜２０Ω・国、肉厚１０〜１５μｍの如きＮ型の第２
のエピタキシャル層、＜２４）は第１エピタキシャル層
（２２）表面にこの領域と第２のエピタキシャル層（２
３）との境界が第１のエピタキシャル層（２２）の表面
と略同−平面を成すように形成したＮ′″型の埋込層、
（翻）は第２のエピタキシャル層（２３）表面に形成し
た深い部分（２６）と浅い部分（２７）から成るＰ型の
ウェル領域、（２８）はウェル領域（亜）表面に形成し
たＮ＋型のソース領域、（２９）はウェル領域（２５）
表面のチャンネル領域、（３０）は高濃度埋込層（２４
）に対応する第２のエピタキシャル層（２３）表面のチ
ャンネル領域（２９）の上にゲート酸化膜（３１）を介
して形成したゲート電極、（３２）はドレイン電極、（
３３）はソース及びウェル領域（２８）（２５）の両方
にコンタクトするソース電極である。そして、ゲート電
極（３０）に電圧を印加することによりチャンネル領域
（２９）表面にドナー不純物によるチャンネル層を誘起
し且つ前記ゲート電圧を制御することによってソース・
ドレイン間のチャンネル電流を制御するものである。
前記チャンネル電流は、ソース電極（３３）からソース
領域（２ｇ）、ゲート電極（３０）下のチャンネル領域
（２９）、ゲート電極（３０）下の第２のエピタキシャ
ル層（２３）へと横方向へ流れ、第２のエピタキシャル
層（２３）表面からは垂直方向に流れて高濃度埋込層（
２４）、基板（２１）という経路でドレイン電極（３２
）へと流れる。
領域（２ｇ）、ゲート電極（３０）下のチャンネル領域
（２９）、ゲート電極（３０）下の第２のエピタキシャ
ル層（２３）へと横方向へ流れ、第２のエピタキシャル
層（２３）表面からは垂直方向に流れて高濃度埋込層（
２４）、基板（２１）という経路でドレイン電極（３２
）へと流れる。
斯る構成によれば、高濃度埋込層（２４）が極端に低い
比抵抗を有するので、上記チャンネル電流の経路に存在
する抵抗成分を低下できる。その為、パワーＭＯ８ＦＥ
Ｔのオン抵抗を減じることができる。
比抵抗を有するので、上記チャンネル電流の経路に存在
する抵抗成分を低下できる。その為、パワーＭＯ８ＦＥ
Ｔのオン抵抗を減じることができる。
高濃度埋込層（２０は、耐圧維持のためにオン動作をさ
せるための設定電圧（定格電圧）をソース・ドレイン間
に印加した際に、空乏層と接触しない程度に広く且つ厚
みを大きくすることにより、より効果を増大できる。
せるための設定電圧（定格電圧）をソース・ドレイン間
に印加した際に、空乏層と接触しない程度に広く且つ厚
みを大きくすることにより、より効果を増大できる。
本発明は２層エピタキシ〜ル構造を有するので、上記埋
込層（２４）の広言と厚みのコントロールをエピタキシ
ャル成長時のア゛ウドデイプニージョンによらず行うこ
とができる。以下、本発明の製造方法を第２図を用いて
説明する。
込層（２４）の広言と厚みのコントロールをエピタキシ
ャル成長時のア゛ウドデイプニージョンによらず行うこ
とができる。以下、本発明の製造方法を第２図を用いて
説明する。
先ず第２図Ａに示す如く、用意したＮ＋型の半導体基板
（２１）の片面に周知の気相成長法を利用して肉厚１０
〜１５μの第１のエピタキシャル層（２２）を形成する
。
（２１）の片面に周知の気相成長法を利用して肉厚１０
〜１５μの第１のエピタキシャル層（２２）を形成する
。
次に第２図Ｂに示す如く、第１のエピタキシャル層（２
２）表面を熱酸化して酸化膜（３４）を形成し、さらに
周知のリソグラフィー技術を利用して酸化膜（３４）を
パターニングする。続いてこの酸化膜（３４）パターン
をマスクとして表面からアンチモン（Ｓｂ）等のドナー
不純物を選択的に拡散し、高濃度埋込層（２４）を形成
する。この埋込層（２４）の形成は、ドナー不純物のデ
ポジット、グラス膜の除去、非酸化性及び酸化性雰囲気
内での熱処理によるドライブインという工程を経るので
、埋込層（２４）表面の不純物濃度はドライブイン時の
１０！１ｃＩＴｌ−８前後から拡散と酸化膜へのデプリ
ートによって１０１″Ｃｍ−”程度にまで低下する。尚
、本工程は他の拡散方法、例えばイオン注入法を利用し
たものでも良い。又、埋込層（２４）は基板（２１）に
達するまで拡散すれば、埋込層（２４）と基板（２１）
との間に高比抵抗の領域が無くなるので、−層効果的で
ある。
２）表面を熱酸化して酸化膜（３４）を形成し、さらに
周知のリソグラフィー技術を利用して酸化膜（３４）を
パターニングする。続いてこの酸化膜（３４）パターン
をマスクとして表面からアンチモン（Ｓｂ）等のドナー
不純物を選択的に拡散し、高濃度埋込層（２４）を形成
する。この埋込層（２４）の形成は、ドナー不純物のデ
ポジット、グラス膜の除去、非酸化性及び酸化性雰囲気
内での熱処理によるドライブインという工程を経るので
、埋込層（２４）表面の不純物濃度はドライブイン時の
１０！１ｃＩＴｌ−８前後から拡散と酸化膜へのデプリ
ートによって１０１″Ｃｍ−”程度にまで低下する。尚
、本工程は他の拡散方法、例えばイオン注入法を利用し
たものでも良い。又、埋込層（２４）は基板（２１）に
達するまで拡散すれば、埋込層（２４）と基板（２１）
との間に高比抵抗の領域が無くなるので、−層効果的で
ある。
次に第２図Ｃに示す如く、埋込層（２４）形成に利用し
た酸化膜（３４）を除去して第１のエピタキシャル！（
２２）表面を露出した後、その上に再度周知の気相成長
法によって肉厚１５〜２０μ程度の第２のエピタキシャ
ル層（２３）を形成する。
た酸化膜（３４）を除去して第１のエピタキシャル！（
２２）表面を露出した後、その上に再度周知の気相成長
法によって肉厚１５〜２０μ程度の第２のエピタキシャ
ル層（２３）を形成する。
次に第２図りに示す如く、第２のエピタキシャル層（２
３）表面に熱酸化膜（３５）を形成し、酸化膜又はフォ
トレジスト膜をマスクとして表面からボロン（Ｂ）等の
アクセプタ不純物を選択的に拡散又はイオン注入するこ
とにより第２のエピタキシャル層（２３）表面にウェル
領域（翻）の深い部分く２６）を形成する。
３）表面に熱酸化膜（３５）を形成し、酸化膜又はフォ
トレジスト膜をマスクとして表面からボロン（Ｂ）等の
アクセプタ不純物を選択的に拡散又はイオン注入するこ
とにより第２のエピタキシャル層（２３）表面にウェル
領域（翻）の深い部分く２６）を形成する。
次に第２図Ｅに示す如く、第２のエピタキシャル層（２
３）全面を露出した後熱酸化を行って膜厚１０００人程
度０ゲート酸化膜（３１〉を形成する。そしてゲート酸
化膜（３１）上に減圧ＣＶＤ法等を利用して膜厚６００
０人のポリシリコン膜を形成し、このポリシリコン膜を
パターニングすることによって埋込層（２４）に対応す
る部分にゲート酸化膜（３０）を形成する。ポリシリコ
ン膜のパターニングには例えばプラズマエツチング技術
を用いる。
３）全面を露出した後熱酸化を行って膜厚１０００人程
度０ゲート酸化膜（３１〉を形成する。そしてゲート酸
化膜（３１）上に減圧ＣＶＤ法等を利用して膜厚６００
０人のポリシリコン膜を形成し、このポリシリコン膜を
パターニングすることによって埋込層（２４）に対応す
る部分にゲート酸化膜（３０）を形成する。ポリシリコ
ン膜のパターニングには例えばプラズマエツチング技術
を用いる。
次に第２図Ｆに示す如く、ゲート電極（３０）をマスク
としてウェル領域（翻）の浅い部分（２７）を形成する
ボロン（Ｂ）等のアクセプタ不純物をイオン注入し、基
板（２１）全体に所定の熱処理を加えることによってウ
ェル領域（翻）の深い部分（２６）と浅い部分（２７）
を夫々８〜１０μと４〜５μの深さに形成する０本工程
の熱処理によってウェル領域（亜）の浅い部分（２７）
は横方向へも拡散きれる為、ゲート電極（３０）下にも
まわりこんでチャンネル領域（２９）を形成する。続い
て第２のエピタキシャル層（２３）表面にレジストパタ
ーン（３６）を形成し、このパターン（３６）とゲート
電極（３０）をマスクとしてリン（Ｐ）等のドナー不純
物をイオン注入することにより、ウェル領域（翻）表面
にＮ＋型のソース領域（２８）を形成する。
としてウェル領域（翻）の浅い部分（２７）を形成する
ボロン（Ｂ）等のアクセプタ不純物をイオン注入し、基
板（２１）全体に所定の熱処理を加えることによってウ
ェル領域（翻）の深い部分（２６）と浅い部分（２７）
を夫々８〜１０μと４〜５μの深さに形成する０本工程
の熱処理によってウェル領域（亜）の浅い部分（２７）
は横方向へも拡散きれる為、ゲート電極（３０）下にも
まわりこんでチャンネル領域（２９）を形成する。続い
て第２のエピタキシャル層（２３）表面にレジストパタ
ーン（３６）を形成し、このパターン（３６）とゲート
電極（３０）をマスクとしてリン（Ｐ）等のドナー不純
物をイオン注入することにより、ウェル領域（翻）表面
にＮ＋型のソース領域（２８）を形成する。
次に第２図Ｇに示す如く、レジストパターン（３６）を
除去した後全面にリンドープのＣＶＤ酸化膜（３７）を
堆積し、ソース領域（２８）とウェル領域（翻）の上を
開孔する。そして周知の蒸着又はスパッタ技術によりア
ルミニウム層を形成し、ソース領域（２８）とウェル領
域（翻）の両方にオーミンクコンタクトするソース電極
（３３）を形成する。
除去した後全面にリンドープのＣＶＤ酸化膜（３７）を
堆積し、ソース領域（２８）とウェル領域（翻）の上を
開孔する。そして周知の蒸着又はスパッタ技術によりア
ルミニウム層を形成し、ソース領域（２８）とウェル領
域（翻）の両方にオーミンクコンタクトするソース電極
（３３）を形成する。
以上説明した本願の製造方法によれば、埋込層（２４）
を熱拡散して埋込層（２４）表面の不純物濃度を低下さ
せた後に第２のエピタキシャル層（２３）（７）エピタ
キシャル成長を行うので、埋込層（２４）の第２のエピ
タキシャル層（２３）側へのアウトデイフュージョンが
殆ど無い。その為、埋込層（２４）と第２のエピタキシ
ャル層（２３）との境界面が第１のエピタキシャル層（
２２）表面と略同一平面を有する構造が実現できる。
を熱拡散して埋込層（２４）表面の不純物濃度を低下さ
せた後に第２のエピタキシャル層（２３）（７）エピタ
キシャル成長を行うので、埋込層（２４）の第２のエピ
タキシャル層（２３）側へのアウトデイフュージョンが
殆ど無い。その為、埋込層（２４）と第２のエピタキシ
ャル層（２３）との境界面が第１のエピタキシャル層（
２２）表面と略同一平面を有する構造が実現できる。
上記パワーＭＯ８ＦＥＴの耐圧はソース・ドレイン間に
定格電圧を加えた時にウェル領域（翻）と第２のエピタ
キシャル層（２３）とで形成するＰＮ接合に生じる空乏
層の幅で決まる。その為、前記空乏層が高濃度埋込層（
２４）と接触すると前記空乏層の幅が狭まるので耐圧が
劣化してしまう。従って、高濃度埋込層（２４）の厚み
と広妨は定格電圧を加えた時に前記空乏層と接触しない
程度の大きさに設計する。
定格電圧を加えた時にウェル領域（翻）と第２のエピタ
キシャル層（２３）とで形成するＰＮ接合に生じる空乏
層の幅で決まる。その為、前記空乏層が高濃度埋込層（
２４）と接触すると前記空乏層の幅が狭まるので耐圧が
劣化してしまう。従って、高濃度埋込層（２４）の厚み
と広妨は定格電圧を加えた時に前記空乏層と接触しない
程度の大きさに設計する。
本願の構造及び製法によれば、上記埋込層（２４）の大
きさを設計する際、埋込層（２４）自身のアウトデイフ
ュージョンが殆ど無いので、前記空乏層と埋込層（２４
）との離間距離をよりシビアに狭くフントロールするこ
とができる。その為、−層高耐圧化した、よりオン抵抗
の小さなパワーＭＯ８ＦＥＴを実現することができる。
きさを設計する際、埋込層（２４）自身のアウトデイフ
ュージョンが殆ど無いので、前記空乏層と埋込層（２４
）との離間距離をよりシビアに狭くフントロールするこ
とができる。その為、−層高耐圧化した、よりオン抵抗
の小さなパワーＭＯ８ＦＥＴを実現することができる。
又、埋込層（２４）の幅もエピタキシャル成長に伴う変
動が殆ど無いので、ゲート電極（３０）の大きさを小さ
くすることによる微細化にも有利である。
動が殆ど無いので、ゲート電極（３０）の大きさを小さ
くすることによる微細化にも有利である。
ところで、本願は多層エピタキシャル構造を採るので第
１のエピタキシャル層（２２）と第２のエピタキシャル
層（２３）とで不純物濃度を異ならしめることが容易に
且つ正確に行うことができる。その為、第２のエピタキ
シャル層（２３）の不純物濃度を第１のエピタキシャル
層（２２）のそれより低く設定することにより、ウェル
領域（翻）の底面から第１のエピタキシャル層（２２）
表面までの距離の分だけは前記空乏層が確実に拡がるの
で、耐圧のばらつきが少いパワーＭＯ８ＦＥＴを製造す
ることができる。
１のエピタキシャル層（２２）と第２のエピタキシャル
層（２３）とで不純物濃度を異ならしめることが容易に
且つ正確に行うことができる。その為、第２のエピタキ
シャル層（２３）の不純物濃度を第１のエピタキシャル
層（２２）のそれより低く設定することにより、ウェル
領域（翻）の底面から第１のエピタキシャル層（２２）
表面までの距離の分だけは前記空乏層が確実に拡がるの
で、耐圧のばらつきが少いパワーＭＯ８ＦＥＴを製造す
ることができる。
（ト〉発明の詳細
な説明した如く、本発明によれば高濃度埋込層（２４）
の厚みと大きさを高精度に制御可能なパワーＭＯ３ＦＥ
Ｔの構造と製法を提供でき、それによって高耐圧化した
、オン抵抗を低減した、微細化したパワーＭＯ８ＦＥＴ
を実現できる利点を有する。
の厚みと大きさを高精度に制御可能なパワーＭＯ３ＦＥ
Ｔの構造と製法を提供でき、それによって高耐圧化した
、オン抵抗を低減した、微細化したパワーＭＯ８ＦＥＴ
を実現できる利点を有する。
第１図は本発明を説明する為の断面図、第２図Ａ乃至第
２図Ｇは本発明の製造方法を説明する為の断面図、第３
図は従来例を説明する為の断面図である。 （２１）は半導体基板、 （２２）（２３）は第１と第
２のエピタキシャル層、（２４）は高濃度埋込層、（？
互）はウェル領域、 （３０）はゲート電極である。
２図Ｇは本発明の製造方法を説明する為の断面図、第３
図は従来例を説明する為の断面図である。 （２１）は半導体基板、 （２２）（２３）は第１と第
２のエピタキシャル層、（２４）は高濃度埋込層、（？
互）はウェル領域、 （３０）はゲート電極である。
Claims (4)
- （１）一導電型の半導体基板の一方の面にドレインを形
成すると共に、前記基板の反対の面に形成された一導電
型のエピタキシャル層の表面にソース及びゲートを形成
した縦型電界効果トランジスタにおいて、前記エピタキ
シャル層は前記基板の上に形成した第１のエピタキシャ
ル層とこの第１のエピタキシャル層の上に形成した第２
のエピタキシャル層から成り、且つ前記ゲートに対向す
る前記第１のエピタキシャル層表面にその領域と前記第
２のエピタキシャル層との境界面が前記第１のエピタキ
シャル層の表面と略同一平面を成すように形成した一導
電型の高濃度埋込層を形成したことを特徴とする縦型電
界効果トランジスタ。 - （２）一導電型の半導体基板の上に第１のエピタキシャ
ル層を形成する工程、 前記第１のエピタキシャル層表面から一導電型の不純物
を選択的に拡散することによって高濃度埋込層を形成す
る工程、 前記第１のエピタキシャル層の上に一導電型の第２のエ
ピタキシャル層を形成する工程、 前記第２のエピタキシャル層表面の前記高濃度埋込層に
対応する部分にゲート電極を形成する工程、 前記第２のエピタキシャル層表面に逆導電型のウェル領
域と一導電型のソース領域を形成する工程とを具備する
ことを特徴とする縦型電界効果トランジスタの製造方法
。 - （３）請求項第１項又は第２項の記載において、前記高
濃度埋込層は前記第１のエピタキシャル層表面から前記
基板にまで達することを特徴とする縦型電界効果トラン
ジスタ及びその製造方法。 - （４）請求項第１項又は第２項の記載において、前記第
１のエピタキシャル層の不純物濃度が前記第２のエピタ
キシャル層のものより大であることを特徴とする縦型電
界効果トランジスタ及びその製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035660A JPH01209766A (ja) | 1988-02-18 | 1988-02-18 | 縦型電界効果トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63035660A JPH01209766A (ja) | 1988-02-18 | 1988-02-18 | 縦型電界効果トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01209766A true JPH01209766A (ja) | 1989-08-23 |
Family
ID=12448030
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63035660A Pending JPH01209766A (ja) | 1988-02-18 | 1988-02-18 | 縦型電界効果トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01209766A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778982A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 縦型ｍｏｓｆｅｔおよびその製造方法 |
| KR970013423A (ko) * | 1995-08-21 | 1997-03-29 | 모리시다 요이치 | 종형 전계효과형 트랜지스터 및 그 제조방법 |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US6084268A (en) * | 1996-03-05 | 2000-07-04 | Semiconductor Components Industries, Llc | Power MOSFET device having low on-resistance and method |
| US6639278B2 (en) | 2001-01-25 | 2003-10-28 | Nec Electronics Corporation | Semiconductor device |
| JP2010045245A (ja) * | 2008-08-14 | 2010-02-25 | Fuji Electric Systems Co Ltd | 半導体装置および半導体装置の製造方法 |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
-
1988
- 1988-02-18 JP JP63035660A patent/JPH01209766A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0778982A (ja) * | 1993-09-07 | 1995-03-20 | Nec Corp | 縦型ｍｏｓｆｅｔおよびその製造方法 |
| KR970013423A (ko) * | 1995-08-21 | 1997-03-29 | 모리시다 요이치 | 종형 전계효과형 트랜지스터 및 그 제조방법 |
| EP0779665A3 (ja) * | 1995-12-12 | 1997-10-08 | Siliconix Inc | |
| US5939752A (en) * | 1995-12-12 | 1999-08-17 | Siliconix Incorporated | Low voltage MOSFET with low on-resistance and high breakdown voltage |
| US6084268A (en) * | 1996-03-05 | 2000-07-04 | Semiconductor Components Industries, Llc | Power MOSFET device having low on-resistance and method |
| US6639278B2 (en) | 2001-01-25 | 2003-10-28 | Nec Electronics Corporation | Semiconductor device |
| JP2010045245A (ja) * | 2008-08-14 | 2010-02-25 | Fuji Electric Systems Co Ltd | 半導体装置および半導体装置の製造方法 |
| US8742501B2 (en) | 2008-08-14 | 2014-06-03 | Fuji Electric Co., Ltd. | Power semiconductor devices and methods for manufacturing the same |
| US9722041B2 (en) | 2012-09-19 | 2017-08-01 | Vishay-Siliconix | Breakdown voltage blocking device |
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