JPS63291473A - 縦型電界効果トランジスタの製造方法 - Google Patents
縦型電界効果トランジスタの製造方法Info
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- JPS63291473A JPS63291473A JP62126610A JP12661087A JPS63291473A JP S63291473 A JPS63291473 A JP S63291473A JP 62126610 A JP62126610 A JP 62126610A JP 12661087 A JP12661087 A JP 12661087A JP S63291473 A JPS63291473 A JP S63291473A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は縦型電界効果トランジスタの製造方法に関する
。
。
縦型電界トランジスタは、高速特性、広い安全動作領域
等を有する電力用デバイスである。
等を有する電力用デバイスである。
第３図（ａ）〜（Ｃ）は従来の縦型電界トランジスタの
製造方法を説明するだめの工程順に示した半導体チップ
の断面図である。
製造方法を説明するだめの工程順に示した半導体チップ
の断面図である。
第３図（ａ）に示すように、Ｎ＋型シリコン基板１の上
にＮ−型エピタキシャル層２を形成し、Ｎ″″型エピタ
キシャル層２０表面に酸化シリコン膜１６を形成する。
にＮ−型エピタキシャル層２を形成し、Ｎ″″型エピタ
キシャル層２０表面に酸化シリコン膜１６を形成する。
次に、酸化シリコン膜１６を選択的にエツチングしてＮ
−型エピタキシャル層２０表面に行列状に配列される開
口部１７を設ける。次に、酸化シリコン膜１６をマスク
として開口部１７のＮ−型エピタキシャル層２の表面に
不純物を導入してＰ−型拡散領域１８を形成する。
−型エピタキシャル層２０表面に行列状に配列される開
口部１７を設ける。次に、酸化シリコン膜１６をマスク
として開口部１７のＮ−型エピタキシャル層２の表面に
不純物を導入してＰ−型拡散領域１８を形成する。
次に、第３図（ｂ）に示すように、酸化シリコン膜１６
を除去し、ゲート絶縁膜３および多結晶シリコン層４を
順次積層して形成する。次に、多結晶シリコン層４を選
択的にエツチングしてＰ−型拡散領域１８の表面のＰＮ
接合近傍及びその外周を露出させる環状の開孔部１９を
設ける。次に、多結シリコン層４をマスクとしてＰ＋型
及びマー型不純物を順次イオン注入してＰ型拡散領域１
８の一部及びｒ型エピタキシャル層２内にＰ＋型拡散領
域９をＰ−型拡散領域１８よ）も浅く形成し、更にＰ１
型拡散領域９の内側にＮ＋型拡散領域１１’ｒ順次形成
する。
を除去し、ゲート絶縁膜３および多結晶シリコン層４を
順次積層して形成する。次に、多結晶シリコン層４を選
択的にエツチングしてＰ−型拡散領域１８の表面のＰＮ
接合近傍及びその外周を露出させる環状の開孔部１９を
設ける。次に、多結シリコン層４をマスクとしてＰ＋型
及びマー型不純物を順次イオン注入してＰ型拡散領域１
８の一部及びｒ型エピタキシャル層２内にＰ＋型拡散領
域９をＰ−型拡散領域１８よ）も浅く形成し、更にＰ１
型拡散領域９の内側にＮ＋型拡散領域１１’ｒ順次形成
する。
次に、第３図（Ｃ）に示すように、開口部１９を含む表
面に酸化シリコン膜１２を形成し、開口部１９の中央の
酸化シリコン膜１２．多結晶シリコン層４、ゲート絶縁
膜３を順次エツチングして開口部１３を設ける。次に、
開口部１３の拡散領域９゜１１．１８に共通にコンタク
トするソース電極１４を開口部２０を含む表面に設け、
丈型シリコン基板１の裏面にドレイン電極１５を設ける
。
面に酸化シリコン膜１２を形成し、開口部１９の中央の
酸化シリコン膜１２．多結晶シリコン層４、ゲート絶縁
膜３を順次エツチングして開口部１３を設ける。次に、
開口部１３の拡散領域９゜１１．１８に共通にコンタク
トするソース電極１４を開口部２０を含む表面に設け、
丈型シリコン基板１の裏面にドレイン電極１５を設ける
。
上述した従来の縦型電界効果トランジスタの製造方法は
、空乏層の形状を滑らかにして電界の集中を緩和させ耐
圧を向上させるための形状を有するＰ型拡散領域の形成
が、それぞれ異なるホトリ型拡散領域とチャ〃ネル領域
が重なる危険性があり、従って単位セル当シのＰ型拡散
領域を縮小することが困難で、実効的に縦型電界効果ト
ランジスタのオン抵抗を低下させ特性の向上を実現させ
ることが困難であるという問題点がある。
、空乏層の形状を滑らかにして電界の集中を緩和させ耐
圧を向上させるための形状を有するＰ型拡散領域の形成
が、それぞれ異なるホトリ型拡散領域とチャ〃ネル領域
が重なる危険性があり、従って単位セル当シのＰ型拡散
領域を縮小することが困難で、実効的に縦型電界効果ト
ランジスタのオン抵抗を低下させ特性の向上を実現させ
ることが困難であるという問題点がある。
本発明の目的は、Ｐ型拡散領域の縮小を図シ、オン抵抗
を低下させて特性の向上を実現させる縦型電界効果トラ
ンジスタの製造方法を提供することにある。
を低下させて特性の向上を実現させる縦型電界効果トラ
ンジスタの製造方法を提供することにある。
本発明の縦型電界効果トランジスタは、−導電型高濃度
不純物を有する半導体基板上に一導電型低濃度不純物を
有するエピタキシャル層を形成し該エピタキシャル層の
表面にゲート絶縁膜および多結晶シリコン層を順次積層
して形成する工程と、前記多結晶シリコン層および前記
ゲート絶縁膜を選択的に順次エツチングして前記エピタ
キシャル層の表面に行列状に配列される第１の開口部を
形成する工程と、熱酸化法により前記第１の開口部の前
記エピタキシャル層の表面および前記多結晶シリコンの
表面に酸化シリコン膜を形成する工程と、前記第１の開
口部を含む表面に窒化シリコン膜を堆積し選択的にエツ
チングして前記第１の開口部中央の前記窒化シリコン膜
に第２の開口部を設ける工程と、前記多結晶シリコン層
をマスクとして不純物をイオン注入し前記エピタキシャ
ル層の表面に前記第２の開口部では深く前記第２の開口
部以外の第１の開口部で浅い逆導電型の第１の拡散領域
を形成する工程と、熱酸化法により前記窒化シリコン膜
をマスクとして前記第２の開口部の前記第１の拡散領域
表面に前記窒化シリコン膜よりも厚い酸化シリコン膜を
形成する工程と、前記厚い酸化膜と前記多結晶シリコン
層をマスクとして不純物をイオン注入し前記第１の拡散
領域の表面に一導電型の第２の拡散領域を形成する工程
と、前記第１の開口部を含む表面に層間絶縁膜を堆積し
前記第１の開口部の中央の前記層間絶縁膜。
不純物を有する半導体基板上に一導電型低濃度不純物を
有するエピタキシャル層を形成し該エピタキシャル層の
表面にゲート絶縁膜および多結晶シリコン層を順次積層
して形成する工程と、前記多結晶シリコン層および前記
ゲート絶縁膜を選択的に順次エツチングして前記エピタ
キシャル層の表面に行列状に配列される第１の開口部を
形成する工程と、熱酸化法により前記第１の開口部の前
記エピタキシャル層の表面および前記多結晶シリコンの
表面に酸化シリコン膜を形成する工程と、前記第１の開
口部を含む表面に窒化シリコン膜を堆積し選択的にエツ
チングして前記第１の開口部中央の前記窒化シリコン膜
に第２の開口部を設ける工程と、前記多結晶シリコン層
をマスクとして不純物をイオン注入し前記エピタキシャ
ル層の表面に前記第２の開口部では深く前記第２の開口
部以外の第１の開口部で浅い逆導電型の第１の拡散領域
を形成する工程と、熱酸化法により前記窒化シリコン膜
をマスクとして前記第２の開口部の前記第１の拡散領域
表面に前記窒化シリコン膜よりも厚い酸化シリコン膜を
形成する工程と、前記厚い酸化膜と前記多結晶シリコン
層をマスクとして不純物をイオン注入し前記第１の拡散
領域の表面に一導電型の第２の拡散領域を形成する工程
と、前記第１の開口部を含む表面に層間絶縁膜を堆積し
前記第１の開口部の中央の前記層間絶縁膜。
前記窒化シリコン膜、前記厚い酸化シリコン膜。
前記酸化シリコン膜を選択的に順次エツチングして第３
の開口部を設け該第３の開口部の前記第１及び第２の拡
散領域とコンタクトするソース電極を前記開口部を含む
表面に設ける工程と、前記半導体基板の裏面にドレイン
電極を設ける工程とを含んで構成される。
の開口部を設け該第３の開口部の前記第１及び第２の拡
散領域とコンタクトするソース電極を前記開口部を含む
表面に設ける工程と、前記半導体基板の裏面にドレイン
電極を設ける工程とを含んで構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）に示すように、ゾ型シリコン基板１の上に
ｒ型エピタキシャル層２を形成し、Ｎ−型エピタキシャ
ル層２の表面に熱酸化法でゲート絶縁膜３を形成し、ゲ
ート絶縁膜３の上に多結晶シリコン層４を堆積する。次
に、多結晶シリコン層４およびゲート絶縁膜３を選択的
に順次エツチングしてＮ″″型エピタキシャル層２の表
面に行列状に配列される開口部５を設ける。
ｒ型エピタキシャル層２を形成し、Ｎ−型エピタキシャ
ル層２の表面に熱酸化法でゲート絶縁膜３を形成し、ゲ
ート絶縁膜３の上に多結晶シリコン層４を堆積する。次
に、多結晶シリコン層４およびゲート絶縁膜３を選択的
に順次エツチングしてＮ″″型エピタキシャル層２の表
面に行列状に配列される開口部５を設ける。
次に、第１図（ｂ）に示すように、熱酸化法によダ開ロ
部５に露出したＮ−型エピタキシャル層２０表面及び多
結晶シリコン層４の表面に酸化シリコン膜６を形成する
。次に、酸化シリコン膜６の上に窒化シリコン膜７を堆
積し、選択的にエツチングして開口部５の中央に開口部
５より小さい開口部８を設ける。
部５に露出したＮ−型エピタキシャル層２０表面及び多
結晶シリコン層４の表面に酸化シリコン膜６を形成する
。次に、酸化シリコン膜６の上に窒化シリコン膜７を堆
積し、選択的にエツチングして開口部５の中央に開口部
５より小さい開口部８を設ける。
次に、第１図（Ｃ）に示すように、多結晶シリコン層４
をマスクとして不純物をイオン注入し、Ｎ−型エピタキ
シャル層２０表面に酸化シリコンＭ６のみ有する開口部
８では深く、開口部８以外の窒化シリコン膜７と酸化シ
リコン膜６が積層された開口部５で浅いピ型拡散領域９
を形成する。
をマスクとして不純物をイオン注入し、Ｎ−型エピタキ
シャル層２０表面に酸化シリコンＭ６のみ有する開口部
８では深く、開口部８以外の窒化シリコン膜７と酸化シ
リコン膜６が積層された開口部５で浅いピ型拡散領域９
を形成する。
次に、第１図（ｄ）に示すように、熱酸化法により窒化
シリコン膜７をマスクとして開口部８のＰ＋型拡散領域
９の表面に窒化シリコン膜７よりも厚い酸化シリコン膜
１０を形成する。
シリコン膜７をマスクとして開口部８のＰ＋型拡散領域
９の表面に窒化シリコン膜７よりも厚い酸化シリコン膜
１０を形成する。
次に、第１図（ｅ）に示すように、厚い酸化シリコン膜
１０及び多結晶シリコン層４をマスクとして不純物をイ
オン注入しＰ＋型拡散領域９の表面にＮ＋型拡散領域１
１を形成する。
１０及び多結晶シリコン層４をマスクとして不純物をイ
オン注入しＰ＋型拡散領域９の表面にＮ＋型拡散領域１
１を形成する。
次に、第１図（ｆ）に示すように、全面に酸化シリコン
膜１２を堆積し、開口部５内の酸化シリコン膜１２．窒
化シリコン膜７．酸化シリコン膜６゜１０を選択的に順
次エツチングして開口部１３を設ける。次に、開口部１
３の星型拡散領域１１及びＰ１型拡散領域９とコンタク
トし酸化シリコン膜１２の上に延在するソース電極１４
を形成し、Ｎ＋型シリコン基板ｌの裏面にドレイン電極
１５を形成する。
膜１２を堆積し、開口部５内の酸化シリコン膜１２．窒
化シリコン膜７．酸化シリコン膜６゜１０を選択的に順
次エツチングして開口部１３を設ける。次に、開口部１
３の星型拡散領域１１及びＰ１型拡散領域９とコンタク
トし酸化シリコン膜１２の上に延在するソース電極１４
を形成し、Ｎ＋型シリコン基板ｌの裏面にドレイン電極
１５を形成する。
第２図（ａ）に示すように、第１の実施例と同様に第１
図（ｄ）に示した工程まで経過した後、窒化シリコン膜
７を除去し、厚い酸化シリコン膜１０及び多結晶シリコ
ン層４をマスクとしてＰ型拡散領域９の表面にＮ＋型拡
散領域１１を形成する。
図（ｄ）に示した工程まで経過した後、窒化シリコン膜
７を除去し、厚い酸化シリコン膜１０及び多結晶シリコ
ン層４をマスクとしてＰ型拡散領域９の表面にＮ＋型拡
散領域１１を形成する。
次に、第２図（ｂ）Ｋ示すように、全面に酸化シリコン
膜１２を堆積し、開口部５内の酸化シリコン膜１２，６
．１０を選択的に順次エツチングして開口部１３を設け
る。次に、開口部１３のＮ＋型拡散領域１１及びＰ型拡
散領域９とコンタクトし酸化シリコン膜１２の上に延在
するソース電極１４を形成し、Ｎ＋型シリコン基板１の
裏面にドレイン電極１５を形成する。
膜１２を堆積し、開口部５内の酸化シリコン膜１２，６
．１０を選択的に順次エツチングして開口部１３を設け
る。次に、開口部１３のＮ＋型拡散領域１１及びＰ型拡
散領域９とコンタクトし酸化シリコン膜１２の上に延在
するソース電極１４を形成し、Ｎ＋型シリコン基板１の
裏面にドレイン電極１５を形成する。
以上説明したように本発明は、窒化シリコン膜に選択的
に設けた開口部を利用して空乏層の形状を滑らかにし耐
圧を向上させるだめのＰ型拡散領域を一工程で形成する
ととＫよシ、単位セル当りのＰ型拡散領域を縮小するこ
とが可能となり、単位セル当勺のオン抵抗Ｒｏｎ （ｃ
ｅｌ ｌ ）を実効的に低下させて縦型電界効果トラン
ジスタの特性を向上させるという効果を有する。
に設けた開口部を利用して空乏層の形状を滑らかにし耐
圧を向上させるだめのＰ型拡散領域を一工程で形成する
ととＫよシ、単位セル当りのＰ型拡散領域を縮小するこ
とが可能となり、単位セル当勺のオン抵抗Ｒｏｎ （ｃ
ｅｌ ｌ ）を実効的に低下させて縦型電界効果トラン
ジスタの特性を向上させるという効果を有する。
また、単位面積当りのオン電圧Ａ−Ｒｏｎ（Ａ：電流、
Ｒｏｎ ：単位面積車シのオン抵抗）を同じにすれば
セル面積を小さくすることが可能で、半導体チップの寸
法を縮小できるという効果を有する。
Ｒｏｎ ：単位面積車シのオン抵抗）を同じにすれば
セル面積を小さくすることが可能で、半導体チップの寸
法を縮小できるという効果を有する。
第１図（ａ）〜（ｆ）及び第２図（ａ） 、 （ｂ）は
本発明の第１及び第２の実施例を説明するための工程順
に示した半導体チップの断面図、第３図（ａ）〜（Ｃ）
は能来の縦型電界トランジスタの製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・・・・「型シリコン基板、２・・・・・・Ｎ−
型エピタキシャル層、３・・・・・・ゲート絶Ｒ膜、４
・・・・・・多結晶シリコンＩＩ、！、５・・・・・・
開口部、６・・・・・・酸化シリコン膜、７・・・・・
・窒化シリコン膜、８・・・・・・開口部、９・・・・
・・Ｐ＋型拡散領域、１０・・・・・・酸化シリコン膜
、１１・・・・・・Ｎ＋型拡散領域、１２・・・・・・
酸化シリコン膜、１３・・。 ・・・開口部、１４・・“・・・ソース電極、１５・・
・・・・ドレイン電極、１６・・・・・・酸化シリコン
膜、１７・・°・°°開口部、１Ｂ・・・・・・Ｐ−型
拡散領域、１９・・・・・・開口部。 ／７ ７７Ａ／＋型儒斜瞳 第１Ｚ 第２図
本発明の第１及び第２の実施例を説明するための工程順
に示した半導体チップの断面図、第３図（ａ）〜（Ｃ）
は能来の縦型電界トランジスタの製造方法を説明するた
めの工程順に示した半導体チップの断面図である。 １・・・・・・「型シリコン基板、２・・・・・・Ｎ−
型エピタキシャル層、３・・・・・・ゲート絶Ｒ膜、４
・・・・・・多結晶シリコンＩＩ、！、５・・・・・・
開口部、６・・・・・・酸化シリコン膜、７・・・・・
・窒化シリコン膜、８・・・・・・開口部、９・・・・
・・Ｐ＋型拡散領域、１０・・・・・・酸化シリコン膜
、１１・・・・・・Ｎ＋型拡散領域、１２・・・・・・
酸化シリコン膜、１３・・。 ・・・開口部、１４・・“・・・ソース電極、１５・・
・・・・ドレイン電極、１６・・・・・・酸化シリコン
膜、１７・・°・°°開口部、１Ｂ・・・・・・Ｐ−型
拡散領域、１９・・・・・・開口部。 ／７ ７７Ａ／＋型儒斜瞳 第１Ｚ 第２図
Claims (1)
- 一導電型高濃度不純物を有する半導体基板上に一導電型
低濃度不純物を有するエピタキシャル層を形成し該エピ
タキシャル層の表面にゲート絶縁膜および多結晶シリコ
ン層を順次積層して形成する工程と、前記多結晶シリコ
ン層および前記ゲート絶縁膜を選択的に順次エッチング
して前記エピタキシャル層の表面に行列状に配列される
第１の開口部を形成する工程と、熱酸化法により前記第
１の開口部の前記エピタキシャル層の表面および前記多
結晶シリコンの表面に酸化シリコン膜を形成する工程と
、前記第１の開口部を含む表面に窒化シリコン膜を堆積
し選択的にエッチングして前記第１の開口部中央の前記
窒化シリコン膜に第２の開口部を設ける工程と、前記多
結晶シリコン層をマスクとして不純物をイオン注入し前
記エピタキシャル層の表面に前記第２の開口部では深く
前記第２の開口部以外の第１の開口部で浅い逆導電型の
第１の拡散領域を形成する工程と、熱酸化法により前記
窒化シリコン膜をマスクとして前記第２の開口部の前記
第１の拡散領域表面に前記窒化シリコン膜よりも厚い酸
化シリコン膜を形成する工程と、前記厚い酸化膜と前記
多結晶シリコン層をマスクとして不純物をイオン注入し
、前記第１の拡散領域の表面に一導電型の第２の拡散領
域を形成する工程と、前記第１の開口部を含む表面に層
間絶縁膜を堆積し前記第１の開口部の中央の前記層間絶
縁膜、前記窒化シリコン膜、前記厚い酸化シリコン膜、
前記酸化シリコン膜を選択的に順次エッチングして第３
の開口部を設け該第３の開口部の前記第１及び第２の拡
散領域とコンタクトするソース電極を前記開口部を含む
表面に設ける工程と、前記半導体基板の裏面にドレイン
電極を設ける工程とを含む縦型電界効果トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126610A JPS63291473A (ja) | 1987-05-22 | 1987-05-22 | 縦型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62126610A JPS63291473A (ja) | 1987-05-22 | 1987-05-22 | 縦型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63291473A true JPS63291473A (ja) | 1988-11-29 |
Family
ID=14939456
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62126610A Pending JPS63291473A (ja) | 1987-05-22 | 1987-05-22 | 縦型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63291473A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299868A (ja) * | 1991-03-28 | 1992-10-23 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔとその製造方法 |
| JPH04324684A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JPH04324642A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
-
1987
- 1987-05-22 JP JP62126610A patent/JPS63291473A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04299868A (ja) * | 1991-03-28 | 1992-10-23 | Sanyo Electric Co Ltd | パワーｍｏｓｆｅｔとその製造方法 |
| JPH04324684A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型バイポーラトランジスタとその製造方法 |
| JPH04324642A (ja) * | 1991-04-24 | 1992-11-13 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置の製造方法 |
| WO2011013380A1 (en) * | 2009-07-31 | 2011-02-03 | Fuji Electric Systems Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| JP2012527114A (ja) * | 2009-07-31 | 2012-11-01 | 富士電機株式会社 | 半導体装置の製造方法および半導体装置 |
| US9136352B2 (en) | 2009-07-31 | 2015-09-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9312379B2 (en) | 2009-07-31 | 2016-04-12 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| US9496370B2 (en) | 2009-07-31 | 2016-11-15 | Fuji Electric Co., Ltd. | Manufacturing method of semiconductor apparatus and semiconductor apparatus |
| JP2012033809A (ja) * | 2010-08-02 | 2012-02-16 | Fuji Electric Co Ltd | Ｍｏｓ型半導体装置 |
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