JPS5996761A - 多段構造半導体装置 - Google Patents
多段構造半導体装置Info
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- JPS5996761A JPS5996761A JP57208101A JP20810182A JPS5996761A JP S5996761 A JPS5996761 A JP S5996761A JP 57208101 A JP57208101 A JP 57208101A JP 20810182 A JP20810182 A JP 20810182A JP S5996761 A JPS5996761 A JP S5996761A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0688—Integrated circuits having a three-dimensional layout
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は主面部に素子形成領域１有する半導体基板と
この半導体基板上に眉間絶縁膜を介して積層され素子形
成領域を有する半導体単結晶層とを備えた多段構造半導
体装置に関するものである。
この半導体基板上に眉間絶縁膜を介して積層され素子形
成領域を有する半導体単結晶層とを備えた多段構造半導
体装置に関するものである。
第１図は従来の多段構造半導体装置の一例の構成を示す
斜視図である。
斜視図である。
図において、（１）はシリコン基板、（２）はシリコン
基板（１）の主面部に形成された半導体集積回路（ＩＣ
）素子、（３）はＩＣ素子（２）上に層間絶縁膜を介し
て設けられた第１層目のシリコン湘に形成されたＩＣ素
子、（４）はＩＣ素子（３）上に層間絶縁膜を介して設
けられた第２層目のシリコン層に形成されたＩＣ素子、
（５）はＩＣ素子（４）上に層間絶縁膜を介して設けら
れた第３層目のシリコン層に形成きれたＩＣ素子、（６
）はＩＣ素子（５）にフェースダウン接続された光電変
換回路素子である。これらのＩＣ素子（１） 、 （２
） 、 （３）’、 （４） 。
基板（１）の主面部に形成された半導体集積回路（ＩＣ
）素子、（３）はＩＣ素子（２）上に層間絶縁膜を介し
て設けられた第１層目のシリコン湘に形成されたＩＣ素
子、（４）はＩＣ素子（３）上に層間絶縁膜を介して設
けられた第２層目のシリコン層に形成されたＩＣ素子、
（５）はＩＣ素子（４）上に層間絶縁膜を介して設けら
れた第３層目のシリコン層に形成きれたＩＣ素子、（６
）はＩＣ素子（５）にフェースダウン接続された光電変
換回路素子である。これらのＩＣ素子（１） 、 （２
） 、 （３）’、 （４） 。
（５ンの機能は、ＩＣ素子（５）が前処理いわゆるＡ−
Ｄ処理を行い、ＩＣ素子（４）が記憶を行い、ＩＣ素子
（３）が外部への表示用のＤ−Ａ処理を行い、工Ｃ素子
（２）が画像処理を行うＣＰＵである。
Ｄ処理を行い、ＩＣ素子（４）が記憶を行い、ＩＣ素子
（３）が外部への表示用のＤ−Ａ処理を行い、工Ｃ素子
（２）が画像処理を行うＣＰＵである。
このように、この従来例の装置では、最上層の光電変換
回路素子（６）が外付けになっている。これをモノシリ
ンクに形成し、最上層を光電変換回路素子（６）とする
ためには、ＩＣ素子（５）上に設けられる眉間絶縁膜の
表面上に形成きれる光電変換回路素子（６）の形成用の
大きな面積の第４層目のシリコン層がよい結晶性を有す
る必要がある。しかし、この大きな面積の第４層目のシ
リコン層が、レーサーヒーム、電子ビームなどの高エネ
ルギービームの投射によって溶融されて単結晶化される
際に、結晶軸を決める種結晶がないので、この第４層目
のシリコン層の品質の均一性や再現性に問題があった。
回路素子（６）が外付けになっている。これをモノシリ
ンクに形成し、最上層を光電変換回路素子（６）とする
ためには、ＩＣ素子（５）上に設けられる眉間絶縁膜の
表面上に形成きれる光電変換回路素子（６）の形成用の
大きな面積の第４層目のシリコン層がよい結晶性を有す
る必要がある。しかし、この大きな面積の第４層目のシ
リコン層が、レーサーヒーム、電子ビームなどの高エネ
ルギービームの投射によって溶融されて単結晶化される
際に、結晶軸を決める種結晶がないので、この第４層目
のシリコン層の品質の均一性や再現性に問題があった。
これと同様の問題が第１層目ないし第３層目のシリコン
層にもあるので、装置の信頼性が失なわれるおそれがあ
った。甘だ、光電変換回路素子（６）、ＩＣ素子（５ン
、ＩＣ素子（４）、ＩＣ素子（３）、ＩＣ素子（２）お
よびＩＣ素子（１）の眉間絶縁膜を介して相対向する素
子間に信号を正確に授受する必要があるので、これらの
素子（６） 、 （５） 、 ｔ４） 、 ｔ３） 、
（２） 、 （１）の互いの間に介在する層間絶縁膜
にスルーホールを形成し、このスルーホールを通して形
成された金属配線で素子間の接続を行っている。しかし
、層間絶縁膜の表面上に素子形成用のシリコン層が形成
てれるので、系子間接続用の金属配線には、モリブデン
。
層にもあるので、装置の信頼性が失なわれるおそれがあ
った。甘だ、光電変換回路素子（６）、ＩＣ素子（５ン
、ＩＣ素子（４）、ＩＣ素子（３）、ＩＣ素子（２）お
よびＩＣ素子（１）の眉間絶縁膜を介して相対向する素
子間に信号を正確に授受する必要があるので、これらの
素子（６） 、 （５） 、 ｔ４） 、 ｔ３） 、
（２） 、 （１）の互いの間に介在する層間絶縁膜
にスルーホールを形成し、このスルーホールを通して形
成された金属配線で素子間の接続を行っている。しかし
、層間絶縁膜の表面上に素子形成用のシリコン層が形成
てれるので、系子間接続用の金属配線には、モリブデン
。
タングステンなどの高融点金属を使用せねばならず、”
その取り扱いにくさから、金属配線による接続が製造工
程上の大きな支障となっていた。
その取り扱いにくさから、金属配線による接続が製造工
程上の大きな支障となっていた。
この発明は、上述の欠点を改善する目的でなされたもの
で、半導体基板の主面上に設けられた層間絶縁膜の表面
上に形成され素子形成領域を有する半導体単結晶層の品
質の均一性および再現性をよくすることができ、かつ半
導体基板の素子形成領域と半導体単結晶層の素子形成領
域との接続を金属配線を使用しないでできるようにする
ことによって、信頼性のよい、しかも製造工程の簡単な
多段構造半導体装置を提供するものである。
で、半導体基板の主面上に設けられた層間絶縁膜の表面
上に形成され素子形成領域を有する半導体単結晶層の品
質の均一性および再現性をよくすることができ、かつ半
導体基板の素子形成領域と半導体単結晶層の素子形成領
域との接続を金属配線を使用しないでできるようにする
ことによって、信頼性のよい、しかも製造工程の簡単な
多段構造半導体装置を提供するものである。
第２図はこの発明の一実施例の多段構造半導体装置の構
成を示す断面図である。
成を示す断面図である。
図において、（ロ）はｐ形シリコン基板、（４）はｐ形
シリコン基板躯υの工面部に設けられこの主面部の素子
形成部分全分離するフィールド絶縁膜、（２３ａ）およ
び（２３ｂ）はｐ形シリコン基板Ｑ］）の主面部のフィ
ールド絶縁膜＠で分離でれた素子形成部分のうちの一つ
の素子形成部分の一方の側に形成さｈたｎ形のソース・
ドレイン領域で、ソース・ドレイン領域（２３ａ）はフ
ィールド絶縁膜（４）に接し、ソース・ドレイン領域（
２３ｂ）はソース・トレイン領域（２３ａ）との間に間
隔をおいて設けられている。
シリコン基板躯υの工面部に設けられこの主面部の素子
形成部分全分離するフィールド絶縁膜、（２３ａ）およ
び（２３ｂ）はｐ形シリコン基板Ｑ］）の主面部のフィ
ールド絶縁膜＠で分離でれた素子形成部分のうちの一つ
の素子形成部分の一方の側に形成さｈたｎ形のソース・
ドレイン領域で、ソース・ドレイン領域（２３ａ）はフ
ィールド絶縁膜（４）に接し、ソース・ドレイン領域（
２３ｂ）はソース・トレイン領域（２３ａ）との間に間
隔をおいて設けられている。
（２３Ｃ）はこの素子形成部分のソース・ドレイン領域
（２３ｂ）に関してソース・トレイン領域（２ａ）（！
Ｊとは反対側の部分にソース・ドレ１）領域（２３ｂ）
との間に開隔をおいてフィールド絶縁膜に）に接するよ
うに形成ぜれたｎ形部線領域、（至）はｐ形シリコン基
板（財）の主面部のｎ形部線領域（２３ｃ）か接するフ
ィールド絶縁膜■のｎ形部線領域（Ｆ１ａ）側とは反対
側の部分にフィールド絶縁膜（４）に接して形成でれた
ｎ形部線領域、■はｐ形シリコン基板ｃ２ｖの工面部の
ソース・ドレイン領域（２３ａ）か接するフィールド絶
縁膜脅のソース・ドレイン領域（２３ａ）側とは反対側
の部分にフィールド て形成されたｎ影領域、（２ａａ）はｎ影領域に）の表
面部にフィールド絶縁膜＠に接して形成されたｐ形のソ
ース・ドレイン領域、（２６ｂ）はｎ影領域（ハ）の表
面部にソース・ドレイン領域（ ２６ａ）との間に間隔
をおいて形成されたｐ形のソース・ドレイン領域、（２
７ａ）および（２７ｂ）は多結晶シｌ）コン層７５瓢ら
なりＰ形シリコン基板Ｃυの主面部のソース・ドレイン
領域（２３ａ）とソース・ドレイン領域（２３ｂ）との
間の部分上およびソース・トレイン領域（２３ｂ）とｎ
形部線領域（２３ｃ）との間の部分上にそれぞれゲート
絶縁膜（ ２７ａｌ）およびゲート絶縁膜（ ２７ｂｌ
）を介して形成されたゲート電極、翰は多結晶７１ノコ
ン層からなりｎ形領域曽の表面部のソース・ドレイン領
域（２６ａ）とソース・ドレイン領域（２６ｂ）との間
の部分上にゲート絶縁膜（２８ａ）を介して形成された
ゲート電極、（ト）は多結晶シ１ノコン層力為らなり一
方の端部かｎ形部線領域（２３Ｃ）の一部に接続されフ
ィールド絶縁膜（ホ）の表面上を通って他方の端部がｎ
形配線領域（ハ）の一部に接続きれた配線層、に）はソ
ース・ドレイン領域（２３ａ） 、 （２３ｂ）、（２
６ａ）（２６ｂ）およびｎ形配線領域（２３ｃ）、（ハ
）上、ゲート電極（２’ｉ’ａ） ＋ （２７ｂ） を
鱒の表面上並びに配線層−の表面上にわたって形成はれ
た眉間絶縁膜、（３１ａ） 、 （３１ｂ）および（３
１ｃ）は層間絶縁膜■にソース・ドレイン領域（２６ａ
） 、 ｎ形配線領域（２３０）およびｎ形配線領域（
ハ）に達するように形成てれたスルーホール、に）は眉
間絶縁膜に）の表面上に形成されソース・ドレイン領域
（２６ａ）、ｎ形配線領域（２３＋？りおよびｎ形配線
領域（至）Ｋそれぞれ一部分がスルーホール（３１ａ）
、スルーホール（３１ｂ）およびスルーホール（３１ｃ
）を通して接する後述のＭＯＳ ）ランジスタ形成用の
シリコン層を分離するフィールド絶縁膜、（至）は眉間
絶縁腹切のスルーホール（３１ａ）がある部分上にフィ
ールド絶縁膜μｓで分離でれて形成され一部分がスルー
ホール（３１ａ）を通してソース・ドレイン領域（２６
ａ）に接するｎＭＯＳトランジスタ形成用のｐ形シリコ
ン層で、（３３ａ）はｐ形シリコン層閃のスルーホール
（ａｌａ）の上の部分に形成されたｎ形のソース・ドレ
イン領域、（３３ｂ）はｐ形シリコン層ゆにソース・ド
レイン領域（３３ａ）との間に間隔をおいて形成された
ｎ形のソース・ドレイン領域、（３３ｃ）は多結晶シリ
コン層からなりＰ形シリコン層（至）のソース・ドレイ
ン領域（３３ａ）とソース・ドレイン領域（３３ｂ）と
の間の部分上にゲート絶縁膜（３３ｃｌ）を介して形成
場れたケート電極テする。（ロ）は層間絶縁膜（７）の
スルーホール（３１ｂ）がある部分上にフィールド絶縁
膜ゆで分離されて形成され一部分がスルーホール（３Ｌ
ｂ）を通してｎ形配線領域（２３ｃ）に接するｐＭＯ８
）ランジスタ形成用のｎ形シリコン層で、（３４ａ）は
ｎ形シリコン層嘱のスルーホール（３１ｂ）の上の部分
に形成されたｐ形のソース・ドレイン領域、（３４ｂ）
はｎ形シリコン層−にソース・ドレイン領域（３＋ａ）
との間に間隔をおいて形成されたｐ形のソース・ドレイ
ン領域、（３４Ｃ）は多結晶シリコン層がらな、９ｎ形
シリコン層図のソース・ドレイン領域（３４ａ） （！
：ソース・ドレイン領域（３４ｂ）との間の部分上にゲ
ート絶縁膜（３４ｃｌ）を介して形成きれたゲート電極
である。に）は層間絶縁膜（７）のスルーホール（３１
ａ） カある部分上にフィールド絶縁膜に）で分離され
て形成され一部分がスルーホール（３１ｃ）を通してｎ
形配線領域ＣＩＱＫ接するｐＭＯＳトランジスタ形成用
のｎ形シリコン層で、（３５ａ）はｎ形シリコン層（７
）のスルーホール（ＳＩＣ）の上の部分に形成されたｐ
形のソース・ドレイン領域、（３５ｂ） ｒｌｉｎ形シ
リコン層に）にソース・ドレイン領域（３５ａ）との間
に間隔をおいて形成されたｐ形のソース・ドレイン領域
、（３５０）は多結晶シリコン層からなｐｎ形シリコン
層に）のソース・ドレイン領域（３５ａ）とソース・ド
レイン領域（３５ｂ）との間の部分上にゲート絶縁膜（
３５ｃ１）を介して形成されたゲート電極である。（至
）はソース・ドレイン領域（３３ａ）、（３３ｂ）、（
３４ａ）、（３４ｂ）。
（２３ｂ）に関してソース・トレイン領域（２ａ）（！
Ｊとは反対側の部分にソース・ドレ１）領域（２３ｂ）
との間に開隔をおいてフィールド絶縁膜に）に接するよ
うに形成ぜれたｎ形部線領域、（至）はｐ形シリコン基
板（財）の主面部のｎ形部線領域（２３ｃ）か接するフ
ィールド絶縁膜■のｎ形部線領域（Ｆ１ａ）側とは反対
側の部分にフィールド絶縁膜（４）に接して形成でれた
ｎ形部線領域、■はｐ形シリコン基板ｃ２ｖの工面部の
ソース・ドレイン領域（２３ａ）か接するフィールド絶
縁膜脅のソース・ドレイン領域（２３ａ）側とは反対側
の部分にフィールド て形成されたｎ影領域、（２ａａ）はｎ影領域に）の表
面部にフィールド絶縁膜＠に接して形成されたｐ形のソ
ース・ドレイン領域、（２６ｂ）はｎ影領域（ハ）の表
面部にソース・ドレイン領域（ ２６ａ）との間に間隔
をおいて形成されたｐ形のソース・ドレイン領域、（２
７ａ）および（２７ｂ）は多結晶シｌ）コン層７５瓢ら
なりＰ形シリコン基板Ｃυの主面部のソース・ドレイン
領域（２３ａ）とソース・ドレイン領域（２３ｂ）との
間の部分上およびソース・トレイン領域（２３ｂ）とｎ
形部線領域（２３ｃ）との間の部分上にそれぞれゲート
絶縁膜（ ２７ａｌ）およびゲート絶縁膜（ ２７ｂｌ
）を介して形成されたゲート電極、翰は多結晶７１ノコ
ン層からなりｎ形領域曽の表面部のソース・ドレイン領
域（２６ａ）とソース・ドレイン領域（２６ｂ）との間
の部分上にゲート絶縁膜（２８ａ）を介して形成された
ゲート電極、（ト）は多結晶シ１ノコン層力為らなり一
方の端部かｎ形部線領域（２３Ｃ）の一部に接続されフ
ィールド絶縁膜（ホ）の表面上を通って他方の端部がｎ
形配線領域（ハ）の一部に接続きれた配線層、に）はソ
ース・ドレイン領域（２３ａ） 、 （２３ｂ）、（２
６ａ）（２６ｂ）およびｎ形配線領域（２３ｃ）、（ハ
）上、ゲート電極（２’ｉ’ａ） ＋ （２７ｂ） を
鱒の表面上並びに配線層−の表面上にわたって形成はれ
た眉間絶縁膜、（３１ａ） 、 （３１ｂ）および（３
１ｃ）は層間絶縁膜■にソース・ドレイン領域（２６ａ
） 、 ｎ形配線領域（２３０）およびｎ形配線領域（
ハ）に達するように形成てれたスルーホール、に）は眉
間絶縁膜に）の表面上に形成されソース・ドレイン領域
（２６ａ）、ｎ形配線領域（２３＋？りおよびｎ形配線
領域（至）Ｋそれぞれ一部分がスルーホール（３１ａ）
、スルーホール（３１ｂ）およびスルーホール（３１ｃ
）を通して接する後述のＭＯＳ ）ランジスタ形成用の
シリコン層を分離するフィールド絶縁膜、（至）は眉間
絶縁腹切のスルーホール（３１ａ）がある部分上にフィ
ールド絶縁膜μｓで分離でれて形成され一部分がスルー
ホール（３１ａ）を通してソース・ドレイン領域（２６
ａ）に接するｎＭＯＳトランジスタ形成用のｐ形シリコ
ン層で、（３３ａ）はｐ形シリコン層閃のスルーホール
（ａｌａ）の上の部分に形成されたｎ形のソース・ドレ
イン領域、（３３ｂ）はｐ形シリコン層ゆにソース・ド
レイン領域（３３ａ）との間に間隔をおいて形成された
ｎ形のソース・ドレイン領域、（３３ｃ）は多結晶シリ
コン層からなりＰ形シリコン層（至）のソース・ドレイ
ン領域（３３ａ）とソース・ドレイン領域（３３ｂ）と
の間の部分上にゲート絶縁膜（３３ｃｌ）を介して形成
場れたケート電極テする。（ロ）は層間絶縁膜（７）の
スルーホール（３１ｂ）がある部分上にフィールド絶縁
膜ゆで分離されて形成され一部分がスルーホール（３Ｌ
ｂ）を通してｎ形配線領域（２３ｃ）に接するｐＭＯ８
）ランジスタ形成用のｎ形シリコン層で、（３４ａ）は
ｎ形シリコン層嘱のスルーホール（３１ｂ）の上の部分
に形成されたｐ形のソース・ドレイン領域、（３４ｂ）
はｎ形シリコン層−にソース・ドレイン領域（３＋ａ）
との間に間隔をおいて形成されたｐ形のソース・ドレイ
ン領域、（３４Ｃ）は多結晶シリコン層がらな、９ｎ形
シリコン層図のソース・ドレイン領域（３４ａ） （！
：ソース・ドレイン領域（３４ｂ）との間の部分上にゲ
ート絶縁膜（３４ｃｌ）を介して形成きれたゲート電極
である。に）は層間絶縁膜（７）のスルーホール（３１
ａ） カある部分上にフィールド絶縁膜に）で分離され
て形成され一部分がスルーホール（３１ｃ）を通してｎ
形配線領域ＣＩＱＫ接するｐＭＯＳトランジスタ形成用
のｎ形シリコン層で、（３５ａ）はｎ形シリコン層（７
）のスルーホール（ＳＩＣ）の上の部分に形成されたｐ
形のソース・ドレイン領域、（３５ｂ） ｒｌｉｎ形シ
リコン層に）にソース・ドレイン領域（３５ａ）との間
に間隔をおいて形成されたｐ形のソース・ドレイン領域
、（３５０）は多結晶シリコン層からなｐｎ形シリコン
層に）のソース・ドレイン領域（３５ａ）とソース・ド
レイン領域（３５ｂ）との間の部分上にゲート絶縁膜（
３５ｃ１）を介して形成されたゲート電極である。（至
）はソース・ドレイン領域（３３ａ）、（３３ｂ）、（
３４ａ）、（３４ｂ）。
（３５ａ） 、 （３５ｂ）、ゲート電極（３３ｃ）、
（３＋ｃ）、（３５ｃ）、およびフィールド絶縁膜に）
の全上面上にわたって形成された表面保護用絶縁膜であ
る。
（３＋ｃ）、（３５ｃ）、およびフィールド絶縁膜に）
の全上面上にわたって形成された表面保護用絶縁膜であ
る。
このように構成されたこの実施例では、ｐ形シリコン層
曽、ｎ形シリコン層賛およびｎ形シリコ蒐 ン層稗がそれぞれソース・ドレイン領域（２６ａ） 、
ｎ形配線領域（２３ｃ）およびｎ形配線領域（ハ）にス
ルーホール（３１ａ）、スルーホール（３１ｂ）および
スルーホール（３１ｃ）を通して接しているので、シリ
コン層Ｑ、■、曽が、レーザービーム、電子ビームナト
の高エネルギービームの投射によって溶融きれて単結晶
化きれる際に、ソース・ドレイン領域（２ｅａ）。
曽、ｎ形シリコン層賛およびｎ形シリコ蒐 ン層稗がそれぞれソース・ドレイン領域（２６ａ） 、
ｎ形配線領域（２３ｃ）およびｎ形配線領域（ハ）にス
ルーホール（３１ａ）、スルーホール（３１ｂ）および
スルーホール（３１ｃ）を通して接しているので、シリ
コン層Ｑ、■、曽が、レーザービーム、電子ビームナト
の高エネルギービームの投射によって溶融きれて単結晶
化きれる際に、ソース・ドレイン領域（２ｅａ）。
ｎ形配線領域（２３０）およびｎ形配線領域（Ａのｐ形
シリコン層（至）、ｎ形シリコン層例およびｎ形シリコ
ン層（至）との各接触部が種結晶の役目をする。従って
、シリコン層ｃｎ、ｗ、（至）の結晶軸がＰ形シリコン
基板ｅυの結晶軸と同一になるので、これらのシリコン
層（至）、惧、（至）の品誓の均一性および再現性がよ
くなシ、装置の信頼性の向上を図ることができる。また
、ソース・ドレイン領域（３３５Ｌ）とソース・トレイ
ン領域（２６ａ ）との間、ソース・ドレイン領域（３
４ａ）とｎ形配線領域（２３ｃ）との間およびソース・
ドレイン領域（３５ａ）とｎ形配＃領域（至）との間を
、第１図に示した従来例のように、金属配線を用いて接
続する６畏がないので、装置の製造工程が簡単罠なる。
シリコン層（至）、ｎ形シリコン層例およびｎ形シリコ
ン層（至）との各接触部が種結晶の役目をする。従って
、シリコン層ｃｎ、ｗ、（至）の結晶軸がＰ形シリコン
基板ｅυの結晶軸と同一になるので、これらのシリコン
層（至）、惧、（至）の品誓の均一性および再現性がよ
くなシ、装置の信頼性の向上を図ることができる。また
、ソース・ドレイン領域（３３５Ｌ）とソース・トレイ
ン領域（２６ａ ）との間、ソース・ドレイン領域（３
４ａ）とｎ形配線領域（２３ｃ）との間およびソース・
ドレイン領域（３５ａ）とｎ形配＃領域（至）との間を
、第１図に示した従来例のように、金属配線を用いて接
続する６畏がないので、装置の製造工程が簡単罠なる。
この実施例では、ｐ形シリコン基板？υを用いる場合に
ついて述べたが、この発明はｎ形シリコン基板を用いる
場合についても適用することができる。壕だ、この実施
例では、ｐ形シリコン基板シυの主面上に層間絶縁膜ｑ
を介してＲＡＯＳトランジスタ形成用のシリコン層（２
）１図、（至）を形成した２段構造である場合を例にと
り述べたが、この発明は３段以上の多段構造である場合
にも適用することができる。この場合には、層間絶縁膜
に形成されたスルーホールを通してこの層間絶縁膜の表
面上に形成された半導体単結晶層の素子活性領域の一部
分がこの層間絶縁膜の下に設けられた半導体単結晶層の
素子活性領域の一部分に接するようにすればよい。
ついて述べたが、この発明はｎ形シリコン基板を用いる
場合についても適用することができる。壕だ、この実施
例では、ｐ形シリコン基板シυの主面上に層間絶縁膜ｑ
を介してＲＡＯＳトランジスタ形成用のシリコン層（２
）１図、（至）を形成した２段構造である場合を例にと
り述べたが、この発明は３段以上の多段構造である場合
にも適用することができる。この場合には、層間絶縁膜
に形成されたスルーホールを通してこの層間絶縁膜の表
面上に形成された半導体単結晶層の素子活性領域の一部
分がこの層間絶縁膜の下に設けられた半導体単結晶層の
素子活性領域の一部分に接するようにすればよい。
以上、説明したように、この発明の多段構造半導体装置
では、半導体基板の主面部に形成された第１の素子活性
領域の一部分に、上記半導体基板の主面上に設けられた
層間絶縁膜の表面上に形成された半導体単結晶層の第２
の素子活性領域の一部分が、上記層間絶縁膜に形成きれ
たスルーホールを通して接しているので、上記半導体単
結晶層が形成てれる際に、上記第１の素子活性領域の上
記第２の素子活性領域との接触部が褌結晶の役目をする
。従って、上記半導体単結晶層の結晶軸が上記半導体基
板の結晶軸と同一になるので、上記半導体単結晶層の品
質の均一性および再現性がよくなり、装置の信頼性の向
上を図ることができる。
では、半導体基板の主面部に形成された第１の素子活性
領域の一部分に、上記半導体基板の主面上に設けられた
層間絶縁膜の表面上に形成された半導体単結晶層の第２
の素子活性領域の一部分が、上記層間絶縁膜に形成きれ
たスルーホールを通して接しているので、上記半導体単
結晶層が形成てれる際に、上記第１の素子活性領域の上
記第２の素子活性領域との接触部が褌結晶の役目をする
。従って、上記半導体単結晶層の結晶軸が上記半導体基
板の結晶軸と同一になるので、上記半導体単結晶層の品
質の均一性および再現性がよくなり、装置の信頼性の向
上を図ることができる。
また、上記第１の素子活性領域と上記第２の素子活性領
域との間を、従来例のように、余端配線を使用して接続
する必要がないので、製造工程が簡単になる。
域との間を、従来例のように、余端配線を使用して接続
する必要がないので、製造工程が簡単になる。
第１図は従来の多段構造半導体装置の一例の構成を示す
斜視図、第２図はこの発明の一実施例の多段構造半導体
装置の構成を示す断面図である０図において、ゆけｐ形
シリコン基板（半導体基板）、（イ）および（２）はそ
れぞれ第１および第２のフィールド絶縁膜、（２３ａ）
、（２３ｂ） 、（２６ａ）および（２６ｂ）はソー
ス・ドレイン領域（第１の木子形成領域の一部）、（２
３ｃ）および（ハ）はｎ形配線領域（第１の素子形成領
域の一部）、…は層間絶縁膜、（３１ａ）。 （３１ｂ）および（３１ｃ）はスルーホール、（ハ）、
（至）および（至）はシリコン層（半導体単結晶層）、
（３３ａ）。 （３３ｂ） 、 ’（３４ａ７ 、 ’（３４ｂ） 、
（３５ａ）および（３５ｂ）はソース・ドレイン領域
（第２の素子形成領域のｍ−）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信−（外１名） 手続補正書（自発） ５８２ Ｌ８ 特許庁長官１ｊｊン １、事件の表示 特願昭５’ｉ’−２０８１０１
号２、発明の名称 多段構造半導体装置３、補正を
する者 事件との関係 特許出願人 ｆ主 所 東京都千代田区丸の内二丁目２番３
号名 称（６０１） 三菱電機株式会社代表者片山
仁ハ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細簀の発明の詳細な説明の祠 ６、 ｖｆＩｉ正（Ｄ Ｆ’３ Ｖ （１） 明細簀の第３負第１３行に「第１層目」と２
るのを「第２層目」と訂正する。 以上
斜視図、第２図はこの発明の一実施例の多段構造半導体
装置の構成を示す断面図である０図において、ゆけｐ形
シリコン基板（半導体基板）、（イ）および（２）はそ
れぞれ第１および第２のフィールド絶縁膜、（２３ａ）
、（２３ｂ） 、（２６ａ）および（２６ｂ）はソー
ス・ドレイン領域（第１の木子形成領域の一部）、（２
３ｃ）および（ハ）はｎ形配線領域（第１の素子形成領
域の一部）、…は層間絶縁膜、（３１ａ）。 （３１ｂ）および（３１ｃ）はスルーホール、（ハ）、
（至）および（至）はシリコン層（半導体単結晶層）、
（３３ａ）。 （３３ｂ） 、 ’（３４ａ７ 、 ’（３４ｂ） 、
（３５ａ）および（３５ｂ）はソース・ドレイン領域
（第２の素子形成領域のｍ−）である。 なお、図中同一符号はそれぞれ同一または相当部分を示
す。 代理人 葛野信−（外１名） 手続補正書（自発） ５８２ Ｌ８ 特許庁長官１ｊｊン １、事件の表示 特願昭５’ｉ’−２０８１０１
号２、発明の名称 多段構造半導体装置３、補正を
する者 事件との関係 特許出願人 ｆ主 所 東京都千代田区丸の内二丁目２番３
号名 称（６０１） 三菱電機株式会社代表者片山
仁ハ部 ４、代理人 住 所 東京都千代田区丸の内二丁目２番３号
５、補正の対象 明細簀の発明の詳細な説明の祠 ６、 ｖｆＩｉ正（Ｄ Ｆ’３ Ｖ （１） 明細簀の第３負第１３行に「第１層目」と２
るのを「第２層目」と訂正する。 以上
Claims (1)
- （１）主面部に第１のフィールド絶縁膜によって互いに
分離された複数個の第１の素子形成領域を有する半導体
基板、上記第１のフィールド絶縁膜の表面上および上記
半導体基板の上記複数個の第１の素子形成領域を含む全
主面上にわたって形成をれ上記複数個の第１の素子形成
領域の表面の一部にそれぞれ通ずるスルーホールが設け
られた層間絶縁膜、運びにこの眉間絶縁膜の表面上に形
成された第２のフィールド絶縁膜によって互いに分離さ
れ上記スルーホールを通して一部分が上記第１の素子形
成領域の一部に接する第２の素子形成領域を有する半導
体単結晶層を備えた多段構造半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208101A JPS5996761A (ja) | 1982-11-25 | 1982-11-25 | 多段構造半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57208101A JPS5996761A (ja) | 1982-11-25 | 1982-11-25 | 多段構造半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5996761A true JPS5996761A (ja) | 1984-06-04 |
Family
ID=16550648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57208101A Pending JPS5996761A (ja) | 1982-11-25 | 1982-11-25 | 多段構造半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5996761A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203359A (ja) * | 1986-03-03 | 1987-09-08 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
| JPS62234350A (ja) * | 1986-04-04 | 1987-10-14 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5008724A (en) * | 1987-02-27 | 1991-04-16 | Kabushiki Kaisha Toshiba | Semiconductor device |
| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
| JPS5743455A (en) * | 1980-08-29 | 1982-03-11 | Fujitsu Ltd | Complementary type semiconductor device |
| JPS57155764A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57155765A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
-
1982
- 1982-11-25 JP JP57208101A patent/JPS5996761A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56111238A (en) * | 1980-01-07 | 1981-09-02 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor ic device |
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| JPS57155764A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS57155765A (en) * | 1981-03-20 | 1982-09-25 | Fujitsu Ltd | Manufacture of semiconductor device |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62203359A (ja) * | 1986-03-03 | 1987-09-08 | Mitsubishi Electric Corp | 積層型半導体装置およびその製造方法 |
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| US5477073A (en) * | 1993-08-20 | 1995-12-19 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| US5821137A (en) * | 1993-08-20 | 1998-10-13 | Casio Computer Co., Ltd. | Thin film semiconductor device including a driver and a matrix circuit |
| US5606186A (en) * | 1993-12-20 | 1997-02-25 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit including opposed substrates of different semiconductor materials and method of manufacturing the semiconductor integrated circuit |
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