JPS586152A - トランジスタパツケ−ジの製造方法 - Google Patents
トランジスタパツケ−ジの製造方法Info
- Publication number
- JPS586152A JPS586152A JP10464781A JP10464781A JPS586152A JP S586152 A JPS586152 A JP S586152A JP 10464781 A JP10464781 A JP 10464781A JP 10464781 A JP10464781 A JP 10464781A JP S586152 A JPS586152 A JP S586152A
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- base
- package
- protruding part
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＧａＡｓＦ Ｅ Ｔ （砒化ガリウム電界効果
トランジスタ）などのマイクロ波帯のトランジスタのパ
ッケージの製造方法の改良に関するものである。さらに
詳しく言えばフリップテフブ構造の高出力ＧａＡｓＦ
Ｅ Ｔのパッケージの製造方法に関するものである。＃
Ｉ１図はＱＩＡＩＦＥＴの基本構成を示した図で同図（
ａ）は平面図、缶）は第１図（ａ）のＡ−Ａ’繍断面図
である。第１図において（１）はＦＥＴのチップで、チ
ップ上にソース電極（２）、ドレイン電極（３八ゲート
電極（４）が構成されている。第１図６）に示す部分斡
は動作層でｎ ｌ１ＩＧｉＡｓで他の部分は半絶縁性基
板であり、鋤１図軸）の点線の内個が動作層である。ソ
ース電極（２）とドレイン電極（１）はいずれも動作層
（至）に対しオーム性接触を形成するように作られ、電
極金属とじτはＡｕ−Ｇｏ金合金使われることが多い、
ゲート電極（４）はショットキ接合を形成するように作
られＡＩが使われることが多い。
トランジスタ）などのマイクロ波帯のトランジスタのパ
ッケージの製造方法の改良に関するものである。さらに
詳しく言えばフリップテフブ構造の高出力ＧａＡｓＦ
Ｅ Ｔのパッケージの製造方法に関するものである。＃
Ｉ１図はＱＩＡＩＦＥＴの基本構成を示した図で同図（
ａ）は平面図、缶）は第１図（ａ）のＡ−Ａ’繍断面図
である。第１図において（１）はＦＥＴのチップで、チ
ップ上にソース電極（２）、ドレイン電極（３八ゲート
電極（４）が構成されている。第１図６）に示す部分斡
は動作層でｎ ｌ１ＩＧｉＡｓで他の部分は半絶縁性基
板であり、鋤１図軸）の点線の内個が動作層である。ソ
ース電極（２）とドレイン電極（１）はいずれも動作層
（至）に対しオーム性接触を形成するように作られ、電
極金属とじτはＡｕ−Ｇｏ金合金使われることが多い、
ゲート電極（４）はショットキ接合を形成するように作
られＡＩが使われることが多い。
さて、第１図に示した構造のＧａＡｓ Ｆ Ｋ Ｔは最
も基本的なもので、高出力化するためには９１１図のも
のを多数個並列にする必要となる。＃！３図伽）は高出
力ＧａＡｉＦ Ｅ Ｔの電極配置を示した平面図である
。このように多数個の電極が存在する場合、パッケージ
にチップ（１）をマウントし、パッケージのリードへ各
電極を配線する際、多くの配線が必要となる。特に第２
図に示した場合では、ソース電極Ｑ）が６ケ所に分離し
ているため、少（とも６本の配線を行なう必要がある゛
、さちに不都合な点としては、例えばＡｕ線などによる
配線をする場合、チップの中央部にあるソース電極と端
にあるソース電極とでは配線に必灸なＡｕ線の長さが異
なり。
も基本的なもので、高出力化するためには９１１図のも
のを多数個並列にする必要となる。＃！３図伽）は高出
力ＧａＡｉＦ Ｅ Ｔの電極配置を示した平面図である
。このように多数個の電極が存在する場合、パッケージ
にチップ（１）をマウントし、パッケージのリードへ各
電極を配線する際、多くの配線が必要となる。特に第２
図に示した場合では、ソース電極Ｑ）が６ケ所に分離し
ているため、少（とも６本の配線を行なう必要がある゛
、さちに不都合な点としては、例えばＡｕ線などによる
配線をする場合、チップの中央部にあるソース電極と端
にあるソース電極とでは配線に必灸なＡｕ線の長さが異
なり。
電気的な不ぞろいが生じ特性の劣化の原因となる。
このような不都合を解法する手段として、フリップチッ
プ法といわれるボンデング法が使われている０ＭＪち、
＃Ｉ２図（ａ）の斜線で示した部分に、例えばＡｕを厚
く（例えば５０μｍ）メッキし、第２図６）にその断面
を示すようにし、パッケージに熱圧着する方法がある。
プ法といわれるボンデング法が使われている０ＭＪち、
＃Ｉ２図（ａ）の斜線で示した部分に、例えばＡｕを厚
く（例えば５０μｍ）メッキし、第２図６）にその断面
を示すようにし、パッケージに熱圧着する方法がある。
（第８Ｆｇ）、第８図は７（リップチ、ブ法でチップを
金属ベースへ装着した状態を示す断面図である。第８図
の（５）は金属ベースで（６）は例えばアルミナ七ラミ
ック等の誘電体である。第４図は第８図を斜視図で示し
たものである。第４図に示すようにＳ電体（６）の表面
はメタライズ（υが施されており、その上にチップ（１
）が付けられている。一般的にはメタライブの表面及び
、金属ベースは金メッキされており、各ｗｌ極のメッキ
層（２）（２）、Ｏも金メッキである。
金属ベースへ装着した状態を示す断面図である。第８図
の（５）は金属ベースで（６）は例えばアルミナ七ラミ
ック等の誘電体である。第４図は第８図を斜視図で示し
たものである。第４図に示すようにＳ電体（６）の表面
はメタライズ（υが施されており、その上にチップ（１
）が付けられている。一般的にはメタライブの表面及び
、金属ベースは金メッキされており、各ｗｌ極のメッキ
層（２）（２）、Ｏも金メッキである。
さて、このような方法でフリンプチップボンディングを
する場合、１１１１１体基板（６）の表面と金属ベース
の突起部−の表面は完全な同一平面でなければならない
。
する場合、１１１１１体基板（６）の表面と金属ベース
の突起部−の表面は完全な同一平面でなければならない
。
従来、金属ベース（ｆ）と誘電体基板（６）を別々に作
り、それらをはり合せてフリップチップ用のパッケージ
としていた。そのため要求される加工精度は極めてきび
しく、しかも歩留もが非常に悪かった。
り、それらをはり合せてフリップチップ用のパッケージ
としていた。そのため要求される加工精度は極めてきび
しく、しかも歩留もが非常に悪かった。
本発明は上記の点にかんがみてなされたものでフリップ
チップ用のパッケージを容品に作る二方法を与えるもの
である。＃ｉ６図は本発明によるパッケージの製法を示
したもので、まず金属ベース（５）を作る（ａ）％次い
で誘電体（６）を張りつける缶）、このとき、一般には
誘電体基板（６）の表面と金属ベース（６）の突起部−
の表面とは同一平面にはならないはずである。（図では
金属ベース部が誘電体基板よりつき出した場合を示して
いる０次に、基板（・）とベース（５）を張りつけた状
態で表面を研磨するとｗｉ６図（ｃ）に示すように完全
な平面が得られる０次に＃Ｉ５図（ｃ）の状態の表面全
面に１１２例えばＣｒ／、Ａｌｌを真空蒸着し、次いで
Ａｕメフキを施し、写真製版法によし第４図に示すよう
なメタライズパターン（７）を形成する。
チップ用のパッケージを容品に作る二方法を与えるもの
である。＃ｉ６図は本発明によるパッケージの製法を示
したもので、まず金属ベース（５）を作る（ａ）％次い
で誘電体（６）を張りつける缶）、このとき、一般には
誘電体基板（６）の表面と金属ベース（６）の突起部−
の表面とは同一平面にはならないはずである。（図では
金属ベース部が誘電体基板よりつき出した場合を示して
いる０次に、基板（・）とベース（５）を張りつけた状
態で表面を研磨するとｗｉ６図（ｃ）に示すように完全
な平面が得られる０次に＃Ｉ５図（ｃ）の状態の表面全
面に１１２例えばＣｒ／、Ａｌｌを真空蒸着し、次いで
Ａｕメフキを施し、写真製版法によし第４図に示すよう
なメタライズパターン（７）を形成する。
このようにして、従来は非常に困難であった完全平面を
有するフリップチップ用パッケージがで壷る１本発明方
法によれば、従来法に比べて個々の部分の寸法精度をそ
れ程要求されず、しかも原理的に完全な平面が得られ、
従来法に比べて安価となり、歩留も向上するなど、本発
明の工業的価値は大番い。
有するフリップチップ用パッケージがで壷る１本発明方
法によれば、従来法に比べて個々の部分の寸法精度をそ
れ程要求されず、しかも原理的に完全な平面が得られ、
従来法に比べて安価となり、歩留も向上するなど、本発
明の工業的価値は大番い。
説明においてはＧ龜ＡｓＦＥＴを例にとって説明したが
、Ｗｎの半導体素子にも適用できることは明らかである
。
、Ｗｎの半導体素子にも適用できることは明らかである
。
４１１図はＧａＡｓ Ｆ Ｅ Ｔを説明するための図、
第２図は高出力ＧａＡｓ Ｆ Ｅ Ｔを説明するための
図、第８図％＃ｉ４図はフリップチップボンディング法
を説明する図％ｇＳ図は本発明を説明するための図であ
る。 図中、（１）・・・Ｇ＠Ａ協ＦＥＴチフブ、（２）・・
・ソース電極、（３）・・・ドレイン′Ｒｔａ１１％（
４）・・・ゲート電極、（５）・・・金属ベース、（６
）・・・誘電体基板、（７）−・リタライズ金属、輪・
・・動作層、（２）、 ｂｕ 、 Ｕ・・・厚メッキ層
、１１）−・・ベース金属（５）の突起部を示す。 なお、同一符号は同−又は相当部分を示す。 代理人 葛舒信− 第１図 （ｂ） （０ン 第２図 第：３図 第４図 第５図
第２図は高出力ＧａＡｓ Ｆ Ｅ Ｔを説明するための
図、第８図％＃ｉ４図はフリップチップボンディング法
を説明する図％ｇＳ図は本発明を説明するための図であ
る。 図中、（１）・・・Ｇ＠Ａ協ＦＥＴチフブ、（２）・・
・ソース電極、（３）・・・ドレイン′Ｒｔａ１１％（
４）・・・ゲート電極、（５）・・・金属ベース、（６
）・・・誘電体基板、（７）−・リタライズ金属、輪・
・・動作層、（２）、 ｂｕ 、 Ｕ・・・厚メッキ層
、１１）−・・ベース金属（５）の突起部を示す。 なお、同一符号は同−又は相当部分を示す。 代理人 葛舒信− 第１図 （ｂ） （０ン 第２図 第：３図 第４図 第５図
Claims (1)
- （１）一部に突起部を有する金属ベースと、誘電体基板
とから成り、前記金属ベース突起部外の部分に誘電体基
板をはりつけ、然る後金属ベース突起部と誘電体基板表
面が同一平面になるように研磨し、その後誘電体基板表
面にマイクロストリップ線路を形成することを特徴とす
るトランジスタパッケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10464781A JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10464781A JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS586152A true JPS586152A (ja) | 1983-01-13 |
Family
ID=14386250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10464781A Pending JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS586152A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625370A (en) * | 1984-12-17 | 1986-12-02 | Yoshida Kogyo K. K. | Hook-and-eye assembly |
| US5150197A (en) * | 1989-10-05 | 1992-09-22 | Digital Equipment Corporation | Die attach structure and method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915328A (ja) * | 1972-05-18 | 1974-02-09 |
-
1981
- 1981-07-03 JP JP10464781A patent/JPS586152A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4915328A (ja) * | 1972-05-18 | 1974-02-09 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4625370A (en) * | 1984-12-17 | 1986-12-02 | Yoshida Kogyo K. K. | Hook-and-eye assembly |
| US5150197A (en) * | 1989-10-05 | 1992-09-22 | Digital Equipment Corporation | Die attach structure and method |
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