JPS586152A - トランジスタパツケ−ジの製造方法 - Google Patents
トランジスタパツケ−ジの製造方法Info
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- JPS586152A JPS586152A JP10464781A JP10464781A JPS586152A JP S586152 A JPS586152 A JP S586152A JP 10464781 A JP10464781 A JP 10464781A JP 10464781 A JP10464781 A JP 10464781A JP S586152 A JPS586152 A JP S586152A
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- base
- package
- protruding part
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- Pending
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はGaAsF E T (砒化ガリウム電界効果
トランジスタ)などのマイクロ波帯のトランジスタのパ
ッケージの製造方法の改良に関するものである。さらに
詳しく言えばフリップテフブ構造の高出力GaAsF
E Tのパッケージの製造方法に関するものである。#
I1図はQIAIFETの基本構成を示した図で同図(
a)は平面図、缶)は第1図(a)のA−A’繍断面図
である。第1図において(1)はFETのチップで、チ
ップ上にソース電極(2)、ドレイン電極(3八ゲート
電極(4)が構成されている。第1図6)に示す部分斡
は動作層でn l1IGiAsで他の部分は半絶縁性基
板であり、鋤1図軸)の点線の内個が動作層である。ソ
ース電極(2)とドレイン電極(1)はいずれも動作層
(至)に対しオーム性接触を形成するように作られ、電
極金属とじτはAu−Go金合金使われることが多い、
ゲート電極(4)はショットキ接合を形成するように作
られAIが使われることが多い。
トランジスタ)などのマイクロ波帯のトランジスタのパ
ッケージの製造方法の改良に関するものである。さらに
詳しく言えばフリップテフブ構造の高出力GaAsF
E Tのパッケージの製造方法に関するものである。#
I1図はQIAIFETの基本構成を示した図で同図(
a)は平面図、缶)は第1図(a)のA−A’繍断面図
である。第1図において(1)はFETのチップで、チ
ップ上にソース電極(2)、ドレイン電極(3八ゲート
電極(4)が構成されている。第1図6)に示す部分斡
は動作層でn l1IGiAsで他の部分は半絶縁性基
板であり、鋤1図軸)の点線の内個が動作層である。ソ
ース電極(2)とドレイン電極(1)はいずれも動作層
(至)に対しオーム性接触を形成するように作られ、電
極金属とじτはAu−Go金合金使われることが多い、
ゲート電極(4)はショットキ接合を形成するように作
られAIが使われることが多い。
さて、第1図に示した構造のGaAs F K Tは最
も基本的なもので、高出力化するためには911図のも
のを多数個並列にする必要となる。#!3図伽)は高出
力GaAiF E Tの電極配置を示した平面図である
。このように多数個の電極が存在する場合、パッケージ
にチップ(1)をマウントし、パッケージのリードへ各
電極を配線する際、多くの配線が必要となる。特に第2
図に示した場合では、ソース電極Q)が6ケ所に分離し
ているため、少(とも6本の配線を行なう必要がある゛
、さちに不都合な点としては、例えばAu線などによる
配線をする場合、チップの中央部にあるソース電極と端
にあるソース電極とでは配線に必灸なAu線の長さが異
なり。
も基本的なもので、高出力化するためには911図のも
のを多数個並列にする必要となる。#!3図伽)は高出
力GaAiF E Tの電極配置を示した平面図である
。このように多数個の電極が存在する場合、パッケージ
にチップ(1)をマウントし、パッケージのリードへ各
電極を配線する際、多くの配線が必要となる。特に第2
図に示した場合では、ソース電極Q)が6ケ所に分離し
ているため、少(とも6本の配線を行なう必要がある゛
、さちに不都合な点としては、例えばAu線などによる
配線をする場合、チップの中央部にあるソース電極と端
にあるソース電極とでは配線に必灸なAu線の長さが異
なり。
電気的な不ぞろいが生じ特性の劣化の原因となる。
このような不都合を解法する手段として、フリップチッ
プ法といわれるボンデング法が使われている0MJち、
#I2図(a)の斜線で示した部分に、例えばAuを厚
く(例えば50μm)メッキし、第2図6)にその断面
を示すようにし、パッケージに熱圧着する方法がある。
プ法といわれるボンデング法が使われている0MJち、
#I2図(a)の斜線で示した部分に、例えばAuを厚
く(例えば50μm)メッキし、第2図6)にその断面
を示すようにし、パッケージに熱圧着する方法がある。
(第8Fg)、第8図は7(リップチ、ブ法でチップを
金属ベースへ装着した状態を示す断面図である。第8図
の(5)は金属ベースで(6)は例えばアルミナ七ラミ
ック等の誘電体である。第4図は第8図を斜視図で示し
たものである。第4図に示すようにS電体(6)の表面
はメタライズ(υが施されており、その上にチップ(1
)が付けられている。一般的にはメタライブの表面及び
、金属ベースは金メッキされており、各wl極のメッキ
層(2)(2)、Oも金メッキである。
金属ベースへ装着した状態を示す断面図である。第8図
の(5)は金属ベースで(6)は例えばアルミナ七ラミ
ック等の誘電体である。第4図は第8図を斜視図で示し
たものである。第4図に示すようにS電体(6)の表面
はメタライズ(υが施されており、その上にチップ(1
)が付けられている。一般的にはメタライブの表面及び
、金属ベースは金メッキされており、各wl極のメッキ
層(2)(2)、Oも金メッキである。
さて、このような方法でフリンプチップボンディングを
する場合、11111体基板(6)の表面と金属ベース
の突起部−の表面は完全な同一平面でなければならない
。
する場合、11111体基板(6)の表面と金属ベース
の突起部−の表面は完全な同一平面でなければならない
。
従来、金属ベース(f)と誘電体基板(6)を別々に作
り、それらをはり合せてフリップチップ用のパッケージ
としていた。そのため要求される加工精度は極めてきび
しく、しかも歩留もが非常に悪かった。
り、それらをはり合せてフリップチップ用のパッケージ
としていた。そのため要求される加工精度は極めてきび
しく、しかも歩留もが非常に悪かった。
本発明は上記の点にかんがみてなされたものでフリップ
チップ用のパッケージを容品に作る二方法を与えるもの
である。#i6図は本発明によるパッケージの製法を示
したもので、まず金属ベース(5)を作る(a)%次い
で誘電体(6)を張りつける缶)、このとき、一般には
誘電体基板(6)の表面と金属ベース(6)の突起部−
の表面とは同一平面にはならないはずである。(図では
金属ベース部が誘電体基板よりつき出した場合を示して
いる0次に、基板(・)とベース(5)を張りつけた状
態で表面を研磨するとwi6図(c)に示すように完全
な平面が得られる0次に#I5図(c)の状態の表面全
面に112例えばCr/、Allを真空蒸着し、次いで
Auメフキを施し、写真製版法によし第4図に示すよう
なメタライズパターン(7)を形成する。
チップ用のパッケージを容品に作る二方法を与えるもの
である。#i6図は本発明によるパッケージの製法を示
したもので、まず金属ベース(5)を作る(a)%次い
で誘電体(6)を張りつける缶)、このとき、一般には
誘電体基板(6)の表面と金属ベース(6)の突起部−
の表面とは同一平面にはならないはずである。(図では
金属ベース部が誘電体基板よりつき出した場合を示して
いる0次に、基板(・)とベース(5)を張りつけた状
態で表面を研磨するとwi6図(c)に示すように完全
な平面が得られる0次に#I5図(c)の状態の表面全
面に112例えばCr/、Allを真空蒸着し、次いで
Auメフキを施し、写真製版法によし第4図に示すよう
なメタライズパターン(7)を形成する。
このようにして、従来は非常に困難であった完全平面を
有するフリップチップ用パッケージがで壷る1本発明方
法によれば、従来法に比べて個々の部分の寸法精度をそ
れ程要求されず、しかも原理的に完全な平面が得られ、
従来法に比べて安価となり、歩留も向上するなど、本発
明の工業的価値は大番い。
有するフリップチップ用パッケージがで壷る1本発明方
法によれば、従来法に比べて個々の部分の寸法精度をそ
れ程要求されず、しかも原理的に完全な平面が得られ、
従来法に比べて安価となり、歩留も向上するなど、本発
明の工業的価値は大番い。
説明においてはG龜AsFETを例にとって説明したが
、Wnの半導体素子にも適用できることは明らかである
。
、Wnの半導体素子にも適用できることは明らかである
。
411図はGaAs F E Tを説明するための図、
第2図は高出力GaAs F E Tを説明するための
図、第8図%#i4図はフリップチップボンディング法
を説明する図%gS図は本発明を説明するための図であ
る。 図中、(1)・・・G@A協FETチフブ、(2)・・
・ソース電極、(3)・・・ドレイン′Rta11%(
4)・・・ゲート電極、(5)・・・金属ベース、(6
)・・・誘電体基板、(7)−・リタライズ金属、輪・
・・動作層、(2)、 bu 、 U・・・厚メッキ層
、11)−・・ベース金属(5)の突起部を示す。 なお、同一符号は同−又は相当部分を示す。 代理人 葛舒信− 第1図 (b) (0ン 第2図 第:3図 第4図 第5図
第2図は高出力GaAs F E Tを説明するための
図、第8図%#i4図はフリップチップボンディング法
を説明する図%gS図は本発明を説明するための図であ
る。 図中、(1)・・・G@A協FETチフブ、(2)・・
・ソース電極、(3)・・・ドレイン′Rta11%(
4)・・・ゲート電極、(5)・・・金属ベース、(6
)・・・誘電体基板、(7)−・リタライズ金属、輪・
・・動作層、(2)、 bu 、 U・・・厚メッキ層
、11)−・・ベース金属(5)の突起部を示す。 なお、同一符号は同−又は相当部分を示す。 代理人 葛舒信− 第1図 (b) (0ン 第2図 第:3図 第4図 第5図
Claims (1)
- (1)一部に突起部を有する金属ベースと、誘電体基板
とから成り、前記金属ベース突起部外の部分に誘電体基
板をはりつけ、然る後金属ベース突起部と誘電体基板表
面が同一平面になるように研磨し、その後誘電体基板表
面にマイクロストリップ線路を形成することを特徴とす
るトランジスタパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10464781A JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10464781A JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS586152A true JPS586152A (ja) | 1983-01-13 |
Family
ID=14386250
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10464781A Pending JPS586152A (ja) | 1981-07-03 | 1981-07-03 | トランジスタパツケ−ジの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS586152A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4625370A (en) * | 1984-12-17 | 1986-12-02 | Yoshida Kogyo K. K. | Hook-and-eye assembly |
US5150197A (en) * | 1989-10-05 | 1992-09-22 | Digital Equipment Corporation | Die attach structure and method |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4915328A (ja) * | 1972-05-18 | 1974-02-09 |
-
1981
- 1981-07-03 JP JP10464781A patent/JPS586152A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4915328A (ja) * | 1972-05-18 | 1974-02-09 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4625370A (en) * | 1984-12-17 | 1986-12-02 | Yoshida Kogyo K. K. | Hook-and-eye assembly |
US5150197A (en) * | 1989-10-05 | 1992-09-22 | Digital Equipment Corporation | Die attach structure and method |
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