JPH02168632A - 電界効果トランジスタ及び信号伝送線路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は電界効果トランジスタ（ＦＥＴ）及び信号伝
送線路に関し、特にマイクロ波帯やミリー波帯用ＦＥＴ
チップの電極構造、及び信号伝送線路の線路導体である
ストリップ線路の構造に関するものである。

〔従来の技術〕

第３図（ａ）、　（ｂ）はそれぞれ従来から広く用いら
れているＧａＡｓ　−ＭＥＳＦＥＴの代表的な平面パタ
ーン構造を示している。図において、１００はＭＥＳＦ
ＥＴチップ、１はＧａＡｓ結晶基板で、該基板１の表面
には、ソース電極２、ゲート電極３、ドレイン電極４が
形成されている。３ａは上記ソース、ドレイン電極２．
４間に配置され、上記ゲート電極３と接続されたゲート
部である。

また、第３図（ａ）に示す平面パターン構造では、１本
のゲート部３ａがゲート電極３から入力されてドレイン
電極４に出力される信号波の流れに対し垂直に配置され
ており、第３図（′ｂ）では４本のゲート部３ａが該信
号波の流れに対して平行に配置されている。

第４図は上記第３図（ａ）のＭＥＳＦＥＴチップ１００
を信号伝送線路と接続した状態を示し、図中９．１０は
それぞれ入力側、及び出力側ストリップ線路用誘電体基
板、７，８はそれぞれ該各基板７．８上に形成された入
力側、及び出力側ストリップ線路で、上記部材７及び９
により入力側信号伝送線路２０１が、部材８及び１０に
より出力側信号伝送線路２０２が構成されている。ここ
では、マイクロ波帯での上記ＭＥＳＦＥＴチップ１００
の測定を行なうため、ＭＥＳＦＥＴチップ１００のゲー
ト電極３．ドレイン電極４が入力側、出力側ストリップ
線路７．８に、またＦＥＴのソース電極２が接地電極（
図示せず）にそれぞれ金線等のワイヤ１３．１４．及び
１２により接続されている。

このようにストリップ線路７．８と接続されたＭＥＳＦ
ＥＴチップ１００では、直流バイアスがストリップ線路
７及び８を通してゲート電極３及びドレイン電極４に印
加されると同時に、高周波信号が入力ストリップ線路７
側からワイヤ１３及びゲート電極３を通して上記チップ
１００のＦＥＴ部に入力される。そしてこのＦＥＴ部で
増幅された高周波信号はドレイン電極４及びワイヤ１４
を通して出力側ストリップ線路８に出力される。

〔発明が解決しようとする課題〕

ところが、従来のＦＥＴは第４図のように組み立てて評
価あるいは使用するので、組み立て時、接続用ワイヤ１
２〜１４の曲がり、あるいはボンディング位置のばらつ
き等に起因して、該接続用のワイヤ１２〜１４の長さが
ばらつくため、ＦＥＴに寄生するインダクタンス成分が
変化し、ＦＥＴの特性劣下、及び特性のばらつきが生じ
るという問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、ＦＥＴ組み立て時に生じる寄生インダクタン
ス成分のばらつきをなくして、組立段階でのＦＥＴの特
性劣下、及び特性のばらっきの発生を防止することがで
きる電界効果トランジスタ及び信号伝送線路を得ること
を目的とする。

〔課題を解決するための手段〕

この発明に係る電界効果トランジスタは、ゲート及びド
レイン電極に、チップ端を越えてチップの外側に延びる
ビームリード部を設け、該ビームリード部を信号伝送線
路のストリップ線路に直接接続するようにしたものであ
る。

この発明に係る信号伝送線路は、そのストリップ線路に
、ストリップ線路用誘電体基板端を越えて該基板の外側
に延びるビームリード部を設け、該ビームリード部を機
能素子の電極端子に直接接続するようにしたものである
。

〔作用〕

この発明に係る電界効果トランジスタにおいては、その
ゲート電極とドレイン電極に、それぞれチップ端より外
側に延びるビームリード部を設け、１ＦＥＴチツプの組
立時、ＦＥＴのビームリード部を信号伝送線路のス）　
ＩＪツブ線路に直接接続するようにしたから、接続用の
ワイヤーを用いることなくＦＥＴチップと信号伝送線路
とを電気的に接続することができ、これにより組み立て
時、ＦＥＴの特性劣下や特性のばらつきが発生するのを
防止することができる。

この発明に係る信号伝送線路においては、ストリップ線
路に、ストリップ線路用誘電体基板端を越えて該基板の
外側に延びるビームリード部を設け、機能素子の組立時
、該信号伝送線路のビームリード部を機能素子の電極端
子に直接接続するようにしたから、接続用のワイヤーを
用いることなく機能素子と信号伝送線路とを電気的に接
続することができ、これにより組み立て時、機能素子の
特性劣下や特性のばらつきが発生するのを防止すること
ができる。

〔実施例〕

以下、この発明の実施例を図について説明する。

第１図および第２図は本発明の第１の実施例による電界
効果トランジスタを説明するための斜視図である。図に
おいて、第３図及び第４図と同一符号は同一または相当
部分を示し、５，６はそれぞれ入力側、出力側ストリッ
プ線路７，８と直接接続されるゲート電極用、およびド
レイン電極用ビームリード部であり、ここでは該ゲート
電極用。

ドレイン電極用ビームリード部５，６はゲート。

ドレイン電極３．４と一体に、かつチップ端から外側へ
はみ出すよう形成されている。さらにゲート電極用ビー
ムリード５．ゲート電極３．ドレイン電極４．ドレイン
電極用ビームリード６の電極幅は上記ストリップ線路７
．８の幅に合わせて一定のパターン幅としている。また
３０はＧａＡｓ結晶基板１に形成されたバイアホールで
、その径は５００μｍ口程度のナシプに対しφ１１００
ａ程度となっている。

またこの実施例では、上記ゲート電極３は、ＦＥＴのゲ
ート部３ａに達する直前でソース電極２と立体的に交差
し、図に示すようなエアブリッジ技術を用いた、ソース
電極２とは非接触な構造としている。そしてこのような
ソース電極２の上に浮いたゲート電極３からは柱状の部
材３ｂが下方に延び、これがＦＥＴのゲート部３ａに接
続されており、この柱状部材３ｂは上記立体構造の補強
材にもなっている。なおソース電極２はバイアホール３
０を通してＧａＡｓ結晶基結晶基板面電極（図示せず）
に接続されている。

次にＭＥＳＦＥＴチップの製造方法を第５図を用いて説
明する。

まず、ＧａＡｓ基板１上にレジストパターンを形成し、
これをマスクとして動作７１１　ａを有する基板表面領
域を選択的にエツチング除去し、アイソレーション形成
を行う（第５図（ａ））。

次にソース、ドレインのオーミック電極２ａ。

４ａを形成して熱処理により電極金属と基板結晶との合
金化を行い（第５図（ｂ））、ゲート金属部３ａを形成
しく第５図（Ｃ））、その後ソース部の配線パターン、
つまりソース電極２を形成する（第５図（ｄ））。

続いて、基板表面の所定領域にメツキ下地パターンであ
る第１のホトレジスト２０を形成しく第５図（ｅ））、
さらに全面にメツキ用給電金属層２１を形成する（第５
図（ｆ））。

その後メツキ用パターンである第２のホトレジスト２３
を形成しく第５図（萄）、金メツキを選択的に行ってメ
ツキ層、つまりビームリード部を有するゲート　ドレイ
ン電極３．４を形成する（第５図Ｃｈ））。

そして上記メツキ用パターンである第１．第２のホトレ
ジスト２０．２３およびメツキ用給電層２１を除去する
（第５図（ｉ））。

このような基板表面側処理の終了後、ＧａＡｓ基板（ウ
ェハ）１をその裏面側を上に向けて治具に貼る付け、基
板裏面を研磨して所望の厚さまで薄くし、基板裏面上に
チップサイズに応じたホトレジストパターン２５を形成
する（第５図（ｊ））。

続いて該ホトレジスト２５をマスクとしてＧａＡｓ基ｖ
ｉ１をその裏面側よりエツチングしてチップに分離する
とともに、バイアホール（図示せず）を形成する（第５
図（２））。

その後該ＧａＡｓ基板裏面及びバイアホール内にメツキ
を施して、裏面電極２６を有するＭＥＳＦＥＴチップを
完成する（第５図（１））。

このような構造のＭＥＳＦＥＴチップ１００の信号伝送
線路への接続・組立は、第２図に示すようにＭＥＳＦＥ
Ｔチップ１００を、ゲート電極用及びドレイン電極用ビ
ームリード部５．６をそれぞれ入力、出力側のストリッ
プ線路７．８に位置合わせしてス）　ＩＪツブ線路用基
板９．１０間に配置し、上記ビームリード部５．６とス
トリップ線路７．８とを圧接することにより行う。また
この時ソース電極２はバイアホール３０及びＧａＡｓ結
晶１１１の裏面電極２６を介して接地される。

このように本実施例では、ＭＥ　Ｓ　Ｆ　ＥＴチップ１
００のゲート電極３及びドレイン電極４にそれぞれ、チ
ップ端より外側に延びるビームリード部５．６を設けた
ので、ＭＥＳＦＥＴチップ１００と人、出力側信号伝送
線路２０１，２０２との電気的な接続を、ワイヤを用い
ることなく該ビームリード部５，６により行うことがで
き、組立時に生じるＦＥＴの特性変化をなくすことがで
きる。

またストリップ線路幅とビームリード部の幅とを揃えて
いるため、ＦＥＴとストリップ線路の接続部での高周波
信号の損失も小さく抑えることができる。さらに上記ゲ
ート電極３の幅をＦＥＴチップ内においても外側と同一
に、つまりそのゲート電極用ビームリード部５からの延
長として一定に保ち、しかもソース電極２上をエアブリ
ッジにより跨いでゲート部３ａに接続しているため、該
ゲート部３ａの直前までビームリード部５の幅の変化は
なく、電極内での高周波信号の損失も少なくなる。また
この高周波信号の損失の低減については、ドレイン電極
４からビームリード部６を介して出力ストリップ線路８
へ接続される部分でも同様のことがいえる。

なお、上記実施例ではゲート電極とソース電極とが立体
的に交差する部分に、ゲート電極のエアブリッジ構造を
用いたが、これは逆にソース電極をエアブリッジ構造に
し、ゲート電極をＧａＡｓ結晶基板表面上に形成しても
よい。

第６図（ａ）はこのようなソース電極のエアブリッジ構
造を説明するための平面図、第６図（ｂ）はそのｖｉ　
ｂ　−ＶＩ　ｂ線断面の拡大図であり、図中３ｃはソー
ス電極２の下側に配置された複数のゲート接続部で、こ
の部分によりゲート電極３とゲート部３ａとが接続され
ており、またソース電極２はこれらのゲート接続部３ｃ
の各々を跨いで配置され、各ゲート接続部３０間で基板
表面と接触している。

その他の構成は第１図に示すものと同一である。

また、上記実施例では高周波用ＧａＡｓ−ＭＥＳＦＥＴ
チップを例として説明したが、構成材料及び素子はこれ
に限るものではなく、ｎ−ＡｆｆｉＧａＡｓ／ＧａＡｓ
ヘテロ接合を利用した高電子移動度トランジスタ（ＨＥ
ＭＴ）、ＩｎＰやＩｎＧａＡｓを用いたＦＥＴ、ＩｎＧ
ａＡｓをチャンネル領域に用いたＨＥＭＴ等でもよい。

さらに、上記実施例ではＦＥＴのゲート電極幅とドレイ
ン電極幅とをストリップ線路幅に合わせて一定としたが
、ゲート部３ａの長さとストリップ線路幅とが大きく異
なる場合には、ビームリード部のみストリップ線路幅に
合わせておき、ゲート及びドレイン電極部については高
周波信号の損失を大きくしないようゲート部３ａの長さ
に合わせてなめらかに電極幅を変える構造としてもよく
、またビームリード部の幅もストリップ線路幅と異なら
せ、つまりストリップ線路幅より一定値太くまたは細く
してもよい。

以上の説明では、ＦＥＴチップの電極にビームリード部
を設けたものを示したが、ビームリード部は信号伝送線
路のストリップ線路に形成してもよい。

第７図及び第８図はこのような構成の本発明の第２の実
施例による信号伝送線路を説明するための斜視図で、第
７図は入力側の信号伝送線路の構造を、第８図は人、出
力側の信号伝送線路にＭＥＳＦＥＴチップを接続・組立
した状態を示している０図中第２図と同一符号は同−又
は相当部分を示し、９，１０はそれぞれアルミナからな
る人。

出力側ストリップ線路用誘電体基板、７．８はそれぞれ
該基板９．１０の表面に形成された人、出力側ストリッ
プ線路、１７．１８はそれぞれ該入。

出力側ストリップ線７．８と一体に、かつ上記基板９．
１０端から外側へ延びるよう形成された人。

出力側ビームリード部であり、上記各部材７．９及び１
７から入力側信号伝送線路２０１が、部材８．１０及び
１８から出力側信号伝送線路２０２が構成されている。

また１００はＦＥＴチップで、ここではそのゲート電極
３及びドレイン電極４はビームリード部５．６を有して
おらず、これらの電極以外は第１図に示すものと同一の
構成となっている。

次に製造方法の説明を第９図を用いて行う。

アルミナ基板１０１上の、ビームリード部を形成すべき
領域に第１のホトレジスト膜１０２を選択的に形成しく
第９図（ａ））、その後全面にＮｉ／Ａｕメツキを施し
てメツキＮ１０３を形成する（第９図（ト）））。

次に全面に第２のホトレジスト膜１０４を形成し、スト
リップ線路の平面パターンに合わせて該ホトレジスト膜
１０４のパターンニングを行い、その後該ホトレジスト
膜１０４をマスクとして上記メツキ層１０３の選択的な
エツチングを行って、先端にビームリード部１７．１８
を有するストリツブ線路７．８を形成する（第９図（Ｃ
））。

そして上記第２のホトレジスト膜１０４を除去した後、
上記アルミナ基板１０１のビームリード部下側部分を該
基板の裏面側からダイシングして除去することにより該
基板１０１を分離しく第９図（ｄ））、さらに上記第１
のホトレジスト膜１０２を除去して信号伝送線路２０１
，２０２を得る（第９図（ｅ））。

そしてこのような構造の信号伝送線路でのＦＥＴの組立
は、第８図に示すように、まず、ＭＥＳＦＥＴチップ１
００を、ゲート電極３及びドレイン電極４をそれぞれ人
、出力側のストリップ線路７．８のビームリード部ＩＴ
、１Ｂに位置合わせしてストリップ線路用基板９．１０
間に配置し、上記ＦＥＴの電極３．４とビームリード部
１７゜１８とを圧接することにより行う、またこの時ソ
ース電極２はバイアホール３０及びＧａＡｓ結晶基板１
の裏面電極２６を介して接地される。

このようにこの第２の実施例では、ストリップ線路７．
８に、ストリップ線路用誘電体基板端を越えて該基板の
外側に延びるビームリード部１７゜１８を設けたので、
上述の第１の実施例と同様、ＭＥＳＦＥＴチップ１００
と人、出力信号伝送線路２０１，２０２との電気的な接
続を、ワイヤを用いることなく該ビームリード部１７．
１８により直接行うことができ、組立時に生じるＦＥＴ
の特性変化をなくすことができる。またこの実施例のよ
うにストリップ線路７．８にビームリード部１７．１８
を形成した場合、ＦＥＴチップにビームリード部を設け
る必要がなくなり、このためＦＥＴチップの製造プロセ
スの複雑化を回避することができ、生産性の低下を防止
できる効果もある。

なおこの実施例では、ストリップ線路用誘電体基板とし
てアルミナ基板を用いたが、基板材料はこれに限るもの
ではない。例えばサファイア基板を用いることもできる
が、この場合にはダイシングが若干難しく工夫する必要
がある。

〔発明の効果〕

以上のように、この発明に係る電界効果トランジスタに
よれば、そのゲート及びドレイン電極に、チップ端を越
えて該チップの外側へ延びるビームリード部を設け、Ｆ
ＥＴチップの組立時、該ＦＥＴチップのビームリード部
と信号伝送線路のストリップ線路とを直接接続するよう
にしたので、ＦＥＴチップと信号伝送線路とをワイヤを
用いることなく電気的に接続することが可能となり、こ
れによりチップ組立時に生ずる素子特性のばらつきや特
性劣下を低減することができる効果がある。

この発明に係る信号伝送線路によれば、ストリップ線路
に、ストリップ線路用誘電体基板端を越えて該基板の外
側へ延びるビームリード部を設け、機能素子の組立時、
該ストリップ線路のビームリード部を機能素子の電極端
子に直接接続するようにしたので、機能素子と信号伝送
線路とをワイヤを用いることなく電気的に接続すること
ができ、これにより機能素子組立時に生ずる機能素子の
特性のばらつきや特性劣下を低減することができる効果
がある。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるＭＥＳＦＥＴチ
ップの構造を示す図、第２図は該ＭＥＳＦＥＴチップを
信号伝送線路に接続・組立した状態を示す図、第３図は
従来から用いられているＦＥＴの平面パターン構造を示
す図、第４図は従来のＦＥＴと信号伝送線路との接続方
法を説明するための斜視図、第５図は本発明の第１の実
施例装置の製造方法を説明するための断面図、第６図は
本発明の第１の実施例によるＭＥＳＦＥＴチップの変形
例を説明するための図、第７図は本発明の第２の実施例
によるビームリード部を有する信号伝送線路の構造を示
す図、第８図は該信号伝送線路にＭＥＳＦＥＴチップを
接続・組立した状態を示す図、第９図は本発明の第２の
実施例装置の製造方法を説明するための断面図である。 図中、１はＣｙａＡｓ結晶基板、２はソース電極、３は
ゲート電極、３ａはゲート部、３ｂは柱状部材、３Ｃは
ゲート接続部、４はドレイン電極、５はゲート電極用ビ
ームリード部、６はドレイン電極用ビームリード部、７
は入力側ストリップ線路、８は出力側ストリップ線路、
９は入力側ストリッブ線路用基板、１０は出力側ストリ
ップ線路用基板、１７は入力側ビームリード部、１８は
出力側ビームリード部、３０はバイアホール、２０１は
入力側信号伝送線路、２０２は出力側信号伝送線路であ
る。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）半導体ウェハ上に電界効果トランジスタ素子、及
   び所定の電極端子を形成し、チップに切り出してなる電
   界効果トランジスタにおいて、上記電極端子の内少なく
   とも入力，及び出力電極端子は、 チップ端から外側へはみ出すよう形成され、信号伝送線
   路に直接接続可能なビームリード部を有するものである
   ことを特徴とする電界効果トランジスタ。
2. （２）ストリップ線路用誘電体基板上にストリップ線路
   を形成してなる、信号を機能素子へ伝送するための信号
   伝送線路において、 上記ストリップ線路は、 上記ストリップ線路用誘電体基板端から外側へはみ出す
   よう形成され、上記機能素子の電極端子に直接接続可能
   なビームリード部を有するものであることを特徴とする
   信号伝送線路。