JP2638514B2 - 半導体パッケージ - Google Patents

半導体パッケージ

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、メタライズ配線を有す
る半導体パッケージに関する。
【０００２】
【従来の技術】ＧａＡｓ化合物半導体は高周波デバイス
に適した材料として注目され、これを用いた高周波増幅
用半導体装置の開発が進められている。これら高周波増
幅用半導体装置のより高い周波数帯での使用を可能にす
るためには高周波帯での利得低下を改善することが重要
である。
【０００３】従来、そのための手段としては、ＦＥＴ素
子部自体の改良が行われていた。ＦＥＴ素子部の改善は
ゲート長Ｌｇの短縮によるゲート・ソース容量Ｃｇｓの
低減、相互コンダクタンスｇｍの向上、オフセット・ゲ
ート構造によるドレインコンダクタンスｇｄ、ゲート・
ドレイン容量Ｃｇｄの低減等により行われ、ＦＥＴ素子
部の利得の向上を図ってきた。
【０００４】図５は従来のＦＥＴ素子を組み入れるケー
スの平面図である。
【０００５】ＦＥＴ素子１はケース１２のソースメタラ
イズ６の上にマウントされ、ボンディングワイヤー５に
よってソース電極４とソースメタライズ配線６が、ゲー
ト電極２とゲートメタライズ配線７が、ドレイン電極３
とドレインメタライズ配線８が互いに接続されている。
さらに、それぞれのメタライズ配線６，７，８はソース
端子９、ゲート端子１０、ドレイン端子１１に接続さ
れ、これら端子９〜１１よりバイアスが印加されてＦＥ
Ｔ素子１が駆動される。
【０００６】ＦＥＴ素子１としてはＧａＡｓ電界効果ト
ランジスタ（ＦＥＴ）を用い、ケース１２の材質として
Ａｌ2 Ｏ3 を用い、メタライズ配線部分はＷ（タングス
テン）メタライズにＮｉメッキ施行後、銀ローずけ＋Ｎ
ｉメッキ＋Ａｕメッキを施行している。
【０００７】この図５に示した半導体パッケージでは、
高周波数帯で使用する場合、希望する利得が得られな
い。
【０００８】
【発明が解決しようとする課題】上述したＦＥＴ素子部
自体の改善方法ではゲート長Ｌｇの短縮化はその制御性
やばらつきが問題となり、またオフセットゲート構造を
採用した場合には位置合わせ精度の問題があり、この解
決手段では、現在の量産技術水準において十分な利得特
性改善効果を安定して得ることは困難である。
【０００９】本発明の目的は、出力側の対地容量が従来
よりも増加した半導体パッケージを提供することにあ
る。
【００１０】
【課題を解決するための手段】本発明の半導体パッケー
ジは、半導体素子がケースのソースメタライズ配線上に
マウントされ、前記半導体素子のソース電極、ゲート電
極、ドレイン電極がそれぞれソースメタライズ配線、ゲ
ートメタライズ配線、ドレインメタライズ配線にボンデ
ィングワイヤーによって直接接続され、前記ソースメタ
ライズ配線、前記ゲートメタライス配線、前記ドレイン
メタライズ配線はそれぞれソース端子、ゲート端子、ド
レイン端子に接続されている半導体パッケージにおい
て、前記ソースメタライズ配線が前記ドレインメタライ
ズ配線側に張り出した、あるいは前記ドレインメタライ
ズ配線が前記ソースメタライズ配線側に張り出した非対
称構造を有することを特徴とする。
【００１１】
【作用】したがって、ソースとドレイン間の容量が増加
し、出力側の対地容量が増加する。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
【００１３】図１は本発明の第１の実施例を示す平面図
である。
【００１４】ＦＥＴ素子１はケース１２のソースメタラ
イズ６の上にママウントされ、ボンディングワイヤー５
によってソース電極４とソースメタライズ配線６が、ゲ
ート電極２とゲートメタライズ配線７が、ドライン電極
３とドレインメタライズ配線８が互いに接続されてい
る。さらに、それぞれのメタライズ配線６，７，８はソ
ース端子９、ゲート端子１０、ドレイン端子１１に接続
され、これら端子９〜１１よりバイアスが印加されてＦ
ＥＴ素子１が駆動される。
【００１５】ＦＥＴ素子１としてはＧａＡｓ電界効果ト
ランジスタ（ＦＥＴ）を用い、ケース１２の材質はＡｌ
2 Ｏ3 を用い、メタライズ部分はＷメタライズにＮｉメ
ッキ施行後、銀ローずけ＋Ｎｉメッキ＋Ａｕメッキを施
行している。ソース端子９の付け根部分のソースメタラ
イズ６は、ドレインメタライズ８側に張り出した形状に
し、出力側容量を０．１ｐＦ大きくしている。
【００１６】次に、上記の半導体装置を用いたＧａＡｓ
ＦＥＴの特性について述べる。
【００１７】ＦＥＴ素子１として、ゲート長：０．１５
μｍ、ゲート幅：Ｗｇ＝２００μｍの素子をケースに組
み立て、出力側の容量とＳパラメータから求めた最大有
能利得（ＭＡＧ）の関係を図２に示す。図２は１２ＧＨ
ｚにおけるＭＡＧをプロットしたものであるが、同図に
示されるように０．１ｐＦケースの出力側容量の増加に
よって約１ｄＢのＭＡＧの向上を実現できることが分か
る。
【００１８】図３に０．１ｐＦケースの出力側容量を増
加させた場合と増加させない場合の周波数特性を示す。
同図に示されるように、容量を０．１ｐ増加させた場合
には、６〜２０ＧＨｚ帯にて利得が向上し、１２ＧＨｚ
で約１ｄＢの改善がなされている。すなわち、本実施例
により、特定周波数帯での利得特性の改善を実現するこ
とができる。
【００１９】図４は本発明の第２の実施例を示す平面図
である。
【００２０】同図において、図１に示した実施例の部分
と同等の部分には同一の符号を付け、重複する説明は省
略する。
【００２１】本実施例の半導体装置の場合にはドレイン
メタライズ配線８をソースメタライズ配線６側に張り出
した形状とし、本実施例でも０．１ｐＦの容量を増加さ
せることで先の実施例の場合と同様の効果を得ることが
できる。
【００２２】
【発明の効果】以上説明したように、本発明は、ＦＥＴ
素子に用いるケースの入出力端子各々に接続されたメタ
ライズ配線の入力側と出力側とでメタライズ配線の形状
を非対称とし、出力側の対地容量を増加させたことによ
り、特定周波数領域内で、利得を向上させることができ
る効果がある。そして、この容量はＦＥＴ素子の製造プ
ロセスに変更を加えることなく形成できるものであり、
コストアップを伴うことなく利得向上を実現することが
できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の半導体装置の平面図で
ある。
【図２】出力側容量とＭＡＧの関係を示す。
【図３】Ｓパラメータから求めたＭＡＧの周波数特性を
示す。
【図４】本発明の第２の実施例の平面図である。
【図５】従来の半導体装置の平面図である。
【符号の説明】
１ ＦＥＴ素子 ２ ゲート電極 ３ ドレイン電極 ４ ソース電極 ５ ボンディングワイヤー ６ ソースメタライズ配線 ７ ゲートメタライズ配線 ８ ドレインメタライズ配線 ９ ソース端子 １０ ゲート端子 １１ ドレイン端子 １２ ケース

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子がケースのソースメタライズ
    配線上にマウントされ、前記半導体素子のソース電極、
    ゲ−ト電極、ドレイン電極がそれぞれソースメタライズ
    配線、ゲートメタライズ配線、ドレインメタライズ配線
    にボンディングワイヤーによって直接接続され、前記ソ
    ースメタライズ配線、前記ゲートメタライス配線、前記
    ドレインメタライズ配線はそれぞれソース端子、ゲート
    端子、ドレイン端子に接続されている半導体パッケージ
    において、 前記ソースメタライズ配線が前記ドレインメタライズ配
    線側に張り出した、あるいは前記ドレインメタライズ配
    線が前記ソースメタライズ配線側に張り出した非対称構
    造を有することを特徴とする半導体パッケージ。
  2. 【請求項２】 前記半導体素子が化合物半導体の電界効
    果トランジスタである請求項１記載の半導体パッケー
    ジ。
JP6277456A 1994-11-11 1994-11-11 半導体パッケージ Expired - Lifetime JP2638514B2 (ja)

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