JP2591420B2 - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、化合物半導体装置に関
し、特に高周波増幅用トランジスタの高周波帯での利得
の低下を改善した構造に関する。
し、特に高周波増幅用トランジスタの高周波帯での利得
の低下を改善した構造に関する。
【０００２】
【従来の技術】ＧａＡｓに代表される化合物半導体は、
移動度が大きい（ＧａＡｓでＳｉの５倍の約８０００ｃ
ｍ2 ／Ｖ・ｓｅｃ）ことから本質的に高周波デバイスに
適した材料として注目され、これを用いた高周波増幅用
半導体装置の開発・実用化が進められている。而して、
これら化合物半導体装置のより高い周波数帯での使用を
可能にするためには高周波数帯での利得低下を改善する
こと肝要である。従来、そのための手段としては、ＦＥ
Ｔ素子部自体の改良、回路素子（容量、インダクタン
ス）の付加による回路構成の改善等が行われてきた。
移動度が大きい（ＧａＡｓでＳｉの５倍の約８０００ｃ
ｍ2 ／Ｖ・ｓｅｃ）ことから本質的に高周波デバイスに
適した材料として注目され、これを用いた高周波増幅用
半導体装置の開発・実用化が進められている。而して、
これら化合物半導体装置のより高い周波数帯での使用を
可能にするためには高周波数帯での利得低下を改善する
こと肝要である。従来、そのための手段としては、ＦＥ
Ｔ素子部自体の改良、回路素子（容量、インダクタン
ス）の付加による回路構成の改善等が行われてきた。
【０００３】この内、ＦＥＴ素子部自体に関しては、ゲ
ート長（Ｌｇ）の短縮によるゲート・ソース容量（Ｃｇ
ｓ）の低減、相互コンダクタンス（ｇm ）の向上、オフ
セット・ゲート構造によるドレインコンダクタンス（ｇ
d ）、ゲート・ドレイン容量（Ｃｇｄ）の低減等によ
り、ＦＥＴ素子部の利得の向上を図ってきた。
ート長（Ｌｇ）の短縮によるゲート・ソース容量（Ｃｇ
ｓ）の低減、相互コンダクタンス（ｇm ）の向上、オフ
セット・ゲート構造によるドレインコンダクタンス（ｇ
d ）、ゲート・ドレイン容量（Ｃｇｄ）の低減等によ
り、ＦＥＴ素子部の利得の向上を図ってきた。
【０００４】回路構成上の改善手段は、ＦＥＴ素子部の
寄生成分（容量、インダクタンス）と共振回路を構成す
る受動素子を出力側に設けることにより出力インピーダ
ンスを高くして利得の向上を図るものである。図６の
（ａ）は、特開平２−２６１２１８号公報にて提案され
たこの種受動素子の平面図であり、図６の（ｂ）は、そ
のＢ−Ｂ′線の断面図である。
寄生成分（容量、インダクタンス）と共振回路を構成す
る受動素子を出力側に設けることにより出力インピーダ
ンスを高くして利得の向上を図るものである。図６の
（ａ）は、特開平２−２６１２１８号公報にて提案され
たこの種受動素子の平面図であり、図６の（ｂ）は、そ
のＢ−Ｂ′線の断面図である。
【０００５】図６の（ａ）、（ｂ）に示されるように、
ＧａＡｓ基板２１上にシリコン酸化膜２２を介して第１
層金属配線２３が形成され、この上にさらにシリコン酸
化膜２４を介して第２層金属配線２５が形成されてい
る。第２層金属配線２５はスパイラル構造を有し、その
中心部は端子を取り出すためにスルーホールを介して第
１層金属配線２３に接続されている。
ＧａＡｓ基板２１上にシリコン酸化膜２２を介して第１
層金属配線２３が形成され、この上にさらにシリコン酸
化膜２４を介して第２層金属配線２５が形成されてい
る。第２層金属配線２５はスパイラル構造を有し、その
中心部は端子を取り出すためにスルーホールを介して第
１層金属配線２３に接続されている。
【０００６】この受動素子は同一ＧａＡｓ基板上に形成
されたＭＥＳＦＥＴに接続される。図６の（ｃ）は、そ
の等価回路図である。同図において、１はＦＥＴ、Ｌは
受動素子のインダクタンス、Ｃｓは、配線等の浮遊容
量、ＲL は負荷抵抗である。従って、図示された半導体
装置には出力回路に並列共振回路が接続されたことにな
る。一般に、半導体装置においてＦＥＴ素子部の寄生成
分（容量、インダクタンス）は、高周波数領域において
出力インピーダンスを低下させ、利得の低下をもたら
す。ここで、この寄生成分と並列にインダクタンスまた
は容量を付加すれば、出力回路に並列共振回路が形成さ
れ、ある周波数領域にてピーキング効果により出力イン
ピーダンスが高められこれにより利得を向上させること
ができる。
されたＭＥＳＦＥＴに接続される。図６の（ｃ）は、そ
の等価回路図である。同図において、１はＦＥＴ、Ｌは
受動素子のインダクタンス、Ｃｓは、配線等の浮遊容
量、ＲL は負荷抵抗である。従って、図示された半導体
装置には出力回路に並列共振回路が接続されたことにな
る。一般に、半導体装置においてＦＥＴ素子部の寄生成
分（容量、インダクタンス）は、高周波数領域において
出力インピーダンスを低下させ、利得の低下をもたら
す。ここで、この寄生成分と並列にインダクタンスまた
は容量を付加すれば、出力回路に並列共振回路が形成さ
れ、ある周波数領域にてピーキング効果により出力イン
ピーダンスが高められこれにより利得を向上させること
ができる。
【０００７】
【発明が解決しようとする課題】上述したＦＥＴ素子部
自体の改善手段では、ゲート長Ｌｇの短縮化はその制御
性やばらつきが問題となり、またオフセットゲート構造
を採用した場合には、位置合わせ精度等の問題があり、
この解決手段では現在の量産技術水準において十分な利
得特性改善効果を安定して得ることは困難である。ま
た、並列共振回路を構成する受動素子を形成する手段で
は、スパイラルインダクタンスを含んでいるため、集積
回路のチップサイズが増大し、また付加素子を形成する
ための特別の工程（図６の例では、シリコン酸化膜２４
形成工程、スルーホール孔形成工程、第２層金属膜形成
工程、そのパターニング工程等）を追加する必要が生じ
るため、コスト高となる等の問題があった。
自体の改善手段では、ゲート長Ｌｇの短縮化はその制御
性やばらつきが問題となり、またオフセットゲート構造
を採用した場合には、位置合わせ精度等の問題があり、
この解決手段では現在の量産技術水準において十分な利
得特性改善効果を安定して得ることは困難である。ま
た、並列共振回路を構成する受動素子を形成する手段で
は、スパイラルインダクタンスを含んでいるため、集積
回路のチップサイズが増大し、また付加素子を形成する
ための特別の工程（図６の例では、シリコン酸化膜２４
形成工程、スルーホール孔形成工程、第２層金属膜形成
工程、そのパターニング工程等）を追加する必要が生じ
るため、コスト高となる等の問題があった。
【０００８】
【課題を解決するための手段】本発明による化合物半導
体装置は、化合物半導体基板の表面領域内に形成された
ソース領域およびドレイン領域からそれぞれソース電
極、ドレイン電極が引き出されている化合物半導体装置
において、前記ソース電極と前記ドレイン電極との間に
は容量素子が形成されていることを特徴とするものであ
る。そして、上記容量素子は、ソース領域またはドレイ
ン領域にオーミックに接触する金属層がドレイン電極ま
たはソース電極下に引き出され、その金属層とドレイン
電極またはソース電極との重なり部分において形成され
たものであるか、あるいはソース電極とドレイン電極と
がインターディジタル構造をもって対向していることに
より形成されたものである。
体装置は、化合物半導体基板の表面領域内に形成された
ソース領域およびドレイン領域からそれぞれソース電
極、ドレイン電極が引き出されている化合物半導体装置
において、前記ソース電極と前記ドレイン電極との間に
は容量素子が形成されていることを特徴とするものであ
る。そして、上記容量素子は、ソース領域またはドレイ
ン領域にオーミックに接触する金属層がドレイン電極ま
たはソース電極下に引き出され、その金属層とドレイン
電極またはソース電極との重なり部分において形成され
たものであるか、あるいはソース電極とドレイン電極と
がインターディジタル構造をもって対向していることに
より形成されたものである。
【０００９】
【作用】本発明によれば、ソース−ドレイン間に容量素
子が接続されるため、特定の周波数帯において、そのピ
ーキング効果により利得を向上させることができる。そ
してこの付加された容量素子が、ドレイン電極（または
ソース電極）下において形成されるため、あるいはソー
ス電極−ドレイン電極間のインタディジタル構造によっ
て形成されるものであるため、容量素子を付加したこと
による使用面積の増加はほとんどない。そして、この容
量素子は、通常のＭＥＳＦＥＴの製造工程において製造
が可能であるため、新たな工程を追加することなく本発
明の化合物半導体装置を得ることができる。
子が接続されるため、特定の周波数帯において、そのピ
ーキング効果により利得を向上させることができる。そ
してこの付加された容量素子が、ドレイン電極（または
ソース電極）下において形成されるため、あるいはソー
ス電極−ドレイン電極間のインタディジタル構造によっ
て形成されるものであるため、容量素子を付加したこと
による使用面積の増加はほとんどない。そして、この容
量素子は、通常のＭＥＳＦＥＴの製造工程において製造
が可能であるため、新たな工程を追加することなく本発
明の化合物半導体装置を得ることができる。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１の（ａ）は、本発明の第１の実施例の
化合物半導体装置の平面図、図１の（ｂ）は、そのＡ−
Ａ′線の断面図である。また、図１の（ｃ）は、図１の
（ａ）、（ｂ）に示された半導体装置の等価回路図であ
る。図１において、１はＭＥＳＦＥＴ、２は本発明によ
り付加された容量素子、Ｇはゲート電極、ＧＰはゲート
電極パッド、Ｄはドレイン電極、Ｓはソース電極であ
る。
て説明する。図１の（ａ）は、本発明の第１の実施例の
化合物半導体装置の平面図、図１の（ｂ）は、そのＡ−
Ａ′線の断面図である。また、図１の（ｃ）は、図１の
（ａ）、（ｂ）に示された半導体装置の等価回路図であ
る。図１において、１はＭＥＳＦＥＴ、２は本発明によ
り付加された容量素子、Ｇはゲート電極、ＧＰはゲート
電極パッド、Ｄはドレイン電極、Ｓはソース電極であ
る。
【００１１】また、１１は半絶縁性ＧａＡｓ基板、１０
は、半絶縁性ＧａＡｓ基板１１上にメサ状に設けられた
ｎ−ＧａＡｓ活性層、１２はオーミック金属層、１３
は、シリコン酸化膜からなる絶縁層、１４は下地金属
層、１６はＡｕからなる金属層である。同図に示される
ように、容量素子２は、ソース領域にオーミック接触し
たオーミック金属層１２が、ドレイン電極下にまで延在
することにより形成されたものであり、そしてその誘電
体膜は半導体装置のカバー絶縁膜である絶縁層１３によ
り構成されている。
は、半絶縁性ＧａＡｓ基板１１上にメサ状に設けられた
ｎ−ＧａＡｓ活性層、１２はオーミック金属層、１３
は、シリコン酸化膜からなる絶縁層、１４は下地金属
層、１６はＡｕからなる金属層である。同図に示される
ように、容量素子２は、ソース領域にオーミック接触し
たオーミック金属層１２が、ドレイン電極下にまで延在
することにより形成されたものであり、そしてその誘電
体膜は半導体装置のカバー絶縁膜である絶縁層１３によ
り構成されている。
【００１２】次に、図２の（ａ）乃至（ｃ）を参照して
本実施例化合物半導体装置の製造方法について説明す
る。まず、Ｃｒドープ半絶縁性ＧａＡｓ基板１１上に、
分子線エピタキシー法（Molecular Beam Epitaxy：ＭＢ
Ｅ法）により、キャリア濃度３×１０17ｃｍ-3のＳｉを
不純物とするｎ−ＧａＡｓ活性層１０を膜厚２００ｎｍ
に成長させ、続いて、フォトリソグラフィ法およびＣＣ
ｌ2 Ｆ2 ガスを用いた反応性イオンエッチ（ＲＩＥ）法
により、トランジスタの活性領域以外の部分を３００ｎ
ｍ程度エッチングして、活性領域をメサ状に加工する。
本実施例化合物半導体装置の製造方法について説明す
る。まず、Ｃｒドープ半絶縁性ＧａＡｓ基板１１上に、
分子線エピタキシー法（Molecular Beam Epitaxy：ＭＢ
Ｅ法）により、キャリア濃度３×１０17ｃｍ-3のＳｉを
不純物とするｎ−ＧａＡｓ活性層１０を膜厚２００ｎｍ
に成長させ、続いて、フォトリソグラフィ法およびＣＣ
ｌ2 Ｆ2 ガスを用いた反応性イオンエッチ（ＲＩＥ）法
により、トランジスタの活性領域以外の部分を３００ｎ
ｍ程度エッチングして、活性領域をメサ状に加工する。
【００１３】次に、リフトオフ法を用いて、ＴｉＮから
なる膜厚１００ｎｍ、ゲート長Ｌｇ＝０．２５μｍ、ゲ
ート幅Ｗｇ＝１００μｍのゲート電極を２本形成する。
続いて、ＡｕＧｅ−Ｎｉ−Ａｕからなり合計膜厚２００
ｎｍの金属層を堆積し、これをパターニングしてオーミ
ック金属層１２を形成する。次に、シラン（ＳｉＨ4）
ガスを用いるＣＶＤ法により、全面にＳｉＯ2 を厚さ１
５０ｎｍに堆積してカバー絶縁膜となる絶縁層１３を形
成する［図２の（ａ）］。
なる膜厚１００ｎｍ、ゲート長Ｌｇ＝０．２５μｍ、ゲ
ート幅Ｗｇ＝１００μｍのゲート電極を２本形成する。
続いて、ＡｕＧｅ−Ｎｉ−Ａｕからなり合計膜厚２００
ｎｍの金属層を堆積し、これをパターニングしてオーミ
ック金属層１２を形成する。次に、シラン（ＳｉＨ4）
ガスを用いるＣＶＤ法により、全面にＳｉＯ2 を厚さ１
５０ｎｍに堆積してカバー絶縁膜となる絶縁層１３を形
成する［図２の（ａ）］。
【００１４】次に、フォトリソグラフィ法およびＲＩＥ
法により、ソース領域上およびドレイン領域上の絶縁層
１３を選択的に除去して、その部分のオーミック金属層
１２を露出させる。次に、スパッタ法または蒸着法によ
り、Ｔｉ／Ｐｔ／Ａｕからなる合計膜厚１００ｎｍの下
地金属層１４を全面に形成する［図２の（ｂ）］。
法により、ソース領域上およびドレイン領域上の絶縁層
１３を選択的に除去して、その部分のオーミック金属層
１２を露出させる。次に、スパッタ法または蒸着法によ
り、Ｔｉ／Ｐｔ／Ａｕからなる合計膜厚１００ｎｍの下
地金属層１４を全面に形成する［図２の（ｂ）］。
【００１５】続いて、フォトレジストをスピン塗付し、
フォトリソグラフィ法によりソース電極、ドレイン電
極、ゲート電極パッド形成個所に開口を有するフォトレ
ジスト膜１５を形成する。次に、電解メッキ法を用いて
Ａｕを厚さ５００ｎｍに成長させて金属層１６を形成し
［図２の（ｃ）］、続いて、フォトレジスト膜１５を剥
離除去し、露出した下地金属層１４をイオンミリング法
により除去して、図１に示す本実施例の化合物半導体装
置を得る。而して、以上の製造プロセスは、容量素子２
を形成しない場合と全く同じである。
フォトリソグラフィ法によりソース電極、ドレイン電
極、ゲート電極パッド形成個所に開口を有するフォトレ
ジスト膜１５を形成する。次に、電解メッキ法を用いて
Ａｕを厚さ５００ｎｍに成長させて金属層１６を形成し
［図２の（ｃ）］、続いて、フォトレジスト膜１５を剥
離除去し、露出した下地金属層１４をイオンミリング法
により除去して、図１に示す本実施例の化合物半導体装
置を得る。而して、以上の製造プロセスは、容量素子２
を形成しない場合と全く同じである。
【００１６】次に、上記のようにして形成した、ＭＩＭ
構造の容量素子を有するＦＥＴの特性について説明す
る。ＦＥＴ素子として、ゲート長：Ｌｇ＝０．２５μ
ｍ，ゲート幅：Ｗｇ＝２００μｍの素子に、ＭＩＭ容量
を付加した場合の付加容量の大きさとＳ−パラメータか
ら求めた最大有能利得（Maximum Available Gain；ＭＡ
Ｇ）の関係を図３に示す。図３は、周波数１２ＧＨｚに
おけるＭＡＧをプロットしたものであるが、同図に示さ
れるように、０．１ｐＦの容量付加により約１ｄＢのＭ
ＡＧの向上を実現できることが分かる。また、同図か
ら、０．５ｄＢ以上の利得改善を行うためには、０．０
５〜０．２ｐＦの範囲の容量を挿入すればよいことが分
かる。
構造の容量素子を有するＦＥＴの特性について説明す
る。ＦＥＴ素子として、ゲート長：Ｌｇ＝０．２５μ
ｍ，ゲート幅：Ｗｇ＝２００μｍの素子に、ＭＩＭ容量
を付加した場合の付加容量の大きさとＳ−パラメータか
ら求めた最大有能利得（Maximum Available Gain；ＭＡ
Ｇ）の関係を図３に示す。図３は、周波数１２ＧＨｚに
おけるＭＡＧをプロットしたものであるが、同図に示さ
れるように、０．１ｐＦの容量付加により約１ｄＢのＭ
ＡＧの向上を実現できることが分かる。また、同図か
ら、０．５ｄＢ以上の利得改善を行うためには、０．０
５〜０．２ｐＦの範囲の容量を挿入すればよいことが分
かる。
【００１７】図４に、０．１ｐＦの容量を付加した場合
と、容量を付加しない場合との周波数特性を示す。同図
に示されるように、容量を付加した場合に６〜１４ＧＨ
ｚ帯にて利得が向上し、１２ＧＨｚで約１ｄＢの改善が
なされている。すなわち、本発明により、特定の周波数
帯での利得特性の改善を実現することができる。
と、容量を付加しない場合との周波数特性を示す。同図
に示されるように、容量を付加した場合に６〜１４ＧＨ
ｚ帯にて利得が向上し、１２ＧＨｚで約１ｄＢの改善が
なされている。すなわち、本発明により、特定の周波数
帯での利得特性の改善を実現することができる。
【００１８】図５は、本願発明の第２の実施例を示す平
面図である。同図において、図１に示した先の実施例の
部分と同等の部分には同一の符号を付し、重複する説明
は省略する。本実施例では、ソース電極Ｓとドレイン電
極Ｄとが、その対向する部分においてインタディジタル
状に交互に入り組んでおりそこに容量素子２が形成され
ている。本実施例の化合物半導体装置も、第１の実施例
と同様のプロセスにより形成されるが、本実施例の場合
には、オーミック金属層は、ソース領域上およびドレイ
ン領域上のみに限定されている。また、本実施例の構成
でも０．０５〜０．２ｐＦの容量を実現することがで
き、先の実施例の場合と同様の効果を得ることができ
る。
面図である。同図において、図１に示した先の実施例の
部分と同等の部分には同一の符号を付し、重複する説明
は省略する。本実施例では、ソース電極Ｓとドレイン電
極Ｄとが、その対向する部分においてインタディジタル
状に交互に入り組んでおりそこに容量素子２が形成され
ている。本実施例の化合物半導体装置も、第１の実施例
と同様のプロセスにより形成されるが、本実施例の場合
には、オーミック金属層は、ソース領域上およびドレイ
ン領域上のみに限定されている。また、本実施例の構成
でも０．０５〜０．２ｐＦの容量を実現することがで
き、先の実施例の場合と同様の効果を得ることができ
る。
【００１９】以上好ましい実施例について説明したが、
本発明は上記実施例に限定されるものではなく各種の変
更が可能である。例えば、ゲート電極に、ＴｉＷ等の、
またオーミック金属層として、Ａｇ−Ｉｎ−Ｇｅ等他の
材料を用いることができる。また、本発明は、ＧａＡｓ
−ＭＥＳＦＥＴに限定されるものではなく、ＩｎＰ−Ｍ
ＥＳＦＥＴ、へテロ接合ＭＥＳＦＥＴや高移動度トラン
ジスタ（ＨＥＭＴ）等にも適用しうるものである。
本発明は上記実施例に限定されるものではなく各種の変
更が可能である。例えば、ゲート電極に、ＴｉＷ等の、
またオーミック金属層として、Ａｇ−Ｉｎ−Ｇｅ等他の
材料を用いることができる。また、本発明は、ＧａＡｓ
−ＭＥＳＦＥＴに限定されるものではなく、ＩｎＰ−Ｍ
ＥＳＦＥＴ、へテロ接合ＭＥＳＦＥＴや高移動度トラン
ジスタ（ＨＥＭＴ）等にも適用しうるものである。
【００２０】
【発明の効果】以上説明したように、本発明による化合
物半導体装置は、ＦＥＴのドレイン電極とソース電極と
の間に容量を形成するものであるので、本発明によれ
ば、特定周波数領域内で出力インピーダンスを高め、利
得を向上させることができる。そして、この容量はＦＥ
Ｔチップ面積を増加させることなくまた製造プロセスに
変更を加えることなく形成できるものであるので、コス
トアップを伴うことなく利得向上を実現することができ
る。
物半導体装置は、ＦＥＴのドレイン電極とソース電極と
の間に容量を形成するものであるので、本発明によれ
ば、特定周波数領域内で出力インピーダンスを高め、利
得を向上させることができる。そして、この容量はＦＥ
Ｔチップ面積を増加させることなくまた製造プロセスに
変更を加えることなく形成できるものであるので、コス
トアップを伴うことなく利得向上を実現することができ
る。
【図１】 本発明の第１の実施例の平面図、断面図およ
び等価回路図。
び等価回路図。
【図２】 本発明の第１の実施例の製造方法を説明する
ための工程断面図。
ための工程断面図。
【図３】 本発明の効果を説明するための特性曲線図。
【図４】 本発明の効果を説明するための特性曲線図。
【図５】 本発明の第２の実施例を示す平面図。
【図６】 従来例の平面図、断面図および等価回路図。
１ ＭＥＳＦＥＴ ２ 容量素子 １０ ｎ−ＧａＡｓ活性層 １１ 半絶縁性ＧａＡｓ基板 １２ オーミック金属層 １３ 絶縁層 １４ 下地金属層 １５ フォトレジスト膜 １６ 金属層 Ｇ ゲート電極 Ｓ ソース電極 Ｄ ドレイン電極
Claims (3)
- 【請求項１】 化合物半導体基板の表面領域内に形成さ
れたソース領域およびドレイン領域からそれぞれソース
電極、ドレイン電極が引き出されている化合物半導体装
置において、ソース領域またはドレイン領域にオーミッ
クに接触する金属層がドレイン電極またはソース電極下
に引き出され、その金属層とドレイン電極またはソース
電極との重なり部分において容量素子が形成されている
ことを特徴とする化合物半導体装置。 - 【請求項２】 化合物半導体装置のパッシベーション膜
が、前記容量素子の誘電体膜を兼ねていることを特徴と
する請求項１記載の化合物半導体装置。 - 【請求項３】 化合物半導体基板の表面領域内に形成さ
れたソース領域およびドレイン領域からそれぞれソース
電極、ドレイン電極が引き出されている化合物半導体装
置において、ソース電極とドレイン電極とがインタディ
ジタル構造をもって直接対向しており、その対向部分に
おいて容量素子が形成されていることを特徴とする化合
物半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092379A JP2591420B2 (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5092379A JP2591420B2 (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07226487A JPH07226487A (ja) | 1995-08-22 |
| JP2591420B2 true JP2591420B2 (ja) | 1997-03-19 |
Family
ID=14052794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5092379A Expired - Fee Related JP2591420B2 (ja) | 1993-03-26 | 1993-03-26 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2591420B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01128475A (ja) * | 1987-11-12 | 1989-05-22 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1993
- 1993-03-26 JP JP5092379A patent/JP2591420B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07226487A (ja) | 1995-08-22 |
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