JPS58131775A - 電界効果半導体装置 - Google Patents
電界効果半導体装置Info
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- JPS58131775A JPS58131775A JP1385082A JP1385082A JPS58131775A JP S58131775 A JPS58131775 A JP S58131775A JP 1385082 A JP1385082 A JP 1385082A JP 1385082 A JP1385082 A JP 1385082A JP S58131775 A JPS58131775 A JP S58131775A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（８） 発明の技術分野
本発明は電界効果半導体装置に関し、特にディブレシコ
ンモード電界効果半導体装置のバイアス印加構造に関す
る。
ンモード電界効果半導体装置のバイアス印加構造に関す
る。
（ｂｌ 従来技術と問題点
ＧａＡｓ等よりなるモノリシック集積回路の中の増幅素
子として使われるディプレジｅンモード電界効果トラン
ジスタ（以下り型ＭＥＳ Ｆ”Ｅ′！”と略記する）
は、特にリニア増幅器の場合、ソースＳを接地し、ドレ
インＤに正の電圧を印加したとき、所定のドレイン電流
を与えるためにゲートに適切な負極性のバイアスを与え
る必要がある。
子として使われるディプレジｅンモード電界効果トラン
ジスタ（以下り型ＭＥＳ Ｆ”Ｅ′！”と略記する）
は、特にリニア増幅器の場合、ソースＳを接地し、ドレ
インＤに正の電圧を印加したとき、所定のドレイン電流
を与えるためにゲートに適切な負極性のバイアスを与え
る必要がある。
例えばＧａＡｓ ＭＥＳ ＦＥＴのＤＣバイアス方
式には、この正のドレイン電圧と負のゲート電圧を外部
から供給する所謂２電源方式（第１図（ａ））と、外部
より正の電圧のみを与え、負のゲート電圧はソースＳに
直列に挿入した抵抗Ｒとソース電流によってゲートＧの
電位をソースＳに対して負にバイアスする１電源刃式（
第１図山））とがある。
式には、この正のドレイン電圧と負のゲート電圧を外部
から供給する所謂２電源方式（第１図（ａ））と、外部
より正の電圧のみを与え、負のゲート電圧はソースＳに
直列に挿入した抵抗Ｒとソース電流によってゲートＧの
電位をソースＳに対して負にバイアスする１電源刃式（
第１図山））とがある。
この１電源刃式は供給電源が１極性のみでよいという大
きな利点があるが、ソース抵抗Ｒは勿論このＲと並列に
入れる必要のあるＲＦｆｆ１号バイパス用の容量Ｃは信
号周波数に対応してかなり大きな容量値、従って相当大
きなパターン面積を必要とし、モノリシック集積回路装
置におけるチップの面積効率を著しく低下させるばかり
でなく、容量Ｃは絶縁膜のピンホール等により短絡する
危険性があり、歩留を低下させる等、コストを増大させ
る要因となる。
きな利点があるが、ソース抵抗Ｒは勿論このＲと並列に
入れる必要のあるＲＦｆｆ１号バイパス用の容量Ｃは信
号周波数に対応してかなり大きな容量値、従って相当大
きなパターン面積を必要とし、モノリシック集積回路装
置におけるチップの面積効率を著しく低下させるばかり
でなく、容量Ｃは絶縁膜のピンホール等により短絡する
危険性があり、歩留を低下させる等、コストを増大させ
る要因となる。
ｆｃｌ 発明の目的
本発明の目的は上記問題点を解消し、ＧａＡｓ電界効果
半導体装置のバイアスを供給するための改良された構造
を提供することにある。
半導体装置のバイアスを供給するための改良された構造
を提供することにある。
ｌｄｌ 発明の構成
本発明の特徴は、ゲート電極、ソース電極並びにドレイ
ン電極を備えたシディプレシロン型電界効果半導体素子
と、前記電界効果半導体素子のソース電極と基準電位と
の間に挿入されたシ替ソトキパリア・ダイオードと、前
記電界効果半導体素子のゲート電極と基準電位との間に
挿入された抵抗或いはインダクタンスとを備えてなるこ
とにある。
ン電極を備えたシディプレシロン型電界効果半導体素子
と、前記電界効果半導体素子のソース電極と基準電位と
の間に挿入されたシ替ソトキパリア・ダイオードと、前
記電界効果半導体素子のゲート電極と基準電位との間に
挿入された抵抗或いはインダクタンスとを備えてなるこ
とにある。
ｔｅｌ 発明の実施例
以下本発明に係るＤ型ＭＥＳ ＦＥＴの一実施例を図
面により説明する。
面により説明する。
第２図は上記一実施例の構成を示す回路構成図で、同図
に見られる如く本実施例では、通常のＤ型のＧａＡｓ
ＭＥＳ ＦＥＴのソースＳと接地端との間に、シ會
ットキバリア・ダイオードＤを挿入した。ここで上記シ
ーツトキパリア・ダイオードの陽極側はソースＳに、陰
極側は接地端に接続する。またゲートＧと接地端との間
にゲートバイアス供給用の抵抗Ｒｅを挿入する。なおこ
のＲ４に変えて、図示はしていないがインダクタンスを
用いてもよい。なお本実施例では上記接地端電位を基準
電位として用いた。
に見られる如く本実施例では、通常のＤ型のＧａＡｓ
ＭＥＳ ＦＥＴのソースＳと接地端との間に、シ會
ットキバリア・ダイオードＤを挿入した。ここで上記シ
ーツトキパリア・ダイオードの陽極側はソースＳに、陰
極側は接地端に接続する。またゲートＧと接地端との間
にゲートバイアス供給用の抵抗Ｒｅを挿入する。なおこ
のＲ４に変えて、図示はしていないがインダクタンスを
用いてもよい。なお本実施例では上記接地端電位を基準
電位として用いた。
シロットキバリア・ダイオードの順方向の電圧−電流特
性は第３図（ａｌに示す如く、順方向電圧ｖＦがある一
定のしきい値電圧（凡そ０．７Ｖ ）を越えると、急激
に大きな順方向電流１．が流れ、端子電圧がほぼ一定に
なる。このような特性を有するシーツトキバリア・ダイ
オードをソースＳと接地端間に挿入した本実施例のＦＥ
Ｔにおいては、ドレインＤに正の電圧を印加すると、ソ
ース電位は上記しきい値電圧だけ正となり、従ってゲー
トＧの電位はソース電位に対し上記しきい値電圧分だけ
負にバイアスされることとなる。
性は第３図（ａｌに示す如く、順方向電圧ｖＦがある一
定のしきい値電圧（凡そ０．７Ｖ ）を越えると、急激
に大きな順方向電流１．が流れ、端子電圧がほぼ一定に
なる。このような特性を有するシーツトキバリア・ダイ
オードをソースＳと接地端間に挿入した本実施例のＦＥ
Ｔにおいては、ドレインＤに正の電圧を印加すると、ソ
ース電位は上記しきい値電圧だけ正となり、従ってゲー
トＧの電位はソース電位に対し上記しきい値電圧分だけ
負にバイアスされることとなる。
Ｍ ３し１山）は上述のシ四ノトキバリア・ダイオード
の＾周波（ＲＦ）領域における等価回路図で、Ｒｓは半
導体層の直列抵抗で、一般的に数Ω以下で小さい。また
Ｒｐはシ１ソトキ接合のＲＦ領領域おける微分抵抗で、
次式 ％式％（ で示されるように非常に小さい。例えば順方向型ｆＩＩ
Ｉ、が１０．２８．５０ ［ｍＡ）のとき Ｒｐはそれ
ぞれ２．８゜１．０，０．５６ （Ω］である。第１図
（ｂｌと第３図（ｂｌとを比較すると、上記２つの抵抗
の和（Ｒｓ＋Ｒｐ）はＲに対応するが、上述の如＜
（Ｒｓ＋Ｒｐ）はＲより小さく、従ってＲＦに対する損
失が小さい。
の＾周波（ＲＦ）領域における等価回路図で、Ｒｓは半
導体層の直列抵抗で、一般的に数Ω以下で小さい。また
Ｒｐはシ１ソトキ接合のＲＦ領領域おける微分抵抗で、
次式 ％式％（ で示されるように非常に小さい。例えば順方向型ｆＩＩ
Ｉ、が１０．２８．５０ ［ｍＡ）のとき Ｒｐはそれ
ぞれ２．８゜１．０，０．５６ （Ω］である。第１図
（ｂｌと第３図（ｂｌとを比較すると、上記２つの抵抗
の和（Ｒｓ＋Ｒｐ）はＲに対応するが、上述の如＜
（Ｒｓ＋Ｒｐ）はＲより小さく、従ってＲＦに対する損
失が小さい。
Ｃｐはシｅソトキ接合の順方向バイアスされた状態での
容置で、ＧａＡｓの比誘電率ε、が約１３と大きく、ま
た順方向バイアス時には空乏層の輻が数１００Å以下と
小さいのため、従来使用されている誘電体に二酸化シリ
コン（Ｓｉｎ、 、比銹電率釘＃４）や窒化シリコン（
Ｓｉｓ Ｎａ 、比誘電率εｒ＃６）を用いた平行平板
コンデンサより大きな容量が得るられ、従ってＲＦに対
して十分損失を少なくすることが出来る。
容置で、ＧａＡｓの比誘電率ε、が約１３と大きく、ま
た順方向バイアス時には空乏層の輻が数１００Å以下と
小さいのため、従来使用されている誘電体に二酸化シリ
コン（Ｓｉｎ、 、比銹電率釘＃４）や窒化シリコン（
Ｓｉｓ Ｎａ 、比誘電率εｒ＃６）を用いた平行平板
コンデンサより大きな容量が得るられ、従ってＲＦに対
して十分損失を少なくすることが出来る。
このように本実施例のＧａＡｓ Ｍ Ｅ Ｓ Ｆ
Ｅ Ｔは従来のものに比較して動作時の損失が減少する
。
Ｅ Ｔは従来のものに比較して動作時の損失が減少する
。
第４図は本実施例のＧａＡｓ ＭＥＳ ＦＥＴを示
す要部断面図及び上面図、第５図は比較のために掲げた
従来装置を示す要部断面図及び上酊図である。なお第４
図及び第５図の（ａ）はそれぞれの図１ｂｌのｍＶ−ｒ
Ｖ矢視部及び■−■矢視部断面を示す。
す要部断面図及び上面図、第５図は比較のために掲げた
従来装置を示す要部断面図及び上酊図である。なお第４
図及び第５図の（ａ）はそれぞれの図１ｂｌのｍＶ−ｒ
Ｖ矢視部及び■−■矢視部断面を示す。
第４図及び第５図において、ｌはＧａＡｓよりなる半絶
縁性基板、２．２°はｎｇＭＧａＡｓよりなる活性層、
３，４は金・ゲルマニウム／金（ＡｕＧｅ／ Ａｕ）等
よりなりｎ１ＧａＡｓに対してオーミック接触するソー
ス電極及びドレイン電極、５及び６はチタン／白金／金
（Ｔｉ／ Ｐｔ／ Ａｕ）よりなり上記活性層２にシロ
ソトキ接触するゲート電極及び的述のシフットキバリア
・ダイオードの陽極、７は二酸化シリコン（Ｓｉｎ、
）ＩＩ、 ８は活性層２°に対するオーミック電極でＡ
ｕＧｅ／Ａｕよりなる。また９はゲートバイアス供給用
抵抗Ｒ，１０及び１１はゲートバイアス供給用抵抗Ｒ，
の両端の電極である。更に１２はバイパスキャパシタ（
第１図（ｂｌのＣ）の電極、１３はソース抵抗（第１図
（ｂ）のＲ）、１４及び１５はソース抵抗Ｈの電極であ
る。
縁性基板、２．２°はｎｇＭＧａＡｓよりなる活性層、
３，４は金・ゲルマニウム／金（ＡｕＧｅ／ Ａｕ）等
よりなりｎ１ＧａＡｓに対してオーミック接触するソー
ス電極及びドレイン電極、５及び６はチタン／白金／金
（Ｔｉ／ Ｐｔ／ Ａｕ）よりなり上記活性層２にシロ
ソトキ接触するゲート電極及び的述のシフットキバリア
・ダイオードの陽極、７は二酸化シリコン（Ｓｉｎ、
）ＩＩ、 ８は活性層２°に対するオーミック電極でＡ
ｕＧｅ／Ａｕよりなる。また９はゲートバイアス供給用
抵抗Ｒ，１０及び１１はゲートバイアス供給用抵抗Ｒ，
の両端の電極である。更に１２はバイパスキャパシタ（
第１図（ｂｌのＣ）の電極、１３はソース抵抗（第１図
（ｂ）のＲ）、１４及び１５はソース抵抗Ｈの電極であ
る。
同図より明らかな如く本実施例によれば、従来装置にお
けるソース抵抗１３が不要となり、またシ替ソトキバリ
ア・ダイオードの面積はキャパシタＣよりも小さいので
、素子を微細化出来、従って集積回路装置を高密度化し
得る。
けるソース抵抗１３が不要となり、またシ替ソトキバリ
ア・ダイオードの面積はキャパシタＣよりも小さいので
、素子を微細化出来、従って集積回路装置を高密度化し
得る。
例えば第５図の従来装置では、ドレイン電流を１０〔ｍ
＾〕、ゲートバイアスを０．７ （Ｖ）とシタ場合、
ソース抵抗１３（第１図（ｂ）のＲ）及び電極１４゜１
５の面積は約７０００ （μｍ１〕 となり、またバイ
パスキャパシタＣの面積は遮断周波数が約３０．３００
゜１０００ （ＭＨｚ ）の場合、それぞれ凡そｌＸ１
０’、ｌＸ１０”、３ＸＩＯ″Ｃμｍ勺を要する。
＾〕、ゲートバイアスを０．７ （Ｖ）とシタ場合、
ソース抵抗１３（第１図（ｂ）のＲ）及び電極１４゜１
５の面積は約７０００ （μｍ１〕 となり、またバイ
パスキャパシタＣの面積は遮断周波数が約３０．３００
゜１０００ （ＭＨｚ ）の場合、それぞれ凡そｌＸ１
０’、ｌＸ１０”、３ＸＩＯ″Ｃμｍ勺を要する。
これに対し第４図の本実施例では、シーントキバリア・
ダイオードの面積は、ドレイン電流を上述の如り１０〔
−＾〕とした場合、凡そ１３００ （μｍ１）でよく、
これに電極部まで含めても凡そ３３００ （μｍ）程
である。
ダイオードの面積は、ドレイン電流を上述の如り１０〔
−＾〕とした場合、凡そ１３００ （μｍ１）でよく、
これに電極部まで含めても凡そ３３００ （μｍ）程
である。
従って本実施例のシロットキバリア・ダイオードの面積
は従来装置のソース抵抗及びバイパスキャパシタの面積
に対し、遮断周波数が３０．３００゜１０００ （ＭＨ
ｚ ）の場合それぞれ、約１ ／ ３２６．１ ／ ３
５゜１／１２と小さくて良いことになる。
は従来装置のソース抵抗及びバイパスキャパシタの面積
に対し、遮断周波数が３０．３００゜１０００ （ＭＨ
ｚ ）の場合それぞれ、約１ ／ ３２６．１ ／ ３
５゜１／１２と小さくて良いことになる。
以上述べた如く本実施例においては、従来装置のソース
抵抗Ｒ及びバイパスキャパシタＣに変えてシ１ットキバ
リア・ダイオードを配設することにより、素子を大幅に
微細化且つ動作時の損失を低減可能となり、面積効率及
び動作特性の良い一電源方式のＧａＡｓ電界効果半導体
装置が得るられる。
抵抗Ｒ及びバイパスキャパシタＣに変えてシ１ットキバ
リア・ダイオードを配設することにより、素子を大幅に
微細化且つ動作時の損失を低減可能となり、面積効率及
び動作特性の良い一電源方式のＧａＡｓ電界効果半導体
装置が得るられる。
なお上記シｍｙトキパリア・ダイオードの各部はＧａＡ
ｓ電界効果半導体装置の各部を形成する際に同時に形成
し得る。従って本実施例の半導体装置を製作するに際し
ては、ホトマスクのパターンを一部変更するのみで良く
、製造工程はなんら変更を要しない。
ｓ電界効果半導体装置の各部を形成する際に同時に形成
し得る。従って本実施例の半導体装置を製作するに際し
ては、ホトマスクのパターンを一部変更するのみで良く
、製造工程はなんら変更を要しない。
また本発明の電界効果半導体装置は上記一実施例に説明
したＧａＡｓに限定されることなく、例えばシリコン（
Ｓｔ）等を用いて実施し得ることは容昌に理解出来よう
。
したＧａＡｓに限定されることなく、例えばシリコン（
Ｓｔ）等を用いて実施し得ることは容昌に理解出来よう
。
ｆｆｌ 発明の効果
以−に、ｌ Ｉｇ明した如く本発明により、改良された
ー電訪力式のバイアス印加構造を有するディブレシロン
モード電界効果半導体装置が提供される。なお本発明は
、個別半導体装置及び集積回路装置のいずれに対しても
実施し得ることは勿論である。
ー電訪力式のバイアス印加構造を有するディブレシロン
モード電界効果半導体装置が提供される。なお本発明は
、個別半導体装置及び集積回路装置のいずれに対しても
実施し得ることは勿論である。
第１図（ａｌ、 （ｂｌは従来の２電源方式及びｌ電源
方式のＧａＡｓ ＭＥＳ ＦＥＴの構成を示す回路
図、第２図は本発明の一実施例の構成を示す回路図、第
３図ｆａｔ、 （ｂ）はそれぞれ第２図のシーソトキバ
リア・ダイオードＤの頃方向特性を示す曲線図及び等価
回路図、第４図は上記一実施例の要部断面図及び上面図
、第５図は比較のために掲げた従来装置の要部断面図及
び上面図である。 図において、ｌは半絶縁性基板、２．２°は活性層、３
．４は活性層２とオーミック接触をなすソース電極及び
ドレイン電極、５．６はそれぞれ活性層２，２°とシー
ットキ接触をなすゲート電極及びシ替ットキパリア・ダ
イオードの電極を示す。 第１図 （Ｑ） （ｂ）第２図 （α） 第３図 （Ｑ） 第４図 （ｂ）
方式のＧａＡｓ ＭＥＳ ＦＥＴの構成を示す回路
図、第２図は本発明の一実施例の構成を示す回路図、第
３図ｆａｔ、 （ｂ）はそれぞれ第２図のシーソトキバ
リア・ダイオードＤの頃方向特性を示す曲線図及び等価
回路図、第４図は上記一実施例の要部断面図及び上面図
、第５図は比較のために掲げた従来装置の要部断面図及
び上面図である。 図において、ｌは半絶縁性基板、２．２°は活性層、３
．４は活性層２とオーミック接触をなすソース電極及び
ドレイン電極、５．６はそれぞれ活性層２，２°とシー
ットキ接触をなすゲート電極及びシ替ットキパリア・ダ
イオードの電極を示す。 第１図 （Ｑ） （ｂ）第２図 （α） 第３図 （Ｑ） 第４図 （ｂ）
Claims (1)
- ゲート電極、ソース電極並びにドレイン電極を備えたン
ディプレシ碧ン型電界効果半導体素子と、前記電界効果
半導体素子のソース電極と基準電位との間に挿入された
シ田ソトキバリア・ダイオードと、前記電界効果半導体
素子のゲート電極と基準電位との間に挿入された抵抗或
いはインダクタンスとを備えてなることを特徴とする電
界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1385082A JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1385082A JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58131775A true JPS58131775A (ja) | 1983-08-05 |
| JPH024146B2 JPH024146B2 (ja) | 1990-01-26 |
Family
ID=11844749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1385082A Granted JPS58131775A (ja) | 1982-01-29 | 1982-01-29 | 電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58131775A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
| US5321284A (en) * | 1984-07-06 | 1994-06-14 | Texas Instruments Incorporated | High frequency FET structure |
| JP2006501678A (ja) * | 2002-09-30 | 2006-01-12 | クリー・マイクロウェイブ・インコーポレーテッド | Ｒｆバイパス・出力マッチングネットワークを有するパッケージに収納されたｒｆパワートランジスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03217743A (ja) * | 1990-01-23 | 1991-09-25 | Fujitsu General Ltd | 空気調和機の運転制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5588366A (en) * | 1978-12-27 | 1980-07-04 | Fujitsu Ltd | Semiconductor device |
-
1982
- 1982-01-29 JP JP1385082A patent/JPS58131775A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS5588366A (en) * | 1978-12-27 | 1980-07-04 | Fujitsu Ltd | Semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321284A (en) * | 1984-07-06 | 1994-06-14 | Texas Instruments Incorporated | High frequency FET structure |
| US5031006A (en) * | 1985-06-07 | 1991-07-09 | U.S. Philips Corp. | Semiconductor device having a Schottky decoupling diode |
| JP2006501678A (ja) * | 2002-09-30 | 2006-01-12 | クリー・マイクロウェイブ・インコーポレーテッド | Ｒｆバイパス・出力マッチングネットワークを有するパッケージに収納されたｒｆパワートランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024146B2 (ja) | 1990-01-26 |
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