JPH01137714A - ピーキング回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域増幅回路などに用いられるピーキング回
路に関する。

〔従来の技術〕

テレビジョン画像信号の増幅等のいわゆるビデオ増幅回
路は、直流から数十Ｍ　Ｈｚにわたる広帯域増幅特性が
要求される。直流および低周波領域では、直結回路化す
ることにより利得の低下は避けることができるが、高域
ではトランジスタの電流の増幅率の周波数特性、接合容
量等により利得が低下するため、高域補償が必要である
。

そこで、従来から第４図に示すような回路が用いられて
いる。同図（ａ）に示すように、ソース抵抗Ｒに並列に
適当な値のソースキャパシタＣを接続し、高域での帰還
量を減少させて利得の低下を抑えている。第４図（ｂ）
はピーキング周波数を制御できるようにしたもので、ソ
ースキャパシタＣは直流阻止コンデンサＣ１と可変容量
ダイオードＤ　によるキャパシタＣ２により形成されて
いる。ここで、直流阻止コンデンサＣ１は電界効果トラ
ンジスタ（ＦＥＴ）１のソースに直流を印加しないよう
にするためのもので、ピーキング周波数制御端子２は制
御抵抗Ｒを介して可変容量ダイオードＤ２のバイアスを
変、化させることにより、回路のピーキング周波数を制
御するためのものである。

〔発明が解決しようとする問題点〕 第４図（ｂ）のような従来回路では、直流阻止キャパシ
タＣの値を可変容量ダイオードＤ２によるキャパシタＣ
２の値より大きくすると、ピーキング周波数の制御が容
易である。このために、同図（ｂ）のような回路を単一
の半導体チップ上でモノリシックに実現しようとすると
、直流阻止キャパシタのために大きなチップ面積が占有
されてしまう。その結果、回路の高集積化を図ることが
難しくなるという問題があった。また、ピーキング回路
を構成する素子が多くなるという問題があった。

そこで本発明は、ピーキング周波数を制御することが可
能であり、かつ半導体チップ上での占有面積を小さくす
ることのできるピーキング回路を提供することを目的と
する。

〔問題点を解決するための手段〕

本出願の第１の発明に係るピーキング回路は、トランジ
スタのソースもしくはエミッタに接続された抵抗と、こ
の抵抗に並列接続されたキャパシタとを備えるものであ
って、上記のキャパシタは半導体基板に形成された少な
くとも１つのダイオードを含んで構成され、このダイオ
ードの近傍の半導体基板にはピーキング周波数を制御す
るための制御端子に接続されたサイドゲート手段が配設
されていることを特徴とする。

また、本出願の第２の発明に係るピーキング回路では、
ソースキャパシタは半導体基板に形成された少なくとも
１つのダイオ″−ドを含んで構成され、このダイオード
の近傍の半導体基板にはピーキング周波数を制御するた
めの制御端子に接続された第１のサイドゲート手段が配
設され、かつ半導体基板のＦＥＴの近傍には第１のサイ
ドゲート手段による当該ＦＥＴの特性変動を打ち消すた
めの第２のサイドゲート手段が配設されていることを特
徴とする。

〔作用〕

本発明の構成によれば、トランジスタに接続されるキャ
パシタは少なくとも１個のダイオードにより形成され、
その近傍にはサイドゲート手段が配設されるので、サイ
ドゲート効果によってその容量を可変にしてピーキング
周波数を制御することを可能にしながら、半導体チップ
上の小さい面積で構成することを可能にする。

〔実施例〕

以下、添付図面の第１図ないし第３図を参照して、本発
明のいくつかの実施例を説明する。なお、図面の説明に
おいて同一の要素には同一の符号を付し、重複する説明
を省略する。

まず、具体的な実施例の説明に先立って、第４図（ａ）
に示す回路の解析をする。同図（ａ）において、負荷抵
抗をＲ、ＦＥＴＩの相互コンブクタンスをｇ　１ソース
・ドレイン抵抗を’　ｄｓ’■ ドレイン抵抗をＲ９とすると、電圧利得ＡＶはとなる。

但し、ＲＲ−ＲＲ／（Ｒ，＋ Ｄ　　　　　　Ｌ　　　　　ＤＬ ＲＬ）であり、ｇｄｓをドレインコンダクタンスと−す ると、ｊ　　−１−ｇ　　　となる。従って、上記の関
係ｄｓ　　　ｄｓ 式より、ピーキング周波数はＣＲなる時定数　　　　Ｓ で決定されることがわかる。

第１図は本発明の実施例の回路図である。

同図において、ソースキャパシタＣは例えばソースとド
レインを短絡したＭＥＳＦＥＴからなるショットキーダ
イオードＤにより実現され、その近傍にはサイドゲート
効果をダイオードＤに及ぼすための第１のサイドゲート
手段１０が配設されている。そして、このサイドゲート
手段１０はピーキング周波数制御端子ＣＤに接続されて
いる。

一方、増幅用のＦＥＴＩの近傍には、サイドゲート手段
１０によるＦＥＴＩへのサイドゲート効果を補償するた
めの第２のサイドゲート手段２０が配設され、これは補
償端子ＣＦに接続されている。

ここで、サイドゲート効果とは半導体基板に形成された
導電層や電極に電位を与えたとき、これに近接するＦＥ
Ｔやダイオードの特性が影響を受ける効果である。そし
て、ＦＥＴの場合には閾値電圧などが変動し、ダイオー
ドの場合にはその容量値などが変動する。これを、第１
図のようにＦＥＴのソースとドレインを短絡したダイオ
ードを例にして、第２図により説明する。

第２図はサイドゲート効果を示すためのものである。い
ま、同図（ａ）のように、半導体基板上のＦＥＴ　（ソ
ースとドレインを短絡してダイオードとなるＦＥＴ）の
近傍にサイドゲート手段１０が配設されているものとし
、ＦＥＴのゲート・ソース間電圧がＶ　、ゲート・ソー
ス間容量が０ｇ３ｓ であるとする。ここで、端子ＣＤからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイドゲー
ト効果によってＦＥＴのスレッシヨツトレベル（閾値電
圧）ｖｔｈが変化する。また、ゲート・ソース間容量Ｃ
はＦＥＴのゲート・ソーｓ ス間電圧Ｖ　に対して、第２図（ｂ）のよう依存ｓ 性を持っている。そこで、サイドゲート手段１０に制御
電圧を印加することにより、ＦＥＴの閾値電圧をＶ　　
−ｖ　　〜■　　と変化させると、ｔｈｌ　　　ｔｈ２
　　　ｔｈ３ ＦＥＴのゲート・ソース間電圧Ｖ　に対するゲーｓ ト・ソース間容量Ｃの依存性は、同図（ｂ）のＳ 記号ａ　、ａ２．ａ３のように変化する。従って、ＦＥ
Ｔのゲート・ソース間電圧Ｖ　がある一定値ｓ でも、ゲート・ソース間容量Ｃの値は、サイドｓ ゲート手段１０への制御電圧のレベルによって制御でき
ることになる。このため、例えばＦＥＴのソースとドレ
インを短絡してダイオードＤを構成すれば、サイドゲー
ト手段１０への端子ＣＤからの印加電圧により、その容
量値を制御できる。

上記の実施例によれば、半導体チップにおける占有面積
を小さくすることができる。一般に、半導体チップに集
積回路を実現するときにはキャパシタ部分が大きな面積
を占め、これが高集積化の妨げとなる。ところが、半導
体チップ上の第１層配線と第２層配線の間で形成される
ＭＩＭ　（金属−絶縁膜−金属）容量をダイオード容量
と比較すると、同一の容量値を実現する場合には、ダイ
オードの占有面積はＭＩＭの占有面積の１／１０程度に
抑えら°れる。従って、その分だけ回路の高集積化が可
能になる。また、制御端子ＣＤから制御電圧を印加すれ
ば、ダイオードＤにサイドゲート効果を及ぼすことがで
きる。従って、これによってソースキャパシタＣを変え
ることができるので、ピーキング周波数を可変制御する
ことが可能になる。

更に上記の第１図の実施例では、増幅用のＦＥＴ１の近
傍にも第２のサイドゲート手段２０が設けられているの
で、ダイオード用の第１のサイドゲート手段１０による
ＦＥＴＩへの悪影響を補償することができる。すなわち
、ダイオードＤとＦＥＴＩが接近しているために第１の
サイドゲート手段１０が増幅用のＦＥＴＩに接近してい
るときには、第１のサイドゲート手段１０に印加した制
御電圧によってＦＥＴＩにサイドゲート効果が引き起こ
されやすい。このようなときには、第１のサイドゲート
手段１０からの影響を阻止するような補償電圧を第２の
サイドゲート手段２０に印加すれば、増幅用のＦＥＴＩ
の閾値等が変ってしまうのを防ぐことができる。

第３図は第１図の回路を半導体基板上で実現したときの
斜視図である。但し、この例ではダイオードＤはソース
とドレインを短絡したＦＥＴで構成されるのではなく、
活性層上にショットキー電極を形成した通常のショット
キーダイオードで構成されている。

図示の通り、キャパシタ用のダイオー：Ｄは活性層３１
上にショットキー電極３２を配設して形成され、増幅用
のＦＥＴＩは活性層３３上にショットキーゲート電極３
４を配設し、その両側にソース電極３５およびドレイン
電極３６を配設することにより形成される。また、ソー
ス抵抗Ｒは拡散抵抗層４１の両端にオーミック電極４２
゜４３を配設して形成され、ドレイン抵抗Ｒ８は拡散抵
抗層４４の両端にオーミック電極４５．４６を配設して
形成される。さらに、第１のサイドゲート手段１０はダ
イオードＤの近傍に形成された不純物拡散層（サイドゲ
ート層）１１上にサイドゲートメタル１２にオーミック
接触させることにより形成され、第２のサイドゲート手
段２０はＦＥＴＩの近傍に形成されたサイドゲート層２
１上に、サイドゲートメタル２２をオーミック接触させ
ることにより形成される。なお、図中の符号５０は各素
子を接続する配線層である。

第３図の例によれば、全体の素子数が減少するだけでな
く、半導体基板上での占有面積を少なくすることができ
る。また、特にモノリシックＩＣに適していることがわ
かる。

本発明は上記の実施例に限定されるものではなく、種々
の変形が可能である。

例えば、ＦＥＴはバイポーラトランジスタで置き換えて
もよい。また、キャパシタの具体的な容量値などは、適
宜に変更することが可能である。

さらに、サイドゲート手段の配設位置なども、種々の変
更が可能であり、サイドゲートメタルのみでサイドゲー
ト手段を構成してもよい。

〔発明の効果〕

以上、詳細に説明した通り本発明によれば、トランジス
タに接続されるソースキャパシタは少なくとも１個のダ
イオードにより形成され、その近傍にはサイドゲート手
段が配設されるので、その容量を可変にしてピーキング
周波数を制御することを可能にしながら、半導体チップ
上の小さい面積で構成することを可能にする効果がある
。さらに、サイドゲート手段とソースキャパシタ用のダ
イオードは完全にアイソレートされるという格別の効果
がある。さらにまた、ソースキャパシタ用のダイオード
の近傍に設けた第１のサイドゲート手段の他に、増幅用
のＦＥＴの近傍にも第２のサイドゲート手段を設ければ
、ピーキング周波数の制御に伴う増幅用ＦＥＴの特性変
動を補償することができる。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図はサイドゲー
ト効果の説明図、第３図はこれを半導体基板上で実現し
たときの斜視図、第４図は従来例の回路図である。 １０・・・第１のサイドゲート手段、２０・・・第２の
サイドゲート手段、Ｄ・・・ダイオード、ＦＥＴＩ・・
・増幅用の電界効果トランジスタ、Ｒ・・・ソース抵抗
、Ｃ・・・ソースキャパシタ、ＣＤ・・・ピーキング周
波数制御端子。 特許出願人　　住友電気工業株式会社 代理人弁理士　　　長谷用　　芳　　樹（ｂ） 従来技術 第４図 （ａ）

Claims (1)

1. 【特許請求の範囲】 １、トランジスタのソースもしくはエミッタに接続され
   た抵抗と、この抵抗に並列接続されたキャパシタとを備
   えるピーキング回路において、前記キャパシタは半導体
   基板に形成された少なくとも１つのダイオードを含んで
   構成され、前記半導体基板の前記ダイオードの近傍には
   ピーキング周波数を制御するための制御端子に接続され
   たサイドゲート手段が配設されていることを特徴とする
   ピーキング回路。 ２、半導体基板に形成されたＦＥＴと、このＦＥＴのソ
   ースに接続された抵抗と、この抵抗に並列接続されたキ
   ャパシタとを備えるピーキング回路において、 前記キャパシタは前記半導体基板に形成された少なくと
   も１つのダイオードを含んで構成され、前記半導体基板
   の前記ダイオードの近傍にはピーキング周波数を制御す
   るための制御端子に接続された第１のサイドゲート手段
   が配設され、かつ前記半導体基板の前記ＦＥＴの近傍に
   は前記第１のサイドゲート手段による当該ＦＥＴの特性
   変動を打ち消すための第２のサイドゲート手段が配設さ
   れていることを特徴とするピーキング回路。 ３、前記キャパシタは、カソードが前記ＦＥＴに接続さ
   れアノードが接地されたショットキーダイオードにより
   形成されることを特徴とする特許請求の範囲第２項記載
   のピーキング回路。