JPH0337327B2 - - Google Patents
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- JPH0337327B2 JPH0337327B2 JP29562687A JP29562687A JPH0337327B2 JP H0337327 B2 JPH0337327 B2 JP H0337327B2 JP 29562687 A JP29562687 A JP 29562687A JP 29562687 A JP29562687 A JP 29562687A JP H0337327 B2 JPH0337327 B2 JP H0337327B2
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- JP
- Japan
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- side gate
- fet
- diode
- gate means
- capacitor
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- 239000004065 semiconductor Substances 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 17
- 230000000694 effects Effects 0.000 description 14
- 230000003321 amplification Effects 0.000 description 10
- 238000003199 nucleic acid amplification method Methods 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
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- 230000007423 decrease Effects 0.000 description 2
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Landscapes
- Amplifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は広帯域増幅回路などに用いられるピー
キング回路に関する。
キング回路に関する。
テレビジヨン画像信号の増幅等のいわゆるビデ
オ増幅回路は、直流から数十ＭHzにわたる広帯域
増幅特性が要求される。直流および低周波領域で
は、直結回路化することにより利得の低下は避け
ることができるが、高域ではトランジスタの電流
の増幅率の周波数特性、接合容量等により利得が
低下するため、高域補償が必要である。
オ増幅回路は、直流から数十ＭHzにわたる広帯域
増幅特性が要求される。直流および低周波領域で
は、直結回路化することにより利得の低下は避け
ることができるが、高域ではトランジスタの電流
の増幅率の周波数特性、接合容量等により利得が
低下するため、高域補償が必要である。
そこで、従来から第４図に示すような回路が用
いられている。同図ａに示すように、ソース抵抗
Rsに並列に適当な値のソースキヤパシタCsを接
続し、高域での帰還量を減少させて利得の低下を
抑えている。第４図ｂはピーキング周波数を制御
できるようにしたもので、ソースキヤパシタCsは
直流阻止コンデンサC1と可変容量ダイオードD2
によるキヤパシタC2により形成されている。こ
こで、直流阻止コンデンサC1は電界効果トラン
ジスタ（FET）１のソースに直流を印加しない
ようにするためのもので、ピーキング周波数制御
端子２は制御抵抗Rcを介して可変容量ダイオー
ドD2のバイアスを変化させることにより、回路
のピーキング周波数を制御するためのものであ
る。
いられている。同図ａに示すように、ソース抵抗
Rsに並列に適当な値のソースキヤパシタCsを接
続し、高域での帰還量を減少させて利得の低下を
抑えている。第４図ｂはピーキング周波数を制御
できるようにしたもので、ソースキヤパシタCsは
直流阻止コンデンサC1と可変容量ダイオードD2
によるキヤパシタC2により形成されている。こ
こで、直流阻止コンデンサC1は電界効果トラン
ジスタ（FET）１のソースに直流を印加しない
ようにするためのもので、ピーキング周波数制御
端子２は制御抵抗Rcを介して可変容量ダイオー
ドD2のバイアスを変化させることにより、回路
のピーキング周波数を制御するためのものであ
る。
第４図ｂのような従来回路では、直流阻止キヤ
パシタC1の値を可変容量ダイオードD2によるキ
ヤパシタC2の値より大きくすると、ピーキング
周波数の制御が容易である。このために、同図ｂ
のような回路を単一の半導体チツプ上でモノリシ
ツクに実現しようとすると、直流阻止キヤパシタ
のために大きなチツプ面積が占有されてしまう。
その結果、回路の高集積化を図ることが難しくな
るという問題があつた。また、ピーキング回路を
構成する素子が多くなるという問題があつた。
パシタC1の値を可変容量ダイオードD2によるキ
ヤパシタC2の値より大きくすると、ピーキング
周波数の制御が容易である。このために、同図ｂ
のような回路を単一の半導体チツプ上でモノリシ
ツクに実現しようとすると、直流阻止キヤパシタ
のために大きなチツプ面積が占有されてしまう。
その結果、回路の高集積化を図ることが難しくな
るという問題があつた。また、ピーキング回路を
構成する素子が多くなるという問題があつた。
そこで本発明は、ピーキング周波数を制御する
ことが可能であり、かつ半導体チツプ上での占有
面積を小さくすることのできるピーキング回路を
提供することを目的とする。
ことが可能であり、かつ半導体チツプ上での占有
面積を小さくすることのできるピーキング回路を
提供することを目的とする。
本出願の第１の発明に係るピーキング回路は、
トランジスタのソースもしくはエミツタに接続さ
れた抵抗と、この抵抗に並列接続されたキヤパシ
タとを備えるものであつて、上記のキヤパシタは
半導体基板に形成された少なくとも１つのダイオ
ードを含んで構成され、このダイオードの近傍の
半導体基板にはピーキング周波数を制御するため
の制御端子に接続されたサイドゲート手段が配設
されていることを特徴とする。
トランジスタのソースもしくはエミツタに接続さ
れた抵抗と、この抵抗に並列接続されたキヤパシ
タとを備えるものであつて、上記のキヤパシタは
半導体基板に形成された少なくとも１つのダイオ
ードを含んで構成され、このダイオードの近傍の
半導体基板にはピーキング周波数を制御するため
の制御端子に接続されたサイドゲート手段が配設
されていることを特徴とする。
また、本出願の第２の発明に係るピーキング回
路では、ソースキヤパシタは半導体基板に形成さ
れた少なくとも１つのダイオードを含んで構成さ
れ、このダイオードの近傍の半導体基板にはピー
キング周波数を制御するための制御端子に接続さ
れた第１のサイドゲート手段が配設され、かつ半
導体基板のFETの近傍には第１のサイドゲート
手段による当該FETの特性変動を打ち消すため
の第２のサイドゲート手段が配設されていること
を特徴とする。
路では、ソースキヤパシタは半導体基板に形成さ
れた少なくとも１つのダイオードを含んで構成さ
れ、このダイオードの近傍の半導体基板にはピー
キング周波数を制御するための制御端子に接続さ
れた第１のサイドゲート手段が配設され、かつ半
導体基板のFETの近傍には第１のサイドゲート
手段による当該FETの特性変動を打ち消すため
の第２のサイドゲート手段が配設されていること
を特徴とする。
本発明の構成によれば、トランジスタに接続さ
れるキヤパシタは少なくとも１個のダイオードに
より形成され、その近傍にはサイドゲート手段が
配設されるので、サイドゲート効果によつてその
容量を可変にしてピーキング周波数を制御するこ
とを可能にしながら、半導体チツプ上の小さい面
積で構成することを可能にする。
れるキヤパシタは少なくとも１個のダイオードに
より形成され、その近傍にはサイドゲート手段が
配設されるので、サイドゲート効果によつてその
容量を可変にしてピーキング周波数を制御するこ
とを可能にしながら、半導体チツプ上の小さい面
積で構成することを可能にする。
以下、添付図面の第１図ないし第３図を参照し
て、本発明のいくつかの実施例を説明する。な
お、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
て、本発明のいくつかの実施例を説明する。な
お、図面の説明において同一の要素には同一の符
号を付し、重複する説明を省略する。
まず、具体的な実施例の説明に先立つて、第４
図ａに示す回路の解析をする。同図ａにおいて、
負荷抵抗をRL，FET１の相互ゴンダクタンスを
gn、ソース・ドレイン抵抗をrds、ドレイン抵抗
をRDとすると、電圧利得Avは Av＝−gn（rds RD RL）（Ｓ＋１／Rs C
s）／｛Ｓ＋１／Cs Rs ［（RD RL）＋rds／（gn rds＋１）Rs
＋rds＋（RD RL）］｝ となる。但し、RD RL＝RD RL／（RD＋RL）で
あり、gdsをドレインコンダクタンスとると、rds
＝gds -1となる。従つて、上記の関係式より、ピ
ーキング周波数はCs Rsなる時定数で決定され
ることがわかる。
図ａに示す回路の解析をする。同図ａにおいて、
負荷抵抗をRL，FET１の相互ゴンダクタンスを
gn、ソース・ドレイン抵抗をrds、ドレイン抵抗
をRDとすると、電圧利得Avは Av＝−gn（rds RD RL）（Ｓ＋１／Rs C
s）／｛Ｓ＋１／Cs Rs ［（RD RL）＋rds／（gn rds＋１）Rs
＋rds＋（RD RL）］｝ となる。但し、RD RL＝RD RL／（RD＋RL）で
あり、gdsをドレインコンダクタンスとると、rds
＝gds -1となる。従つて、上記の関係式より、ピ
ーキング周波数はCs Rsなる時定数で決定され
ることがわかる。
第１図は本発明の実施例の回路図である。
同図において、ソースキヤパシタCsは例えばソ
ースとドレインを短絡したMESFETからなるシ
ヨツトキーダイオードＤにより実現され、その近
傍にはサイドゲート効果をダイオードＤに及ぼす
ための第１のサイドゲート手段１０が配設されて
いる。そして、このサイドゲート手段１０はピー
キング周波数制御端子CDに接続されている。一
方、増幅用のFET１の近傍には、サイドゲート
手段１０によるFET１へのサイドゲート効果を
補償するための第２のサイドゲート手段２０が配
設され、これは補償端子CFに接続されている。
ースとドレインを短絡したMESFETからなるシ
ヨツトキーダイオードＤにより実現され、その近
傍にはサイドゲート効果をダイオードＤに及ぼす
ための第１のサイドゲート手段１０が配設されて
いる。そして、このサイドゲート手段１０はピー
キング周波数制御端子CDに接続されている。一
方、増幅用のFET１の近傍には、サイドゲート
手段１０によるFET１へのサイドゲート効果を
補償するための第２のサイドゲート手段２０が配
設され、これは補償端子CFに接続されている。
ここで、サイドゲート効果とは半導体基板に形
成された導電層や電極に電位を与えたとき、これ
に近接するFETやダイオードの特性が影響を受
ける高価である。そして、FETの場合には閾値
電圧などが変動し、ダイオードの場合にはその容
量値などが変動する。これを、第１図のように
FETのソースとドレインを短絡したダイオード
を例にして、第２図により説明する。
成された導電層や電極に電位を与えたとき、これ
に近接するFETやダイオードの特性が影響を受
ける高価である。そして、FETの場合には閾値
電圧などが変動し、ダイオードの場合にはその容
量値などが変動する。これを、第１図のように
FETのソースとドレインを短絡したダイオード
を例にして、第２図により説明する。
第２図はサイドゲート効果を示すためのもので
ある。いま、同図ａのように、半導体基板上の
FET（ソースとドレインを短絡してダイオードと
なるFET）の近傍にサイドゲート手段１０が配
設されているものとし、FETのゲート・ソース
間電圧がVgs、ゲート・ソース間容量がCgsである
とする。ここで、端子CDからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイ
ドゲート効果によつてFETのスレツシヨツドレ
ベル（閾値電圧）Vthが変化する。また、ゲー
ト・ソース間容量CgsはFETのゲート・ソース間
電圧Vgsに対して、第２図ｂのよう依存性を持つ
ている。そこで、サイドゲート手段１０に制御電
圧を印加することにより、FETの閾値電圧を
Vth1〜Vth2〜Vth3と変化させると、FETのゲー
ト・ソース間電圧Vgsに対するゲート・ソース間
容量Cgsの依存性は、同図ｂの記号a1，a2，a3の
ように変化する。従つて、FETのゲート・ソー
ス間電圧Vgsがある一定値でも、ゲート・ソース
間容量Cgsの値は、サイドゲート手段１０への制
御電圧のレベルによつて制御できることになる。
このため、例えばFETのソースとドレインを短
絡してダイオードＤを構成すれば、サイドゲート
手段１０への端子CDからの印加電圧により、そ
の容量値を制御できる。
ある。いま、同図ａのように、半導体基板上の
FET（ソースとドレインを短絡してダイオードと
なるFET）の近傍にサイドゲート手段１０が配
設されているものとし、FETのゲート・ソース
間電圧がVgs、ゲート・ソース間容量がCgsである
とする。ここで、端子CDからサイドゲート手段
１０に所定レベルの制御電圧を印加すると、サイ
ドゲート効果によつてFETのスレツシヨツドレ
ベル（閾値電圧）Vthが変化する。また、ゲー
ト・ソース間容量CgsはFETのゲート・ソース間
電圧Vgsに対して、第２図ｂのよう依存性を持つ
ている。そこで、サイドゲート手段１０に制御電
圧を印加することにより、FETの閾値電圧を
Vth1〜Vth2〜Vth3と変化させると、FETのゲー
ト・ソース間電圧Vgsに対するゲート・ソース間
容量Cgsの依存性は、同図ｂの記号a1，a2，a3の
ように変化する。従つて、FETのゲート・ソー
ス間電圧Vgsがある一定値でも、ゲート・ソース
間容量Cgsの値は、サイドゲート手段１０への制
御電圧のレベルによつて制御できることになる。
このため、例えばFETのソースとドレインを短
絡してダイオードＤを構成すれば、サイドゲート
手段１０への端子CDからの印加電圧により、そ
の容量値を制御できる。
上記の実施例によれば、半導体チツプにおける
占有面積を小さくすることができる。一般に、半
導体チツプに集積回路を実現するときにはキヤパ
シタ部分が大きな面積を占め、これが高集積化の
妨げとなる。ところが、半導体チツプ上の第１層
配線と第２層配線の間で形成されるMIM（金属−
絶縁膜−金属）容量をダイオード容量と比較する
と、同一の容量値を実現する場合には、ダイオー
ドの占有面積はMIMの占有面積の1/10程度に抑
えられる。従つて、その分だけ回路の高集積化が
可能になる。また、制御端子CDから制御電圧を
印加すれば、ダイオードＤにサイドゲート効果を
及ぼすことができる。従つて、これによつてソー
スキヤパシタCsを変えることができるので、ピー
キング周波数を可変制御することが可能になる。
占有面積を小さくすることができる。一般に、半
導体チツプに集積回路を実現するときにはキヤパ
シタ部分が大きな面積を占め、これが高集積化の
妨げとなる。ところが、半導体チツプ上の第１層
配線と第２層配線の間で形成されるMIM（金属−
絶縁膜−金属）容量をダイオード容量と比較する
と、同一の容量値を実現する場合には、ダイオー
ドの占有面積はMIMの占有面積の1/10程度に抑
えられる。従つて、その分だけ回路の高集積化が
可能になる。また、制御端子CDから制御電圧を
印加すれば、ダイオードＤにサイドゲート効果を
及ぼすことができる。従つて、これによつてソー
スキヤパシタCsを変えることができるので、ピー
キング周波数を可変制御することが可能になる。
更に上記の第１図の実施例では、増幅用の
FET１の近傍にも第２のサイドゲート手段２０
が設けられているので、ダイオード用の第１のサ
イドゲート手段１０によるFET１への悪影響を
補償することができる。すなわち、ダイオードＤ
とFET１が接近しているために第１のサイドゲ
ート手段１０が増幅用のFET１に接近している
ときには、第１のサイドゲート手段１０に印加し
た制御電圧によつてFET１にサイドゲート効果
が引き起こされやすい。このようなときには、第
１のサイドゲート手段１０からの影響を阻止する
ような補償電圧を第２のサイドゲート手段２０に
印加すれば、増幅用のFET１の閾値等が変つて
しまうのを防ぐことができる。
FET１の近傍にも第２のサイドゲート手段２０
が設けられているので、ダイオード用の第１のサ
イドゲート手段１０によるFET１への悪影響を
補償することができる。すなわち、ダイオードＤ
とFET１が接近しているために第１のサイドゲ
ート手段１０が増幅用のFET１に接近している
ときには、第１のサイドゲート手段１０に印加し
た制御電圧によつてFET１にサイドゲート効果
が引き起こされやすい。このようなときには、第
１のサイドゲート手段１０からの影響を阻止する
ような補償電圧を第２のサイドゲート手段２０に
印加すれば、増幅用のFET１の閾値等が変つて
しまうのを防ぐことができる。
第３図は第１図の回路を半導体基板上で実現し
たときの斜視図である。但し、この例ではダイオ
ードＤはソースとドレインを短絡したFETで構
成されるのではなく、活性層上にシヨツトキー電
極を形成した通常のシヨツトキーダイオードで構
成されている。
たときの斜視図である。但し、この例ではダイオ
ードＤはソースとドレインを短絡したFETで構
成されるのではなく、活性層上にシヨツトキー電
極を形成した通常のシヨツトキーダイオードで構
成されている。
図示の通り、キヤパシタ用のダイオードＤは活
性層３１上にシヨツトキー電極３２を配設して形
成され、増幅用のFET１は活性層３３上にシヨ
ツトキーゲート電極３４を配設し、その両側にソ
ース電極３５およびドレイン電極３６を配設する
ことにより形成される。また、ソース抵抗Rsは
拡散抵抗層４１の両端にオーミツク電極４２，４
３を配設して形成され、ドレイン抵抗RDは拡散
抵抗層４４の両端にオーミツク電極４５，４６を
配設して形成される。さらに、第１のサイドゲー
ト手段１０はダイオードＤの近傍に形成された不
純物拡散層（サイドゲート層）１１上にサイドゲ
ートメタル１２にオーミツク接触させることによ
り形成され、第２のサイドゲート手段２０は
FET１の近傍に形成されたサイドゲート層２１
上に、サイドゲートメタル２２をオーミツク接触
させることにより形成される。なお、図中の符号
５０は各素子を接続する配線層である。
性層３１上にシヨツトキー電極３２を配設して形
成され、増幅用のFET１は活性層３３上にシヨ
ツトキーゲート電極３４を配設し、その両側にソ
ース電極３５およびドレイン電極３６を配設する
ことにより形成される。また、ソース抵抗Rsは
拡散抵抗層４１の両端にオーミツク電極４２，４
３を配設して形成され、ドレイン抵抗RDは拡散
抵抗層４４の両端にオーミツク電極４５，４６を
配設して形成される。さらに、第１のサイドゲー
ト手段１０はダイオードＤの近傍に形成された不
純物拡散層（サイドゲート層）１１上にサイドゲ
ートメタル１２にオーミツク接触させることによ
り形成され、第２のサイドゲート手段２０は
FET１の近傍に形成されたサイドゲート層２１
上に、サイドゲートメタル２２をオーミツク接触
させることにより形成される。なお、図中の符号
５０は各素子を接続する配線層である。
第３図の例によれば、全体の素子数が減少する
だけでなく、半導体基板上での占有面積を少なく
することができる。また、特にモノリシツクIC
に適していることがわかる。
だけでなく、半導体基板上での占有面積を少なく
することができる。また、特にモノリシツクIC
に適していることがわかる。
本発明は上記の実施例に限定されるものではな
く、種々の変形が可能である。
く、種々の変形が可能である。
例えば、FETはバイポーラトランジスタで置
き換えてもよい。また、キヤパシタの具体的な容
量値などは、適宜に変更することが可能である。
さらに、サイドゲート手段の配設位置なども、
種々の変更が可能であり、サイドゲートメタルの
みでサイドゲート手段を構成してもよい。
き換えてもよい。また、キヤパシタの具体的な容
量値などは、適宜に変更することが可能である。
さらに、サイドゲート手段の配設位置なども、
種々の変更が可能であり、サイドゲートメタルの
みでサイドゲート手段を構成してもよい。
〔発明の効果〕
以上、詳細に説明した通り本発明によれば、ト
ランジスタに接続されるソースキヤパシタは少な
くとも１個のダイオードにより形成され、その近
傍にはサイドゲート手段が配設されるので、その
容量を可変にしてピーキング周波数を制御するこ
とを可能にしながら、半導体チツプ上の小さい面
積で構成することを可能にする効果がある。さら
に、サイドゲート手段とソースキヤパシタ用のダ
イオードは完全にアイソレートされるという格別
の効果がある。さらにまた、ソースキヤパシタ用
のダイオードの近傍に設けた第１のサイドゲート
手段の他に、増幅用のFETの近傍にも第２のサ
イドゲート手段を設ければ、ピーキング周波数の
制御に伴う増幅用FETの特性変動を補償するこ
とができる。
ランジスタに接続されるソースキヤパシタは少な
くとも１個のダイオードにより形成され、その近
傍にはサイドゲート手段が配設されるので、その
容量を可変にしてピーキング周波数を制御するこ
とを可能にしながら、半導体チツプ上の小さい面
積で構成することを可能にする効果がある。さら
に、サイドゲート手段とソースキヤパシタ用のダ
イオードは完全にアイソレートされるという格別
の効果がある。さらにまた、ソースキヤパシタ用
のダイオードの近傍に設けた第１のサイドゲート
手段の他に、増幅用のFETの近傍にも第２のサ
イドゲート手段を設ければ、ピーキング周波数の
制御に伴う増幅用FETの特性変動を補償するこ
とができる。
第１図は本発明の実施例の回路図、第２図はサ
イドゲート効果の説明図、第３図はこれを半導体
基板上で実現したときの斜視図、第４図は従来例
の回路図である。 １０……第１のサイドゲート手段、２０……第
２のサイドゲート手段、Ｄ……ダイオード、
FET１……増幅用の電界効果トランジスタ、Rs
……ソース抵抗、Cs……ソースキヤパシタ、CD
……ピーキング周波数制御端子。
イドゲート効果の説明図、第３図はこれを半導体
基板上で実現したときの斜視図、第４図は従来例
の回路図である。 １０……第１のサイドゲート手段、２０……第
２のサイドゲート手段、Ｄ……ダイオード、
FET１……増幅用の電界効果トランジスタ、Rs
……ソース抵抗、Cs……ソースキヤパシタ、CD
……ピーキング周波数制御端子。
Claims (1)
- 【特許請求の範囲】 １ トランジスタのソースもしくはエミツタに接
続された抵抗と、この抵抗に並列接続されたキヤ
パシタとを備えるピーキング回路において、 前記キヤパシタは半導体基板に形成された少な
くとも１つのダイオードを含んで構成され、前記
半導体基板の前記ダイオードの近傍にはピーキン
グ周波数を制御するための制御端子に接続された
サイドゲート手段が配設されていることを特徴と
するピーキング回路。 ２ 半導体基板に形成されたFETと、このFET
のソースに接続された抵抗と、この抵抗に並列接
続されたキヤパシタとを備えるピーキング回路に
おいて、 前記キヤパシタは前記半導体基板に形成された
少なくとも１つのダイオードを含んで構成され、
前記半導体基板の前記ダイオードの近傍にはピー
キング周波数を制御するための制御端子に接続さ
れた第１のサイドゲート手段が配設され、かつ前
記半導体基板の前記FETの近傍には前記第１の
サイドゲート手段による当該FETの特性変動を
打ち消すための第２のサイドゲート手段が配設さ
れていることを特徴とするピーキング回路。 ３ 前記キヤパシタは、カソードが前記FETに
接続されアノードが接地されたシヨツトキーダイ
オードにより形成されることを特徴とする特許請
求の範囲第２項記載のピーキング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562687A JPH01137714A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29562687A JPH01137714A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01137714A JPH01137714A (ja) | 1989-05-30 |
| JPH0337327B2 true JPH0337327B2 (ja) | 1991-06-05 |
Family
ID=17823070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29562687A Granted JPH01137714A (ja) | 1987-11-24 | 1987-11-24 | ピーキング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01137714A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040036238A (ko) * | 2002-10-24 | 2004-04-30 | 박노인 | 소형 공기청정기 |
| WO2007108103A1 (ja) * | 2006-03-20 | 2007-09-27 | Fujitsu Limited | アナログ回路 |
-
1987
- 1987-11-24 JP JP29562687A patent/JPH01137714A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01137714A (ja) | 1989-05-30 |
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