JPS58223373A - デユアルゲ−ト型電界効果トランジスタ - Google Patents
デユアルゲ−ト型電界効果トランジスタInfo
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- JPS58223373A JPS58223373A JP10645882A JP10645882A JPS58223373A JP S58223373 A JPS58223373 A JP S58223373A JP 10645882 A JP10645882 A JP 10645882A JP 10645882 A JP10645882 A JP 10645882A JP S58223373 A JPS58223373 A JP S58223373A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は１対のドレイン−ソース間に二本のゲート金有
する高周波用デュアルゲート型電界効果 １− トランジスタ（以下、ＰＥＴという）に関する。
する高周波用デュアルゲート型電界効果 １− トランジスタ（以下、ＰＥＴという）に関する。
従来、高周波性能、とくに利得や雑音特性全悪化させず
に出力インピーダンスを低下できるデュアルゲート型Ｆ
ＥＴは、その回路設計および製作が困難で実用化されて
いなかった。
に出力インピーダンスを低下できるデュアルゲート型Ｆ
ＥＴは、その回路設計および製作が困難で実用化されて
いなかった。
デュアルゲート型ＦＥＴは、従来からＡＧＣ（自動利得
制御）端子としての第２ゲートを有している点、および
カスコード形の構造によって高い利得が得られる点を特
徴として市販され数多く用いられている。
制御）端子としての第２ゲートを有している点、および
カスコード形の構造によって高い利得が得られる点を特
徴として市販され数多く用いられている。
しかし、従来提案されているデュアルゲート型ＦＥＴは
、第１図に回路図を示すようにドレイン１とソース２と
の間に２本のグー）３．４’に有し、ゲートはどのよう
な純抵抗も含んでおらず、ゲートに設けられる回路要素
としては交流的にソースと短絡する目的か、あるいはグ
ー）１保護する目的で第２図に示すようなダイオード５
が接続されるか、又は８ｇ２ゲート４をソース又はサブ
ストレートに直流的に短絡する構造がとられていた。
、第１図に回路図を示すようにドレイン１とソース２と
の間に２本のグー）３．４’に有し、ゲートはどのよう
な純抵抗も含んでおらず、ゲートに設けられる回路要素
としては交流的にソースと短絡する目的か、あるいはグ
ー）１保護する目的で第２図に示すようなダイオード５
が接続されるか、又は８ｇ２ゲート４をソース又はサブ
ストレートに直流的に短絡する構造がとられていた。
第２ゲートを外部端子としてＦＥＴ全使用する場合には
、寄生インダクタンスやその他の不安定性を少なくする
ために、ＦＥＴの第２ゲート端子に対してチップ側に近
い所で交流的に接地点に短絡することが必要である。
、寄生インダクタンスやその他の不安定性を少なくする
ために、ＦＥＴの第２ゲート端子に対してチップ側に近
い所で交流的に接地点に短絡することが必要である。
しかしながら、このような回路では、シングルゲート形
Ｉｉ’ＥＴに比べ、チャネルが高抵抗であるから、デュ
アルゲート型ＦＥＴの特徴のひとつである出力インピー
ダンスが高くなシ、出力側全等価集中定数回路で描くと
、設計的にもまた実測してもわずかな寄生抵抗やインダ
クタンス金除き、はとんどドレイン１と第２ゲート４間
のキャパシタンスのみで表わされ、回路設計の際用いら
れるスミス図上では、８２２（ドレイン−ソースｌｔＪ
［射比数）は、はぼ外周（８２２Ｎ−１）に位置してい
た。このことは、利得や雑音を悪化させずに、外部回路
でインピーダンス整合することが極めて難しいことを意
味する。例えば、出力整合回路に純抵抗を使用した場合
、それはそのまま損失となるし、捷たそのような整合回
路の製作自体も極めて困難であり、加えて使用電流が大
きいときは特に不利となる。
Ｉｉ’ＥＴに比べ、チャネルが高抵抗であるから、デュ
アルゲート型ＦＥＴの特徴のひとつである出力インピー
ダンスが高くなシ、出力側全等価集中定数回路で描くと
、設計的にもまた実測してもわずかな寄生抵抗やインダ
クタンス金除き、はとんどドレイン１と第２ゲート４間
のキャパシタンスのみで表わされ、回路設計の際用いら
れるスミス図上では、８２２（ドレイン−ソースｌｔＪ
［射比数）は、はぼ外周（８２２Ｎ−１）に位置してい
た。このことは、利得や雑音を悪化させずに、外部回路
でインピーダンス整合することが極めて難しいことを意
味する。例えば、出力整合回路に純抵抗を使用した場合
、それはそのまま損失となるし、捷たそのような整合回
路の製作自体も極めて困難であり、加えて使用電流が大
きいときは特に不利となる。
本発明の目的は利得や雑音特性を犠牲にすることなく出
力インピーダンスを低下したデュアルゲート型ＦＥＴを
提供することにある。
力インピーダンスを低下したデュアルゲート型ＦＥＴを
提供することにある。
本発明のデュアルゲート型Ｆ、ＥＴの構造は、１対のド
レインとソースとの間に計けられる２本のゲートのうち
、ドレイン側に設けられた第２ゲートに対してＦＥＴ動
作領域外において直列にインピーダンス素子全チップ上
に形成したこと全特徴とする。
レインとソースとの間に計けられる２本のゲートのうち
、ドレイン側に設けられた第２ゲートに対してＦＥＴ動
作領域外において直列にインピーダンス素子全チップ上
に形成したこと全特徴とする。
インピーダンス素子としては５〜１００Ω程度の純抵抗
が適当である。また、この純抵抗のゲートと反対側端に
容ｉ素子を設は交流的にソース又はサブストレートに短
絡するようにしてもよい。
が適当である。また、この純抵抗のゲートと反対側端に
容ｉ素子を設は交流的にソース又はサブストレートに短
絡するようにしてもよい。
この様に第２ゲートにインピーダンス素子を接続するこ
とによって出方インピーダンスを低下することができ、
利得や雑音特性の劣化あるいは出力整合回路に抵抗を設
けた時に生じる損失もなくなる。更に、第２ゲートヲ外
部制御端子、例えばＡＧＣ端子として用いても容量水子
がゲート保護の役目をするのでゲート耐圧の高いＦ’Ｅ
Ｔが得られる。
とによって出方インピーダンスを低下することができ、
利得や雑音特性の劣化あるいは出力整合回路に抵抗を設
けた時に生じる損失もなくなる。更に、第２ゲートヲ外
部制御端子、例えばＡＧＣ端子として用いても容量水子
がゲート保護の役目をするのでゲート耐圧の高いＦ’Ｅ
Ｔが得られる。
以下に図面を用いて本発明の詳細な説明する。
第３因は本発明をＭＯ８型ＦＥＴＫ適用した時のチップ
平面図である。ドレイン、ソースおよびゲート領域が形
成されたチップ１０上に、ソース電極１１． ドレイ
ン電極１２．第１および第２ゲート電極１３．１４が設
けられ、とくに第２ゲート電極１４には第２ゲート領域
ヒ直列にＦＥＴ動作領域１５外で５〜１００Ωの直列抵
抗素子１６が設けられている。この直列抵抗素子１６は
低抵抗のものがよいので、イオン注入や拡散を用いた千
尋体層抵抗、もしくはポリシリコンや膜抵抗を採用する
方が望ましい。勿論蒸着被膜抵抗でもよい。いづれにし
ても、出力インピーダンスの低下を目的とするものであ
るから、チップに集積化する必要がある。
平面図である。ドレイン、ソースおよびゲート領域が形
成されたチップ１０上に、ソース電極１１． ドレイ
ン電極１２．第１および第２ゲート電極１３．１４が設
けられ、とくに第２ゲート電極１４には第２ゲート領域
ヒ直列にＦＥＴ動作領域１５外で５〜１００Ωの直列抵
抗素子１６が設けられている。この直列抵抗素子１６は
低抵抗のものがよいので、イオン注入や拡散を用いた千
尋体層抵抗、もしくはポリシリコンや膜抵抗を採用する
方が望ましい。勿論蒸着被膜抵抗でもよい。いづれにし
ても、出力インピーダンスの低下を目的とするものであ
るから、チップに集積化する必要がある。
尚、ＭＯＳ型に限らず、ＰＮ接合型、ショットキー型Ｆ
ＥＴにも同様に適用できることは明白である。ただし、
本実施例の等価回路は第４図に示 ５− すように現わせるので、その回路定数を使用目的（例え
ば周波数帯域）に応じて最適に設定することが望まれる
ため、上記に例示した抵抗値は変更することもできる。
ＥＴにも同様に適用できることは明白である。ただし、
本実施例の等価回路は第４図に示 ５− すように現わせるので、その回路定数を使用目的（例え
ば周波数帯域）に応じて最適に設定することが望まれる
ため、上記に例示した抵抗値は変更することもできる。
しかし現在のＦ’ＥＴでは例示した５〜１００Ω程度が
適当である。
適当である。
更に、直列抵抗素子に８１０２膜等の誘電体物質で形ら
れるコンデンサ全接続して、これをソースもしくは基板
に交流的に短絡させてもよい。即ち、プーアルゲート望
ショットキ接合又はＰＮ接合もしくはＭＯＳＦＥＴにお
いて、ドレインとソースとの間の２本のゲートのうち、
ドレイン側に設けられたゲートのＦＥＴ動作領域外に直
列に５オームないし１００オームの純抵抗を設け、この
抵抗にソース又はサブストレートに交流的に短絡するコ
ンデンサを接続するＩ構造としてもよく、その場合第２
ゲートにすぐにサブストレート又はソースに対して小さ
な値のコンデンサ（ダイオード）を接続し、この位置か
ら純抵抗を入れることも考えられる。
れるコンデンサ全接続して、これをソースもしくは基板
に交流的に短絡させてもよい。即ち、プーアルゲート望
ショットキ接合又はＰＮ接合もしくはＭＯＳＦＥＴにお
いて、ドレインとソースとの間の２本のゲートのうち、
ドレイン側に設けられたゲートのＦＥＴ動作領域外に直
列に５オームないし１００オームの純抵抗を設け、この
抵抗にソース又はサブストレートに交流的に短絡するコ
ンデンサを接続するＩ構造としてもよく、その場合第２
ゲートにすぐにサブストレート又はソースに対して小さ
な値のコンデンサ（ダイオード）を接続し、この位置か
ら純抵抗を入れることも考えられる。
更に第５図に本発明の他の実施例を示す。これ６−
はドレインとソースとの間に２本のゲート金有し、その
ドレイン側に設けられた第２ゲート宅、ソース又はソー
スと共通電位であるサブストレートに直流的に接続し、
第２ゲートの電界効果トランジスタ動作領域外で、ソー
スはサブストレートとの接続値との間に５オームないし
１００オームの純抵抗層を設けた構造である。即ち、図
示したようにチップ上に設けられたドレイン電極１２と
ソース電極１１との間の２本のゲートのうち、ドレイン
側に設けられた第２ゲート電極１４が、動作層外に設け
られた抵抗素子（５〜１００Ω）１６′を介して、一端
がソース電極と直流的に接続されている電極１７に接続
される。これは基板とソースとが共通電位となる接合型
ＦＥＴにおいて有効である。
ドレイン側に設けられた第２ゲート宅、ソース又はソー
スと共通電位であるサブストレートに直流的に接続し、
第２ゲートの電界効果トランジスタ動作領域外で、ソー
スはサブストレートとの接続値との間に５オームないし
１００オームの純抵抗層を設けた構造である。即ち、図
示したようにチップ上に設けられたドレイン電極１２と
ソース電極１１との間の２本のゲートのうち、ドレイン
側に設けられた第２ゲート電極１４が、動作層外に設け
られた抵抗素子（５〜１００Ω）１６′を介して、一端
がソース電極と直流的に接続されている電極１７に接続
される。これは基板とソースとが共通電位となる接合型
ＦＥＴにおいて有効である。
以上のように本発明は第２ゲートにインピーダンス菓子
を設けることによって出力インピーダンスを低下でき、
雑音や利得を劣化させることもない。さらに本発明によ
るＦＥＴもしくはこれを使用した電子回路は高周波の並
列の複数のスイッチ（ＯＲ回路型）において極めて有効
である。これは、従来のデュアルゲート形ＰＥＴがＯＦ
Ｆ時に、出力インピーダンスが極めて高い状態となっ
ていたため回路系全体のインピーダンスがずれ、安定も
、ｉ’ｖ１０８を、う安合型、ショットキーバリア型Ｆ
ＩＢＴのいづれにも適用できることが汎用性の面で大き
な利点でもある。
を設けることによって出力インピーダンスを低下でき、
雑音や利得を劣化させることもない。さらに本発明によ
るＦＥＴもしくはこれを使用した電子回路は高周波の並
列の複数のスイッチ（ＯＲ回路型）において極めて有効
である。これは、従来のデュアルゲート形ＰＥＴがＯＦ
Ｆ時に、出力インピーダンスが極めて高い状態となっ
ていたため回路系全体のインピーダンスがずれ、安定も
、ｉ’ｖ１０８を、う安合型、ショットキーバリア型Ｆ
ＩＢＴのいづれにも適用できることが汎用性の面で大き
な利点でもある。
第１図、第２図は従来のデュアルゲート型ＰＥＴの回路
図、第３図は本発明の一実施例によるプーアルゲート型
Ｆ’ＥＴのチップ平面図、第４図はその等価回路図、第
５図は本発明の他の実施例のチップ平面図である。 １・・・・・・ドレイン端子、２・・・・・・ソース端
子、３・・・・・・第１ゲート端子、４・・・・・・第
２ゲート端子、５・・・・・・ダイオード、１０・・・
・・・チップ、１１・・・・・・ソース電極、１２・・
・・・・ドレイン電極、１３・・・・・・第１ゲート電
極、１４・・・・・第２ゲート電極、１６，１６’・・
・・・・抵抗素子、１７・・・・・・電極。 ９− 華１ 図 茅２図 ４ ｖ３ 図
図、第３図は本発明の一実施例によるプーアルゲート型
Ｆ’ＥＴのチップ平面図、第４図はその等価回路図、第
５図は本発明の他の実施例のチップ平面図である。 １・・・・・・ドレイン端子、２・・・・・・ソース端
子、３・・・・・・第１ゲート端子、４・・・・・・第
２ゲート端子、５・・・・・・ダイオード、１０・・・
・・・チップ、１１・・・・・・ソース電極、１２・・
・・・・ドレイン電極、１３・・・・・・第１ゲート電
極、１４・・・・・第２ゲート電極、１６，１６’・・
・・・・抵抗素子、１７・・・・・・電極。 ９− 華１ 図 茅２図 ４ ｖ３ 図
Claims (2)
- （１） ドレインとソースとの間に２本のゲートヲ有
する電界効果トランジスタチップにおいて、当該チップ
上でドレイン側に近いゲートに対してそのＰＥＴ動作領
域外にインピーダンス素子を接続したこと全特徴とする
デュアルゲート型電界効果トランジスタ。 - （２）前記インピーダンス素子は少なくとも５０〜１０
０ｒλの抵抗素子を含んでいることを特徴とする特許請
求の範囲第１項記載のデュアルゲート型電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10645882A JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10645882A JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58223373A true JPS58223373A (ja) | 1983-12-24 |
| JPH0377671B2 JPH0377671B2 (ja) | 1991-12-11 |
Family
ID=14434140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10645882A Granted JPS58223373A (ja) | 1982-06-21 | 1982-06-21 | デユアルゲ−ト型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58223373A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110465A (ja) * | 1984-11-05 | 1986-05-28 | Matsushita Electric Ind Co Ltd | 高周波増幅回路 |
| US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852483A (ja) * | 1971-10-29 | 1973-07-23 | ||
| JPS5363987A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electronics Corp | Junction type field effect transistor |
-
1982
- 1982-06-21 JP JP10645882A patent/JPS58223373A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4852483A (ja) * | 1971-10-29 | 1973-07-23 | ||
| JPS5363987A (en) * | 1976-11-19 | 1978-06-07 | Matsushita Electronics Corp | Junction type field effect transistor |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61110465A (ja) * | 1984-11-05 | 1986-05-28 | Matsushita Electric Ind Co Ltd | 高周波増幅回路 |
| US5726458A (en) * | 1994-11-15 | 1998-03-10 | Advanced Micro Devices, Inc. | Hot carrier injection test structure and technique for statistical evaluation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0377671B2 (ja) | 1991-12-11 |
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