JPH06104291A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPH06104291A JPH06104291A JP25023892A JP25023892A JPH06104291A JP H06104291 A JPH06104291 A JP H06104291A JP 25023892 A JP25023892 A JP 25023892A JP 25023892 A JP25023892 A JP 25023892A JP H06104291 A JPH06104291 A JP H06104291A
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- Japan
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- electrode
- doped layer
- layer
- capacitor
- gate electrode
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Abstract
(57)【要約】
【目的】 電界効果型半導体装置に係り，特に，電源回
路の一部となる抵抗及び容量とディプレッション型の電
界効果型トランジスタを含む電界効果型半導体装置に関
し，高集積化に適した信頼性の高い構造を得る。 【構成】 半導体基板１に順に積層されたノンドープ層
２，不純物ドープ層３と，不純物ドープ層３上に配設さ
れたゲート電極４と, ゲート電極４の両側に配設された
ソース電極５及びドレイン電極６と, ゲート電極４とソ
ース電極５の間の不純物ドープ層３上に配設された容量
用電極７と, 容量用電極７とソース電極５を電気的に接
続する接続部８とを有する。
路の一部となる抵抗及び容量とディプレッション型の電
界効果型トランジスタを含む電界効果型半導体装置に関
し，高集積化に適した信頼性の高い構造を得る。 【構成】 半導体基板１に順に積層されたノンドープ層
２，不純物ドープ層３と，不純物ドープ層３上に配設さ
れたゲート電極４と, ゲート電極４の両側に配設された
ソース電極５及びドレイン電極６と, ゲート電極４とソ
ース電極５の間の不純物ドープ層３上に配設された容量
用電極７と, 容量用電極７とソース電極５を電気的に接
続する接続部８とを有する。
Description
【０００１】
【産業上の利用分野】本発明は電界効果型半導体装置に
関する。さらに詳しくは，電源回路の一部となる抵抗及
び容量とディプレッション型の電界効果型トランジスタ
を含む電界効果型半導体装置に関する。
関する。さらに詳しくは，電源回路の一部となる抵抗及
び容量とディプレッション型の電界効果型トランジスタ
を含む電界効果型半導体装置に関する。
【０００２】通信の送受信に使用される半導体装置は，
出力電力を必要とするため，通常，電流を多く流すこと
ができる，ディプレッション型の電界効果型トランジス
タが使用される。
出力電力を必要とするため，通常，電流を多く流すこと
ができる，ディプレッション型の電界効果型トランジス
タが使用される。
【０００３】ｎ型の半導体を使用したディプレッション
型の電界効果型トランジスタの場合には，ドレイン電極
に正の電圧を印加し，ゲート電極に負の電圧を加えなけ
ればならないため，通常の使用方法では二つの電源が必
要となり，電源回路が複雑になってしまうという問題が
ある。
型の電界効果型トランジスタの場合には，ドレイン電極
に正の電圧を印加し，ゲート電極に負の電圧を加えなけ
ればならないため，通常の使用方法では二つの電源が必
要となり，電源回路が複雑になってしまうという問題が
ある。
【０００４】正の電源のみで使用するための電源回路の
一つに，ソース電極とアース間に直列に抵抗を挿入し，
この抵抗による電圧の低下を利用してゲート電極に所定
の電圧を印加する回路がある。この時，単純に抵抗を挿
入しただけでは，この抵抗が不必要に電力を消費してし
まう欠点があるので，高周波ではこの抵抗と並列に容量
（キャパシタ）を挿入し，高周波信号の損失が起こらな
いような回路にしている。
一つに，ソース電極とアース間に直列に抵抗を挿入し，
この抵抗による電圧の低下を利用してゲート電極に所定
の電圧を印加する回路がある。この時，単純に抵抗を挿
入しただけでは，この抵抗が不必要に電力を消費してし
まう欠点があるので，高周波ではこの抵抗と並列に容量
（キャパシタ）を挿入し，高周波信号の損失が起こらな
いような回路にしている。
【０００５】図４はこのような一電源バイアス回路の回
路図で，ＶD はドレイン電源，Ｒ1は抵抗，Ｃ1 は容
量，Ｌ1 ，Ｌ2 はインダクタンスを表す。この回路の特
徴は次の如くである (1) ソースに対して直列に抵抗Ｒ1 が接続されている。
路図で，ＶD はドレイン電源，Ｒ1は抵抗，Ｃ1 は容
量，Ｌ1 ，Ｌ2 はインダクタンスを表す。この回路の特
徴は次の如くである (1) ソースに対して直列に抵抗Ｒ1 が接続されている。
【０００６】(2) この抵抗Ｒ1 と並列に容量Ｃ1 が接続
されている。 (3) ゲート電極をインダクタンスＬ1 を介してアースに
接続する。ここにインダクタンスを設けるのは，直流的
にはゲート電圧をアースと同電位にして，高周波信号が
アースに逃げるのを防ぐためである。
されている。 (3) ゲート電極をインダクタンスＬ1 を介してアースに
接続する。ここにインダクタンスを設けるのは，直流的
にはゲート電圧をアースと同電位にして，高周波信号が
アースに逃げるのを防ぐためである。
【０００７】(4) ドレインに正の電圧を印加する。この
時，抵抗Ｒ1 にも電流が流れ，ソース電極の電位はアー
スに対して，Ｒ1 ×Ｉd だけ高くなる。ゲートの電位は
アースと同電位，即ち０Ｖなので，ゲートには，−Ｒ1
×Ｉd の負電圧が加わることになる。
時，抵抗Ｒ1 にも電流が流れ，ソース電極の電位はアー
スに対して，Ｒ1 ×Ｉd だけ高くなる。ゲートの電位は
アースと同電位，即ち０Ｖなので，ゲートには，−Ｒ1
×Ｉd の負電圧が加わることになる。
【０００８】このディプレッション型の電界効果型トラ
ンジスタを集積化する場合，上記のような抵抗と容量を
同一基板上に形成するには大きな面積を必要とする。特
に，高価な高電子移動度トランジスタ（ＨＥＭＴ）基板
を用いて集積回路を作製する場合に，集積回路のコスト
を増加させる原因の一つとなっている。
ンジスタを集積化する場合，上記のような抵抗と容量を
同一基板上に形成するには大きな面積を必要とする。特
に，高価な高電子移動度トランジスタ（ＨＥＭＴ）基板
を用いて集積回路を作製する場合に，集積回路のコスト
を増加させる原因の一つとなっている。
【０００９】
【従来の技術】図５は一電源バイアス回路の従来例を示
す平面図で，４はゲート電極，５はソース電極，６はド
レイン電極，７は容量用電極，11はアース, 13は容量Ｃ
1 を形成する誘電体, 14は抵抗Ｒ1 を形成する抵抗体を
表す。
す平面図で，４はゲート電極，５はソース電極，６はド
レイン電極，７は容量用電極，11はアース, 13は容量Ｃ
1 を形成する誘電体, 14は抵抗Ｒ1 を形成する抵抗体を
表す。
【００１０】抵抗体14は半導体の動作層を用いて作ら
れ，容量Ｃ1 のキャパシタはＳｉＮ，ＳｉＯ2 等の誘電
体13を用いたＭＩＭ（Metal-Insulator-Metal)構造でも
って形成する。
れ，容量Ｃ1 のキャパシタはＳｉＮ，ＳｉＯ2 等の誘電
体13を用いたＭＩＭ（Metal-Insulator-Metal)構造でも
って形成する。
【００１１】インダクタンスＬ1 , Ｌ2 はメタルの細線
を折り曲げて形成する。この従来例で最も問題になるの
は，キャパシタの面積である。ＳｉＯ2 に比べて誘電率
の大きいＳｉＮを使用した場合でも，通常，1.0pF あた
り約5000μｍ2の面積を必要とする。実際に回路に使用
するキャパシタの値は，周波数やゲートバイアスの設定
値によっても異なるが，ゲート幅 200μｍのＨＥＭＴを
１０GHzで使用する場合, ２pFの容量を必要とする。こ
れは 100μｍ× 100μｍに相当する。この周波数帯で使
用される集積回路は一般的にＭＭＩＣと呼ばれるが，要
求されるチップサイズは約２mm×２mmであるので，上記
のキャパシタの大きさは無視できず，コスト上昇の原因
の一つとなっている。
を折り曲げて形成する。この従来例で最も問題になるの
は，キャパシタの面積である。ＳｉＯ2 に比べて誘電率
の大きいＳｉＮを使用した場合でも，通常，1.0pF あた
り約5000μｍ2の面積を必要とする。実際に回路に使用
するキャパシタの値は，周波数やゲートバイアスの設定
値によっても異なるが，ゲート幅 200μｍのＨＥＭＴを
１０GHzで使用する場合, ２pFの容量を必要とする。こ
れは 100μｍ× 100μｍに相当する。この周波数帯で使
用される集積回路は一般的にＭＭＩＣと呼ばれるが，要
求されるチップサイズは約２mm×２mmであるので，上記
のキャパシタの大きさは無視できず，コスト上昇の原因
の一つとなっている。
【００１２】また， 100μｍの長さになると，分布定数
的な効果が無視できず，キャパシタとしてだけでなく，
インダクタ成分を含むようになり，設計値通りに動作し
ない原因ともなる。
的な効果が無視できず，キャパシタとしてだけでなく，
インダクタ成分を含むようになり，設計値通りに動作し
ない原因ともなる。
【００１３】さらに，キャパシタを形成する際，レジス
トのピンホール等により誘電体膜に穴が開き，キャパシ
タがショートする可能性も大きく，信頼性を低下させ
る。
トのピンホール等により誘電体膜に穴が開き，キャパシ
タがショートする可能性も大きく，信頼性を低下させ
る。
【００１４】
【発明が解決しようとする課題】本発明は上記の問題に
鑑み，この抵抗とキャパシタの並列部分の面積を小さく
してコストを削減すること，信頼度の高いキャパシタを
有する電界効果型半導体装置を提供することを目的とす
る。
鑑み，この抵抗とキャパシタの並列部分の面積を小さく
してコストを削減すること，信頼度の高いキャパシタを
有する電界効果型半導体装置を提供することを目的とす
る。
【００１５】
【課題を解決するための手段】図１(a), (b)は本発明を
説明する断面図と回路図である。上記課題は，半導体基
板１に順に積層されたノンドープ層２，不純物ドープ層
３と，該不純物ドープ層３上に配設されたゲート電極４
と, 該ゲート電極４の両側に配設されたソース電極５及
びドレイン電極６と, 該ゲート電極４と該ソース電極５
の間の該不純物ドープ層３上に配設された容量用電極７
と, 該容量用電極７と該ソース電極５を電気的に接続す
る接続部８とを有する電界効果型半導体装置によって解
決される。
説明する断面図と回路図である。上記課題は，半導体基
板１に順に積層されたノンドープ層２，不純物ドープ層
３と，該不純物ドープ層３上に配設されたゲート電極４
と, 該ゲート電極４の両側に配設されたソース電極５及
びドレイン電極６と, 該ゲート電極４と該ソース電極５
の間の該不純物ドープ層３上に配設された容量用電極７
と, 該容量用電極７と該ソース電極５を電気的に接続す
る接続部８とを有する電界効果型半導体装置によって解
決される。
【００１６】
【作用】本発明では，ゲート電極４とソース電極５間に
ソース電極５と同電位の容量用電極７が形成されてい
る。容量用電極７はショットキーメタルからなり，この
ショットキーメタルとノンドープ層２（電子走行層）の
間にはショットキー空乏層９が広がり，このショットキ
ー空乏層９をショットキーメタルとノンドープ層２で挟
んだキャパシタ（容量Ｃ1)が形成される。
ソース電極５と同電位の容量用電極７が形成されてい
る。容量用電極７はショットキーメタルからなり，この
ショットキーメタルとノンドープ層２（電子走行層）の
間にはショットキー空乏層９が広がり，このショットキ
ー空乏層９をショットキーメタルとノンドープ層２で挟
んだキャパシタ（容量Ｃ1)が形成される。
【００１７】また, ゲート電極４とソース電極５間のノ
ンドープ層２（電子走行層）の抵抗が抵抗Ｒ1 を形成す
る。ノンドープ層２（電子走行層）の厚さは，従来の誘
電体膜（ＳｉＮ）の厚さに比べて，ショートによる欠陥
が起こらないため，はるかに薄く形成可能であるから，
キャパシタの面積は著しく低減できる。
ンドープ層２（電子走行層）の抵抗が抵抗Ｒ1 を形成す
る。ノンドープ層２（電子走行層）の厚さは，従来の誘
電体膜（ＳｉＮ）の厚さに比べて，ショートによる欠陥
が起こらないため，はるかに薄く形成可能であるから，
キャパシタの面積は著しく低減できる。
【００１８】
【実施例】次に，本発明を適用した一電源バイアス回路
の形成例について説明する。一電源バイアス回路の設計
例として，マイクロ波帯の低雑音増幅器を取上げ，条件
として，周波数１０ＧHz, 電流値１０mA, ゲートバイア
ス−0.5 Ｖとする。このように設定すれば，抵抗Ｒ1 の
抵抗値は５０Ωになる。
の形成例について説明する。一電源バイアス回路の設計
例として，マイクロ波帯の低雑音増幅器を取上げ，条件
として，周波数１０ＧHz, 電流値１０mA, ゲートバイア
ス−0.5 Ｖとする。このように設定すれば，抵抗Ｒ1 の
抵抗値は５０Ωになる。
【００１９】図２(a), (b)は第１の実施例を示す平面図
と断面図で，(a) は平面図, (b) はＡ−Ａ断面図であ
り，ＨＥＭＴ基板に一電源バイアス回路を形成した例で
ある。図中，１はＧａＡｓ基板，２は電子走行層であっ
て厚さが例えば 500ÅのノンドープＧａＡｓ，３は電子
供給層であって厚さが例えば 200ÅのＳｉドープＡｌＧ
ａＡｓ，４はゲート電極であって例えばＡｌ，５はソー
ス電極であってＡｕＧｅ／Ａｕ，６はドレイン電極であ
ってＡｕＧｅ／Ａｕ，5a, 6aはオーミック領域, ７は容
量用電極であって例えばＡｌ，８は容量用電極とドレイ
ン電極を接続する接続部であって例えばＡｌ，8aはコン
タクトホール, 8bは絶縁膜, ９はショットキー空乏層，
10はヘテロ空乏層，11はアースを表す。
と断面図で，(a) は平面図, (b) はＡ−Ａ断面図であ
り，ＨＥＭＴ基板に一電源バイアス回路を形成した例で
ある。図中，１はＧａＡｓ基板，２は電子走行層であっ
て厚さが例えば 500ÅのノンドープＧａＡｓ，３は電子
供給層であって厚さが例えば 200ÅのＳｉドープＡｌＧ
ａＡｓ，４はゲート電極であって例えばＡｌ，５はソー
ス電極であってＡｕＧｅ／Ａｕ，６はドレイン電極であ
ってＡｕＧｅ／Ａｕ，5a, 6aはオーミック領域, ７は容
量用電極であって例えばＡｌ，８は容量用電極とドレイ
ン電極を接続する接続部であって例えばＡｌ，8aはコン
タクトホール, 8bは絶縁膜, ９はショットキー空乏層，
10はヘテロ空乏層，11はアースを表す。
【００２０】この場合，電子走行層２のシート抵抗は 1
0000μｍ2 あたり，約 500Ω／□となり，幅 100μｍに
設定すると，５０Ωの抵抗Ｒ1 を得るためには，長さは
約１０μｍになる。キャパシタの容量Ｃ1 はインピーダ
ンスの値が抵抗の１／１０程度になるのが望ましいの
で，その条件から約３ pＦにする。容量用電極７の面積
は電子供給層３の厚さによって異なってくるが，電子供
給層３の厚さを 200Åとした場合に，１ pＦあたり，お
よそ 100μｍ2 になる。したがって，３ pＦの場合 300
μｍ2 となり，幅を前述のように 100μｍに設定すると
長さは３μｍとなる。
0000μｍ2 あたり，約 500Ω／□となり，幅 100μｍに
設定すると，５０Ωの抵抗Ｒ1 を得るためには，長さは
約１０μｍになる。キャパシタの容量Ｃ1 はインピーダ
ンスの値が抵抗の１／１０程度になるのが望ましいの
で，その条件から約３ pＦにする。容量用電極７の面積
は電子供給層３の厚さによって異なってくるが，電子供
給層３の厚さを 200Åとした場合に，１ pＦあたり，お
よそ 100μｍ2 になる。したがって，３ pＦの場合 300
μｍ2 となり，幅を前述のように 100μｍに設定すると
長さは３μｍとなる。
【００２１】容量用電極７とソース電極５にコンタクト
ホール8aを形成し，容量用電極７とソース電極５を例え
ばＡｌの接続部８により電気的に接続し，容量用電極７
をソース（アース）と同電位にする。
ホール8aを形成し，容量用電極７とソース電極５を例え
ばＡｌの接続部８により電気的に接続し，容量用電極７
をソース（アース）と同電位にする。
【００２２】ゲート電極４及び容量用電極のショットキ
ーメタルとしてはＡｌの他に，Ｔｉ，ＷＳｉ，Ａｕある
いはこれらの金属の積層も使用できる。図３は第２の実
施例を示す断面図で，電子供給層３上にキャップ層12を
設けた例を示す。このキャップ層12はオーミック領域5
a, 6aの接触抵抗を低減するため，電子供給層３上に電
子走行層２と違う材料の層を積層するもので，例えば厚
さが 500ÅのＳｉドープＧａＡｓである。キャップ層12
が存在した場合でも，ショットキーメタル下にショット
キー空乏層９が形成され，実施例１と同様の効果が得ら
れる。
ーメタルとしてはＡｌの他に，Ｔｉ，ＷＳｉ，Ａｕある
いはこれらの金属の積層も使用できる。図３は第２の実
施例を示す断面図で，電子供給層３上にキャップ層12を
設けた例を示す。このキャップ層12はオーミック領域5
a, 6aの接触抵抗を低減するため，電子供給層３上に電
子走行層２と違う材料の層を積層するもので，例えば厚
さが 500ÅのＳｉドープＧａＡｓである。キャップ層12
が存在した場合でも，ショットキーメタル下にショット
キー空乏層９が形成され，実施例１と同様の効果が得ら
れる。
【００２３】なお，ＭＥＳＦＥＴの場合は，ゲート電極
とソース電極間に，ソース（又はアース）に接地された
面積の大きなショットキーメタルを設けると，このショ
ットキーメタル下の抵抗が著しく増加してしまい，電流
がほとんど流れなくなってしまうから，第１の実施例，
第２の実施例に示したような効果を得ることができな
い。したがって，本発明は，電子供給層と電子走行層を
持つＨＥＭＴの構造において極めて効果の大きいもので
ある。
とソース電極間に，ソース（又はアース）に接地された
面積の大きなショットキーメタルを設けると，このショ
ットキーメタル下の抵抗が著しく増加してしまい，電流
がほとんど流れなくなってしまうから，第１の実施例，
第２の実施例に示したような効果を得ることができな
い。したがって，本発明は，電子供給層と電子走行層を
持つＨＥＭＴの構造において極めて効果の大きいもので
ある。
【００２４】
【発明の効果】以上説明したように，本発明によれば，
一電源バイアス回路の面積を従来に比べて，例えば１／
１０程度に大幅に低減できる。これに伴い，寄生インダ
クタンスの影響を小さくすることができる。また，キャ
パシタの形成に誘電体を使用せず，動作半導体膜を使用
しているので，信頼性が改善される。
一電源バイアス回路の面積を従来に比べて，例えば１／
１０程度に大幅に低減できる。これに伴い，寄生インダ
クタンスの影響を小さくすることができる。また，キャ
パシタの形成に誘電体を使用せず，動作半導体膜を使用
しているので，信頼性が改善される。
【図１】本発明を説明する断面図と回路図で，(a) は断
面図, (b) は回路図である。
面図, (b) は回路図である。
【図２】第１の実施例を示す平面図と断面図で，(a) は
平面図, (b) はＡ−Ａ断面図である。
平面図, (b) はＡ−Ａ断面図である。
【図３】第２の実施例を示す断面図である。
【図４】一電源バイアス回路の回路図である。
【図５】一電源バイアス回路の従来例を示す平面図であ
る。
る。
１は半導体基板であってＧａＡｓ基板 ２はノンドープ層であり電子走行層であってｉーＧａＡ
ｓ ３は不純物ドープ層であり電子供給層であってｎ−Ａｌ
ＧａＡｓ ４はゲート電極であってＡｌ ５はソース電極であってＡｕＧｅ／Ａｕ ６はドレイン電極であってＡｕＧｅ／Ａｕ 5a, 6aはオーミック領域 ７は容量用電極であってＡｌ ８は接続部であってＡｌ 8aはコンタクトホール 8bは絶縁膜 ９はショットキー空乏層 10はヘテロ空乏層 11はアース 12はキャップ層であってｎ−ＧａＡｓ 13は誘電体 14は抵抗体 Ｃ1 は容量 Ｌ1 ，Ｌ2 はインダクタンス Ｒ1 は抵抗 ＶD は一電源であってドレイン電源
ｓ ３は不純物ドープ層であり電子供給層であってｎ−Ａｌ
ＧａＡｓ ４はゲート電極であってＡｌ ５はソース電極であってＡｕＧｅ／Ａｕ ６はドレイン電極であってＡｕＧｅ／Ａｕ 5a, 6aはオーミック領域 ７は容量用電極であってＡｌ ８は接続部であってＡｌ 8aはコンタクトホール 8bは絶縁膜 ９はショットキー空乏層 10はヘテロ空乏層 11はアース 12はキャップ層であってｎ−ＧａＡｓ 13は誘電体 14は抵抗体 Ｃ1 は容量 Ｌ1 ，Ｌ2 はインダクタンス Ｒ1 は抵抗 ＶD は一電源であってドレイン電源
Claims (1)
- 【請求項１】 半導体基板(1) に順に積層されたノンド
ープ層(2) ，不純物ドープ層(3) と，該不純物ドープ層
(3) 上に配設されたゲート電極(4) と,該ゲート電極(4)
の両側に配設されたソース電極(5) 及びドレイン電極
(6) と, 該ゲート電極(4) と該ソース電極(5) の間の該
不純物ドープ層(3) 上に配設された容量用電極(7) と,
該容量用電極(7) と該ソース電極(5) を電気的に接続す
る接続部(8) とを有することを特徴とする電界効果型半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25023892A JPH06104291A (ja) | 1992-09-18 | 1992-09-18 | 電界効果型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25023892A JPH06104291A (ja) | 1992-09-18 | 1992-09-18 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06104291A true JPH06104291A (ja) | 1994-04-15 |
Family
ID=17204894
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25023892A Withdrawn JPH06104291A (ja) | 1992-09-18 | 1992-09-18 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06104291A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157602A (ja) * | 2008-12-26 | 2010-07-15 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| JP2014045210A (ja) * | 2013-10-25 | 2014-03-13 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
-
1992
- 1992-09-18 JP JP25023892A patent/JPH06104291A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010157602A (ja) * | 2008-12-26 | 2010-07-15 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
| US8735942B2 (en) | 2008-12-26 | 2014-05-27 | Fujitsu Limited | Compound semiconductor device and manufacturing method of the same |
| JP2014045210A (ja) * | 2013-10-25 | 2014-03-13 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991130 |