JP2003274553A

JP2003274553A - 保護回路及びそれを用いた高周波回路装置

Info

Publication number: JP2003274553A
Application number: JP2003004687A
Authority: JP
Inventors: Sakae In; 榮尹
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-01-11
Filing date: 2003-01-10
Publication date: 2003-09-26

Abstract

(57)【要約】【課題】サージによる静電破壊を防止する保護回路
を、利得の低下を生じさせることなく設けられるように
する。【解決手段】ＦＥＴ１１のゲートは、入力整合回路３
１を介して入力端子２１と接続されると共に、第１のイ
ンダクタ１２からなる保護回路３３を介して接地されて
いる。ドレインは出力整合回路３２を介して出力端子２
２に接続されると共に、ドレインバイアス回路３５を介
してドレイン電源端子２３に接続されている。また、ソ
ースはソースバイアス回路３４を介して接地されてい
る。保護回路３３を構成する第１のインダクタ１２は、
サージ及び不所望の高周波信号をＦＥＴ１１に対して遮
断するようなインピーダンスを有している。その上、保
護回路３３は入力整合回路３１と共にインピーダンス変
換回路を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波回路装置に
関し、特に静電破壊防止用の回路とインピーダンス整合
用の回路とを備えた高周波回路装置に関する。

【０００２】

【従来の技術】高周波回路装置に用いられる電界効果ト
ランジスタ（ＦＥＴ）には、砒化ガリウム（ＧａＡｓ）
系のＭＥＳＦＥＴ（Metal-Semiconductor ＦＥＴ）や高
電子移動度トランジスタ（ＨＥＭＴ)が広く用いられて
いる。特に、ＧａＡｓからなる半絶縁性基板上に能動素
子と受動素子とを集積化して製造するモノリシックマイ
クロ波集積回路（ＭＭＩＣ）は、量産性と性能の均一性
とに優れている。

【０００３】しかし、ＭＥＳＦＥＴ及びＨＥＭＴにはシ
ョットキ接合によるゲートが用いられるため、ゲート耐
圧は高くない。このため、例えば人の手が接触すること
による静電気や、電源のオン時又はオフ時に生じる機械
的なパルス信号のような、パルス状のサージによってゲ
ートに静電破壊が生じることがある。特に、ミリ波帯域
用のＭＥＳＦＥＴではゲート長が０．１μｍ〜１μｍ程
度に形成されているため、前述のようなサージによる静
電破壊が生じやすく、サージ対策は極めて重要である。

【０００４】従来、静電破壊を防ぐ手段として、ダイオ
ード素子や抵抗器によって構成される保護回路が用いら
れている。例えば特許文献１には、互いに向きを逆方向
にして並列接続された２つのダイオード素子によって構
成された保護回路を有する高周波回路装置が開示されて
いる。

【０００５】以下に、従来例として前述のようなアンチ
パラレルに接続された２つのダイオード素子からなる保
護回路を備えた高周波回路装置について説明する。

【０００６】図１０は従来例に係る高周波回路装置の回
路構成を示している。図１０に示すように、従来の高周
波回路装置は、ゲートが入力整合回路１１１を介して入
力端子１０２と接続され、ドレインが出力整合回路１１
２を介して出力端子１０５と接続され、ソースが接地さ
れたＦＥＴ１０１を有している。入力端子１０２には、
保護回路１１３が接続されている。保護回路１１３は、
アンチパラレルに接続された２つのダイオード素子１０
６、１０７によって構成されており、一方の共通端子が
入力端子１０２と接続され、他方の共通端子は接地され
ている。

【０００７】また、ＦＥＴ１０１のゲートは、ゲートバ
イアス回路１１４を介してゲート電源端子１０３と接続
され、ドレインはドレインバイアス回路１１５を介して
ドレイン電源端子１０４と接続されている。

【０００８】入力端子１０２に正電荷のサージが流入し
た場合は、入力端子１０２から見て順方向接続となるダ
イオード素子１０６がオン状態となって、サージは接地
端子に流れる。また、入力端子１０２に負電荷のサージ
が流入した場合は、入力端子１０２から見て逆方向接続
となるダイオード素子１０７がオン状態となって、サー
ジは接地端子に流れる。このようにして、ＦＥＴ１０１
のゲートはサージから保護される。

【０００９】

【特許文献１】特開昭６２−１６５９７７号公報

【００１０】

【発明が解決しようとする課題】しかしながら、前記従
来の高周波回路装置において、保護回路１１３に用いら
れる各ダイオード素子１０６、１０７は、高周波信号に
おける入力側のインピーダンス整合にずれを生じさせ
る。このため、入力端子１０２から入力された高周波信
号に生じる電力損失が大きくなり、高周波回路装置の電
力利得が低下するという問題を有している。

【００１１】具体的に、ダイオード素子１０６、１０７
には寄生容量及び寄生抵抗からなる寄生インピーダンス
成分が生じる。この寄生インピーダンス成分によりＦＥ
Ｔ１０１の入力側のインピーダンスが設計値からずれて
しまう。この寄生インピーダンス成分は製造プロセスの
ばらつきや素子構成等の複雑な要因により生じるため、
その値を制御することが困難である。

【００１２】しかも、各ダイオード素子１０６、１０７
の寄生容量値及び寄生抵抗値は、それぞれに印加される
バイアスによりその値が変化するため、各ダイオード素
子１０６、１０７の寄生成分の特性値が特定されても、
電圧値が異なるとインピーダンス整合のずれ量が変化す
る。このため、入力端子１０２から入力される高周波信
号の振幅が大きい場合には、各ダイオード素子１０６、
１０７の寄生インピーダンス成分の値が大きく変化す
る。つまり、高周波回路装置の動作時に入力インピーダ
ンスが設計値からずれてしまうため、十分な電力利得を
得られずに高周波回路装置の高周波特性（ＲＦ特性）が
劣化する。

【００１３】また、入力端子１０２からサージが流入し
た場合には、各ダイオード素子１０６、１０７に印加さ
れるバイアス電圧が変化するため、寄生インピーダンス
成分の値はサージが流入する度に変化することとなる。

【００１４】このように、従来の高周波回路装置では、
バイアスに依存する寄生容量及び寄生抵抗が生じるた
め、高い電力利得を得られなくなる。特に、高周波特性
の劣化の程度が大きい場合には、高周波回路装置が用い
られる高周波システムが誤作動するおそれもある。

【００１５】本発明は、前記従来の問題を解決し、サー
ジによる静電破壊を防止する保護回路を、例えば利得等
の高周波特性を劣化を生じさせることなく設けられるよ
うにすることを目的とする。

【００１６】

【課題を解決するための手段】前記の目的を達成するた
め、本発明は、保護回路に、容量値及び抵抗値がバイア
ス電圧値に依存して変化することがない素子を用いる構
成とする。

【００１７】具体的に、本発明に係る第１の保護回路
は、高周波信号を伝送する配線に設けられた保護回路を
対象とし、一方の端子が配線と接続され、他方の端子が
接地されたインダクタからなる。

【００１８】本発明の第１の保護回路によると、保護回
路はインダクタにより構成されているため、寄生容量及
び寄生抵抗が、配線から入力される高周波信号又は外部
から流入するサージの電圧値に依存して変化することが
ない。従って、保護回路のインピーダンスをインダクタ
により所定の値に設定することが可能となるため、イン
ピーダンス整合にずれを生じることなく保護回路を設け
ることができる。

【００１９】本発明に係る第２の保護回路は、高周波信
号を伝送する配線に設けられた保護回路を対象とし、一
方の共通端子が配線と接続され、他方の端子が接地され
た、互いに並列に接続されたインダクタ及びキャパシタ
からなる。

【００２０】本発明の第２の保護回路によると、保護回
路はインダクタ及びキャパシタからなるため、寄生容量
及び寄生抵抗が、配線から入力される高周波信号又は外
部から流入するサージの電圧値に依存して変化すること
がない。

【００２１】本発明の第１の保護回路又は第２の保護回
路において、主面と反対側の面である裏面に形成された
接地導体膜と、主面と裏面とを貫通する貫通孔とを有す
る基板の主面上に形成されており、貫通孔を通って、接
地導体膜と電気的に接続されていることが好ましい。こ
のようにすると、配線と接地導体膜とが確実に接続され
るため、配線に流入するサージ及び不所望の周波数帯域
の高周波信号を接地に流すことができる。

【００２２】本発明の第１の保護回路又は第２の保護回
路において、インダクタは基板上に形成された導体線路
からなることが好ましい。このようにすると、導体線路
の線路長を変更することによりインダクタのインダクタ
ンス値を容易に且つ確実に制御することができる。

【００２３】本発明の第１の保護回路又は第２の保護回
路において、導体線路は、金からなる単層膜又は白金及
びチタンが順次積層された積層膜からなることが好まし
い。

【００２４】本発明の第２の保護回路において、キャパ
シタは、キャパシタは、絶縁膜と該絶縁膜を上下に挟む
金属膜とによって構成されていることが好ましい。

【００２５】本発明の第２の保護回路において、金属膜
は、金からなる単層膜又は白金及びチタンが順次積層さ
れた積層膜であることが好ましい。

【００２６】本発明の第２の保護回路において、絶縁膜
は窒化シリコンからなることが好ましい。

【００２７】本発明に係る第１の高周波回路装置は、基
板と、基板の主面に形成された電界効果トランジスタ
と、基板における主面と反対側の面である裏面上に形成
された接地導体膜と、電界効果トランジスタのゲートと
接地導体膜とを電気的に接続する保護回路とを備えてい
る。

【００２８】本発明の第１の高周波回路装置によると、
ゲートと接地端子とを接続する保護回路を備えているた
め、高周波回路装置にサージが流入しても、保護回路を
介してサージを接地に流すことが可能となり、ゲートを
サージから保護することができる。また、保護回路のイ
ンピーダンスは、ゲートに入力される高周波信号又は外
部から流入するサージの電圧に依存して変化しないた
め、保護回路を入力側のインピーダンス変換回路の一部
として機能させることができ、例えば利得等の高周波特
性を劣化させることなく保護回路を設けることができ
る。

【００２９】本発明の第１の高周波回路装置において、
保護回路は、電界効果トランジスタの入力インピーダン
スの整合をとるように設けられていることが好ましい。
このようにすると、保護回路を備えても入力インピーダ
ンス整合にずれが生じることがなく、且つインピーダン
ス変換回路の構成を簡単化できる。

【００３０】本発明に係る第２の高周波回路装置は、基
板と、基板の主面に形成された電界効果トランジスタ
と、基板における主面と反対側の面である裏面上に形成
された接地導体膜と、電界効果トランジスタのドレイン
と接地導体膜とを電気的に接続する保護回路とを備えて
いる。

【００３１】本発明の第２の高周波回路装置によると、
ドレインと接地端子とを接続する保護回路を備えている
ため、高周波回路装置にサージが流入しても、保護回路
を介してサージを接地に流すことが可能となり、ドレイ
ンをサージから保護することができる。また、保護回路
のインピーダンスは、ドレインから出力される高周波信
号又は外部から流入するサージに依存して変化しないた
め、保護回路を出力側のインピーダンス変換回路の一部
として機能させることができ、高周波特性を劣化させる
ことなく保護回路を設けることができる。

【００３２】第２の高周波回路装置において、保護回路
は、電界効果トランジスタの出力インピーダンス整合を
とるように設けられていることが好ましい。このように
すると、保護回路を備えても出力インピーダンス整合に
ずれが生じることがなく、且つインピーダンス変換回路
の構成を簡単化できる。

【００３３】本発明の第１の高周波回路装置又は第２の
高周波回路装置において、基板は、該基板の主面と裏面
とを貫通する貫通孔を有し、保護回路は、基板の主面上
に形成され、貫通孔の壁面上部分が接地導体膜と接続さ
れた導体膜からなることが好ましい。このようにする
と、電界効果トランジスタのゲートと接地導体膜とが確
実に接続される。

【００３４】本発明の第１の高周波回路装置又は第２の
高周波回路装置において、導体膜は、基板の主面上に形
成された線路部を有していることが好ましい。このよう
にすると、線路部の線路長を変更することによって保護
回路のインピーダンスを容易に且つ確実に制御すること
ができる。

【００３５】本発明の第１の高周波回路装置又は第２の
高周波回路装置において、保護回路を構成する素子と電
界効果トランジスタと基板上にモノリシックに形成され
ていることが好ましい。このようにすると、量産性と性
能の均一性に優れた高周波回路装置を得ることができ
る。

【００３６】本発明の第１の高周波回路装置又は第２の
高周波回路装置において、基板は化合物半導体からな
り、電界効果トランジスタは、ショットキ接合型である
ことが好ましい。

【００３７】本発明に係る第３の高周波回路装置は、高
周波信号が入力される電界効果トランジスタと、互いに
並列に接続されたインダクタ及びキャパシタからなり、
一方の共通端子が電界効果トランジスタのゲートと接続
され、他方の共通端子が接地された保護回路とを備え、
保護回路は高周波信号の周波数に対して開放状態であ
る。

【００３８】本発明の第３の高周波回路装置によると、
保護回路は高周波信号に対して開放状態であるため、高
周波信号を損失なくゲートに入力することができ、また
外部から流入するサージ又は不所望の高周波信号を接地
に流すことができる。さらに、保護回路はインダクタ及
びキャパシタからなるため、高周波信号及びサージの電
圧値に依存して保護回路のインピーダンスが変化しない
ので、高周波特性が劣化することがない。

【００３９】本発明に係る第４の高周波回路装置は、高
周波信号が入力される電界効果トランジスタと、互いに
並列に接続されたインダクタ及びキャパシタからなり、
一方の共通端子が電界効果トランジスタのドレインと接
続され、他方の共通端子が接地された保護回路とを備
え、保護回路は高周波信号の周波数に対して開放状態で
ある。

【００４０】本発明の第４の高周波回路装置によると、
保護回路は高周波信号に対して開放状態であるため、保
護回路は高周波信号に対して開放状態であるため、高周
波信号を損失なく高周波回路装置の外部に出力すること
ができ、また外部から流入するサージ又は不所望の高周
波信号を接地に流すことができる。さらに、保護回路は
インダクタ及びキャパシタからなるため、高周波信号及
びサージの電圧値に依存して保護回路のインピーダンス
が変化しないので、高周波特性が劣化することがない。

【００４１】本発明の第３の高周波回路装置又は第４の
高周波回路装置において、保護回路は、主面と反対側の
面である裏面に形成された接地導体膜と、主面と裏面と
を貫通する貫通孔とを有する基板の主面上に形成されて
おり、保護回路における接地された共通端子は、貫通孔
を通って接地導体膜と電気的に接続されていることが好
ましい。このようにすると、電界効果トランジスタが接
地導体膜と接続されるため、外部から流入するサージか
ら電界効果トランジスタを確実に保護できる。

【００４２】本発明の第３の高周波回路装置又は第４の
高周波回路装置は、互いに並列に接続されたキャパシタ
及び抵抗器からなり、一方の共通端子が電界効果トラン
ジスタのソースと接続され、他方の共通端子が接地され
たバイアス回路をさらに備えていることが好ましい。こ
のようにすると、ゲートに印加されるバイアス電圧を制
御できるので、高周波回路装置の消費電流を低減するこ
とができる。

【００４３】本発明の第３の高周波回路装置又は第４の
高周波回路装置において、保護回路及びバイアス回路
は、基板の主面と反対側の面である裏面上に形成された
接地導体膜と、主面と裏面とを貫通する複数の貫通孔と
を有する基板上に形成されており、保護回路及びバイア
ス回路における接地された各共通端子は、複数の貫通孔
うちの１つを通って接地導体膜と電気的に接続されてい
ることが好ましい。

【００４４】本発明の第３の高周波回路装置又は第４の
高周波回路装置において、基板は化合物半導体からな
り、電界効果トランジスタは、ショットキ接合型である
ことが好ましい。

【００４５】本発明の第３の高周波回路装置又は第４の
高周波回路装置において、保護回路を構成する各素子と
電界効果トランジスタとは、基板上にモノリシックに形
成されていることが好ましい。このようにすると、この
ようにすると、量産性と性能の均一性に優れた高周波回
路装置を得ることができる。

【００４６】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００４７】図１は本発明の第１の実施形態に係る高周
波回路装置の回路構成を示している。図１に示すよう
に、第１の実施形態の高周波回路装置は、ＦＥＴ１１、
１つ以上のインダクタ又はキャパシタを含む入力整合回
路３１及び出力整合回路３２、第１のインダクタ１２か
らなる保護回路３３、互いに並列に接続された抵抗器１
３及び第１のキャパシタ１４からなるソースバイアス回
路３４、並びに第２のインダクタ１５及び第２のキャパ
シタ１６からなるドレインバイアス回路３５を備えてい
る。

【００４８】第１のインダクタ１２の一方の端子はＦＥ
Ｔ１１のゲートと接続され、その他方の端子は接地され
ている。抵抗器１３及び第１のキャパシタ１４は並列接
続されており、その一方の共通端子はＦＥＴ１１のソー
スと接続され、その他方の共通端子は接地されている。
第２のインダクタ１５の一方の端子はドレイン電源端子
２３と接続され、その他方の端子はＦＥＴ１１のドレイ
ンと接続されている。第２のキャパシタ１６の一方の電
極はドレイン電源端子２３と接続され、その他方の電極
は接地されている。

【００４９】ＦＥＴ１１のゲートは、入力整合回路３１
を介して入力端子２１と接続されると共に、保護回路３
３を介して接地されている。ＦＥＴ１１のソースは、ソ
ースバイアス回路３４を介して接地されている。また、
ＦＥＴ１１のドレインは、ドレインバイアス回路３５を
介してドレイン電源端子２３と接続されると共に、出力
整合回路３２を介して出力端子２２と接続されている。

【００５０】前述の各回路を構成する抵抗器、キャパシ
タ及びインダクタ等の受動素子、ＦＥＴ１１及びそれら
を接続する金属配線は、ＧａＡｓからなる基板の主面上
にモノリシックに形成されている。また、ＦＥＴ１１
は、ＧａＡｓ系のＭＥＳＦＥＴ又はＨＥＭＴとして形成
されており、ＧａＡｓ系の化合物半導体が積層された半
導体層、該半導体層に形成されたソース領域及びドレイ
ン領域、該ソース領域及びドレイン領域とそれぞれオー
ミック接触するソース電極及びドレイン電極、並びにソ
ース領域とドレイン領域との間のチャネル領域とショッ
トキ接合するゲート電極からなる。

【００５１】入力整合回路３１及び出力整合回路３２は
インピーダンス変換回路であり、キャパシタ及びインダ
クタのうちの少なくとも一方の素子が１つ以上配置され
ている。具体的には、ＦＥＴ１１の入出力インピーダン
スと、入力端子２１と接続される外部回路又は出力端子
２２と接続される外部回路のインピーダンスとの間に、
それぞれインピーダンス整合がとれるように、キャパシ
タ及びインダクタによって所定のインピーダンスに変換
する。

【００５２】保護回路３３は、第１のインダクタ１２に
よって構成されており、入力端子２１に流入するサージ
及び不所望の周波数帯域の信号をＦＥＴ１１に対して遮
断するようにインピーダンスが設定されている。

【００５３】ここで、ＦＥＴ１１の入力側においては、
保護回路３３と入力整合回路３１とがインピーダンス変
換回路となる。すなわち、保護回路３３は不所望の高周
波信号を遮断するインピーダンスを有するように整合回
路の一部として設定されるため、入力整合回路３１にお
けるインピーダンス変換は、その分を差し引いて行えば
良く、その結果、入力整合回路３１の構成は従来よりも
簡単化できる。

【００５４】なお、入力整合回路３１を挿入する位置
は、入力端子２１と保護回路３３との間には限られず、
保護回路３３とゲートとの間に挿入してもよい。また、
保護回路３３のみによってインピーダンス整合を図る場
合には入力整合回路３１は不要となる。

【００５５】ソースバイアス回路３４は、ゲートソース
間の電圧を制御する。すなわち、第１の実施形態では、
ゲートは接地電位となるため、ゲート電圧を直接制御す
ることはできないが、抵抗器１３の抵抗値を変更するこ
とにより、ソースバイアス回路３４で生じる電圧降下を
調節することが可能となり、ＦＥＴ１１の動作点を制御
することが可能である。ここで、第１のキャパシタ１４
は、高周波信号に対する抵抗器１３の影響を抑制するた
めの高周波バイパスキャパシタとして機能している。な
お、ゲート−ソース間の電圧を制御する必要がない場合
は、ソースバイアス回路３４は設ける必要はなく、従っ
てＦＥＴ１１のソースを直接に接地すればよい。

【００５６】ドレインバイアス回路３５は、第２のイン
ダクタ１５によって不所望の高周波信号を出力端子２２
に対して遮断し、ＦＥＴ１１のドレインから出力される
増幅された高周波信号を出力整合回路３２を経て出力端
子２２に出力する。また、ドレインから出力された高周
波信号のうちの第２のインダクタ１５を通過した高周波
成分は、第２のキャパシタ１６を通して接地端子にバイ
パスされる。

【００５７】以下、第１の実施形態における保護回路３
３の具体的な構成について説明する。

【００５８】図２（ａ）は、本発明の高周波回路装置の
保護回路の平面構成を示しており、図２（ｂ）は図２
（ａ）のIIｂ−IIｂ線における断面構成を示している。

【００５９】図２（ａ）及び図２（ｂ）に示すように、
例えばＧａＡｓからなる基板４１には、基板４１の主面
と、該主面の反対側の面である裏面とを接続する接地用
貫通孔４１ａが設けられており、基板４１の裏面には、
例えば金（Ａｕ）からなる接地導体膜４２が板状に形成
されている。ここで、接地導体膜４２は接地電位が供給
されており、また、金属配線４３は入力整合回路３１と
ＦＥＴ１１のゲートとを接続する。

【００６０】ＦＥＴ１１のゲートと接地導体膜４２とを
接続するように形成された保護回路として、接続部４４
が形成されている。接続部４４は、接地用貫通孔４１ａ
の壁面及び壁面と接続される上面部分に形成されたＡｕ
からなる孔部導体膜４４ａと、基板４１主面上に形成さ
れたＡｕからなる導体線路４４ｂとにより構成されてい
る。導体線路４４ｂの一方の端部は金属配線４３と接続
され、他方の端部は孔部導体膜４４ａと接続されてい
る。また、孔部導体膜４４ａは、基板４１の裏面におい
て接地導体膜４２と接続されている。

【００６１】なお、孔部導体膜４４ａ及び導体線路４４
ｂを構成する材料はＡｕに限られず、白金及びチタンを
順次積層することにより積層膜として形成してもよい。

【００６２】ここで、接続部４４は接地導体膜４２と接
続されることにより電気的に短絡されているため、高周
波的にはインダクタとして働く。つまり、接続部４４は
保護回路３３を構成する第１のインダクタ１２として機
能する。

【００６３】接続部４４のインダクタンス値は、例えば
導体線路４４ｂの線路長を変えることにより所定の値に
設定することができる。具体的に、第１の実施形態にお
いては、準ミリ波帯域（約２０ＧＨｚ）以上の高周波信
号の整合素子として用いるために、導体線路４４ｂの線
路長を５０μｍ〜５００μｍ程度に設定している。この
ようにすると、サージ及び不所望の高周波成分を接地に
流してＦＥＴ１１から遮断することが可能である。

【００６４】また、基板４１の厚さを変更するか又は接
地用貫通孔４１ａの形状を変更する等の方法によっても
接続部４４のインダクタンス値を設定することが可能で
ある。すなわち、導体線路４４ｂは、接続部４４が第１
のインダクタ１２として機能するために必須ではなく、
例えば基板４１の厚さの変更のみによって所定のインダ
クタンス値を得られる場合は孔部導体膜４４ａを金属配
線４３と接して形成することにより導体線路４４ｂを省
略してもよい。

【００６５】以下、図１、図２（ａ）及び図２（ｂ）を
参照しながら第１の実施形態の高周波回路装置の動作に
ついて具体的に説明する。

【００６６】まず、入力端子２１に所定の周波数帯域を
持つ高周波信号が入力されると、入力された高周波信号
は入力整合回路３１を経てＦＥＴ１１に入力される。こ
こで、保護回路３３は、導体線路４４ｂの線路長を５０
μｍ〜５００μｍ程度とすることにより高周波信号の周
波数帯域に対してはインピーダンスが極めて高くなるた
め、高周波信号が接地に流れずにＦＥＴ１１に入力され
る。

【００６７】一方、入力端子２１にパルス状のサージが
流入した場合には、該パルス状のサージは、高周波信号
と比べて周波数が低いため、保護回路３３を経て接地に
流れる。具体的に、人体から生じる静電気（Human Body
モデル）は直流〜２．１ＭＨｚの周波数帯域の静電パル
スであり、電源のオン時又はオフ時に生じる機械的なパ
ルス信号（Machine モデル）は直流〜１２ＭＨｚの周波
数帯域幅の静電パルスであるため、準ミリ波帯域の高周
波信号と比べて周波数は極めて低い。従って、低周波成
分は保護回路３３を通して接地に流れるので、ＦＥＴ１
１のゲートを静電破壊から保護することができる。

【００６８】また、入力端子２１に高周波信号を入力す
る回路のインピーダンスは、入力整合回路３１及び保護
回路３３によって、ＦＥＴ１１の入力インピーダンスと
整合するように変換される。具体的には、保護回路３３
の第１のインダクタ１２すなわち接続部４４及び入力整
合回路３１がインピーダンス変換回路となる。これによ
り、入力側での入力信号の電力損失を最小限に押さえる
ことができる。

【００６９】ＦＥＴ１１のゲートは保護回路３３を介し
て接地されているため、ゲートの電圧は接地電位、例え
ば０Ｖとなるが、ソースバイアス回路３４によってソー
スにバイアス電圧を印加することができる。このバイア
ス電圧は、ソースバイアス回路の抵抗器１３の抵抗値を
調整することによって制御することができる。また、Ｆ
ＥＴ１１のドレインには、ドレイン電源端子２３からド
レインバイアス回路３５を介してドレインバイアス電圧
Ｖｄが印加されている。これにより、ゲートに入力され
た高周波信号は、ＦＥＴ１１によって増幅された高周波
信号としてドレインから出力される。

【００７０】ＦＥＴ１１のドレインから出力された高周
波信号は、出力整合回路３２を経て出力端子２２に出力
される。ＦＥＴ１１の出力インピーダンスは、出力整合
回路３２によって、出力端子２２と接続される外部回路
のインピーダンスと整合するように変換される。これに
より、出力側での電力損失を最小限に押さえることがで
きる。

【００７１】以上説明したように、第１の実施形態の高
周波回路装置によると、ＦＥＴ１１のゲートと接地端子
とを接続する保護回路３３を備えているため、入力端子
２１より流入したサージをＦＥＴ１１のゲートに達する
ことなく接地に流すことが可能である。さらに、保護回
路３３を、入力整合回路３１と共にインピーダンス変換
回路として機能させることができるため、インピーダン
ス整合にずれを生じさせることなく保護回路３３を導入
することが可能である。これにより、例えば電力利得等
の高周波特性を低下させることなく高性能の高周波回路
装置を得ることができる。

【００７２】また、保護回路にダイオード素子を用いた
従来の高周波回路装置に比べて、ダイオード素子を設け
る必要がなくなるのに加えて、入力整合回路３１の構成
を簡単化できるため、高周波回路装置の微細化が可能と
なる。

【００７３】（第１の実施形態の一変形例）以下、図面
を参照しながら本発明の実施形態の一変形例に係る高周
波回路装置について説明する。

【００７４】図３は実施形態の一変形例に係る高周波回
路装置の回路構成を示している。図３において、第１の
実施形態と同一の構成要素については同一の符号を付す
ことにより説明を省略する。

【００７５】図３に示すように、本変形例の高周波回路
装置は、図１に示す保護回路３３がＦＥＴ１１のゲート
及びドレインのそれぞれに設けられている。

【００７６】また、ＦＥＴ１１のドレインと保護回路３
３との間には、直流電流を遮断するためのブロックキャ
パシタ３６が設けられている。ブロックキャパシタ３６
を設けることにより、ドレイン電源端子２３と保護回路
３３の接地との間の直流電流が遮断されるため、ドレイ
ン電圧Ｖｄが接地電位となることを防止できる。

【００７７】本変形例において、保護回路３３は、図２
に示す保護回路部と同様に、孔部導体膜４４ａ及び導体
線路４４ｂからなる接続部４４を第１のインダクタ１２
として用い、接地用貫通孔４１ａを介して接地導体膜４
２と接続する。

【００７８】ドレインと接続された保護回路３３は、出
力端子２２から流入する不所望の高周波信号及びサージ
をＦＥＴ１１に対して遮断するインピーダンスを有する
ように設定されている。

【００７９】具体的には、保護回路３３において、導体
線路４４ｂの長さ寸法又は基板の厚さ寸法を適宜変更し
て第１のインダクタ１２のインダクタンス値を調節する
ことにより保護回路３３のインピーダンスを設定する。

【００８０】ここで、ＦＥＴ１１の出力側においては、
ドレインと接続された保護回路３３と出力整合回路３２
とがインピーダンス変換回路となる。すなわち、ドレイ
ンと接続された保護回路３３は、サージ及び不所望の高
周波信号をＦＥＴ１１に対して遮断するインピーダンス
を有しているため、出力整合回路３２におけるインピー
ダンス変換は、その分を差し引いて行えばよい。これに
より、出力整合回路３２の構成は従来よりも簡単化でき
る。

【００８１】なお、本変形例では保護回路３３をＦＥＴ
１１のゲートとドレインとに設けているが、ゲートと接
続された保護回路３３を設ける必要はなく、ドレインと
接続された保護回路３３により出力端子２２側から流入
するサージからＦＥＴ１１を保護することができる。

【００８２】なお、本変形例において、ドレインと接続
された保護回路３３を挿入する位置は、ドレインと出力
整合回路３２との間には限られず、出力整合回路３２と
出力端子２２との間に挿入してもよい。また、ドレイン
と接続された保護回路３３のみによってインピーダンス
整合を図る場合には出力整合回路３２は不要となる。

【００８３】第１の実施形態の一変形例によると、出力
端子より流入したサージをＦＥＴ１１のドレインに達す
ることなく接地に流し、且つ出力側のインピーダンス整
合にずれを生じさせることなく保護回路３３を設置する
ことが可能である。これにより、高周波帯域で使用して
も高周波特性が劣化することがなく、且つサージ耐性に
優れた高性能の高周波回路装置を得ることができる。

【００８４】第１の実施形態及びその変形例では、保護
回路３３では入力端子２１に高い振幅を有する高周波信
号が入力されることによってバイアスが変化しても第１
のインダクタ１２のインダクタンス値は変化しないた
め、インピーダンス整合にバイアス電圧に依存したずれ
が生じることがない。

【００８５】また、第１の実施形態及びその変形例に係
る高周波回路装置において、保護回路３３を動作周波数
の高周波信号に対して開放状態とすることにより、イン
ピーダンス整合において保護回路３３を考慮しなくても
入力整合回路３１又は出力整合回路３２のみを用いて整
合をとることも可能である。具体的に、保護回路３３を
構成する導体線路４４ｂの線路長を、ＦＥＴ１１に入力
される高周波信号の周波数に対して４分の１波長の整数
倍とすることにより、所定周波数の高周波信号に対して
保護回路３３が開放された状態となり、所定の高周波信
号が接地に流れずにＦＥＴ１１に入力される。

【００８６】（第２の実施形態）本発明の第２の実施形
態について図面を参照しながら説明する。

【００８７】図４は第２の実施形態に係る高周波回路装
置を示している。図４において、図１に示す高周波回路
装置と同一の構成部材については同一の符号を用いるこ
とにより説明を省略する。

【００８８】図４に示すように、ＦＥＴ１１は、ゲート
が入力整合回路３１を介して入力端子と接続され、ソー
スがソースバイアス回路３４を介して接地され、ドレイ
ンが出力整合回路３２を介して出力端子２２と接続され
ると共にドレインバイアス回路３５を介してドレイン電
源端子２３と接続されている。

【００８９】入力整合回路３１はＦＥＴ１１と入力端子
に高周波信号を入力する回路とのインピーダンス整合を
とり、出力整合回路３２はＦＥＴ１１と増幅された高周
波信号を出力端子から受ける回路とのインピーダンス整
合をとる。

【００９０】また、ソースバイアス回路３４はＦＥＴ１
１のゲートとソースと間にバイアス電圧を供給する回路
であり、抵抗器１３の抵抗値を調節することによりゲー
ト電圧が０Ｖであっても負のバイアス電圧をゲートに供
給できる。

【００９１】また、ＦＥＴ１１のドレインと出力整合回
路３２との間には直流電流を遮断するブロックキャパシ
タ３６が設けられている。

【００９２】第２の実施形態の特徴として、入力端子２
１と入力整合回路３１との間及び出力整合回路３２と出
力端子２２との間には、インダクタ５１ａ及びキャパシ
タ５１ｂが並列に接続された保護回路５１がそれぞれに
接続されており、保護回路５１は、保護回路５１が所定
周波数の入力信号に対して開放となるように、即ちＦＥ
Ｔ１１に入力される信号の周波数（動作周波数）に対し
てインピーダンスが無限大となるように構成されてい
る。

【００９３】ここで、ＦＥＴ１１と、保護回路５１、入
力整合回路３１、出力整合回路３２、ソースバイアス回
路３４及びドレインバイアス回路３５を構成する各素子
とは、ＧａＡｓからなる基板上にモノリシックに形成さ
れている。例えば、保護回路５１を構成するインダクタ
５１ａは、基板上に金からなる単層膜又は白金及びチタ
ンが順次積層された多層膜からなる導体線路として実現
されており、キャパシタ５１ｂは絶縁膜と該絶縁膜を上
下に挟む金属膜とによって構成されたＭＩＭ（Metal- I
nsulator-Metal）型キャパシタとして形成されている。

【００９４】図５（ａ）及び図５（ｂ）に、保護回路５
１の具体的な構成を示している。図５（ａ）は保護回路
５１の平面構成を示し、図５（ｂ）は図５（ａ）におけ
るVb-Vb線における断面構成を示している。

【００９５】図５（ａ）及び図５（ｂ）に示すように、
ＧａＡｓからなる基板４１には、該基板４１の主面と主
面の反対側の面である裏面とを接続する貫通孔として、
接地用貫通孔４１ａとキャパシタ用貫通孔４１ｂが形成
されており、基板４１の裏面には例えば金からなる接地
導体膜４２が形成されている。

【００９６】接地用貫通孔４１ａの壁面及び壁面と接続
される上面部分には接地用のパッド部となる孔部導体膜
４４ａが形成されている。孔部導体膜４４ａは、該孔部
導体膜４４ａから延びる導体線路４４ｂを介して、入力
端子２１と入力整合回路３１とを接続する金属配線４３
と接続されている。

【００９７】また、キャパシタ用貫通孔４１ｂには、窒
化シリコンからなる誘電体膜４５が充填されており、孔
部導体膜４４ａは、キャパシタ用孔部４１ｂの誘電体膜
４５の上を覆うように形成されている。

【００９８】孔部導体膜４４ａ及び導体線路４４ｂは接
地と接続される接続部４４を構成すると共に、保護回路
５１のインダクタ５１ａを構成している。また、接地導
体膜４２、誘電体膜４５及び孔部導体膜４４ａは、保護
回路５１のキャパシタ５１ｂにおける上部電極、容量絶
縁膜及び下部電極をとなる。

【００９９】なお、ソースバイアス回路３４の接地部に
関しても、図５（ａ）及び図５（ｂ）の接地用貫通孔４
１ａを介して接地導体膜４２と接続することができる。
また、図５（ｃ）に示すように、基板４１上に複数の接
地用貫通孔４１ａを設けることにより、保護回路３３の
接地部とソースバイアス回路３４の接地部とをそれぞれ
１つの接地用貫通孔４１ａを介して接地導体膜４２と電
気的に接続してもよい。

【０１００】また、誘電体膜４５が充填されるキャパシ
タ用貫通孔４１ｂの形状は、図５（ａ）に示す円形状に
限られず、図６（ａ）に示すように、平面方形状又は溝
状に貫通孔を形成してキャパシタ用貫通孔４１ｂとして
もよい。

【０１０１】また、保護回路５１のキャパシタ５１ｂの
構成は、キャパシタ用貫通孔４１ｂに誘電体膜４５を充
填する構成に代えて、キャパシタ用貫通孔４１ｂに接地
導体膜４２を形成し、誘電体膜４５を基板４１上に形成
することにより、図６（ｂ）又は図６（ｃ）に示すよう
な構成として形成してもよい。

【０１０２】以下に、保護回路５１のインピーダンスが
高周波回路装置の動作周波数において無限大となる条件
を説明する。

【０１０３】保護回路５１のインピーダンスＺｉｎは、
ＦＥＴ１１の動作周波数をｆとし、インダクタ５１ａの
インダクタンス値をＬとし、キャパシタ５１ｂの容量値
をＣとすると、以下に示す［数１］で表される。

【０１０４】

【数１】

【０１０５】ここで、［数１］から、保護回路５１のイ
ンピーダンスＺｉｎが無限大となるための条件は、以下
に示す［数２］で表される。

【０１０６】

【数２】

【０１０７】即ち、第２の実施形態の保護回路５１で
は、インダクタ５１ａのインダクタンス値Ｌとキャパシ
タ５１ｂの容量値Ｃとを調節することにより、ＦＥＴ１
１の動作周波数に対してインピーダンスが無限大となる
ように構成できる。

【０１０８】具体的に、インダクタ５１ａは短絡された
導体線路として形成されているため、導体線路における
長さ、管内波長及び特性インピーダンスをそれぞれｌ、
λｇ、Ｚｏとすると、短絡線路式により、動作周波数ｆ
におけるインダクタ５１ａのインダクタンス値Ｌは以下
に示す［数３］で表される。

【０１０９】

【数３】

【０１１０】ここで、［数２］及び［数３］より、保護
回路５１のインピーダンスが無限大となる導体線路の長
さｌは、以下に示す［数４］で表される。

【０１１１】

【数４】

【０１１２】ここで、導体線路からなるインダクタの特
性インピーダンスＺｏは、導体線路の線路幅によって決
まる値である。従って、所定の動作周波数ｆに対して、
キャパシタ５１ｂの容量値Ｃを決定すると、導体線路の
長さと幅を調節することにより、所定周波数の入力信号
に対して開放となる保護回路５１を実現できる。

【０１１３】以上の条件に基づいて作製した保護回路５
１の一例を表１に示す。

【０１１４】

【表１】

【０１１５】表１に示すように、動作周波数が２４ＧＨ
ｚである場合、キャパシタ５１ｂ容量値が０．１５ｐＦ
であれば、長さが約２００μｍで幅が約２０μｍの導体
線路を用いてインダクタ５１ａを構成すればよい。この
とき、キャパシタ５１ｂの占有面積は約２０×２０μｍ
² となり、保護回路５１の占有面積は４０×２００μｍ
² 以下の大きさとなる。

【０１１６】ここで、第１の実施形態では、動作周波数
に対して保護回路のインピーダンスが無限大となるよう
にするためには、導体線路の長さを動作周波数に対して
４分の１波長の整数倍とする必要がある。これに対し、
第２の実施形態では、保護回路５１をインダクタ５１ａ
とキャパシタ５１ｂとの並列回路としているため、導体
線路の長さを第１の実施形態よりも短くできる。即ち、
第２の実施形態では、保護回路５１の占有面積を増大さ
せることなく、保護回路５１のインピーダンスを動作周
波数に対して無限大にすることができる。

【０１１７】このように、インダクタ５１ａに導体線路
を用いると、その線路長を調節してインダクタンス値を
容易に且つ確実に所定の値にすることができ、高周波回
路装置の微細化を妨げることなく、ＦＥＴ１１の動作周
波数に対して保護回路５１のインピーダンスを無限大と
することができる。

【０１１８】これに対し、従来のように保護回路にダイ
オードを用いる構成では、ダイオードの寄生インダクタ
ンスと寄生容量とがバイアス電圧により異なるため、
［数１］におけるＬ及びＣの値がバイアス電圧により変
化して保護回路のインピーダンスＺｉｎが変化すること
となる。

【０１１９】以下に、第２の実施形態の高周波回路装置
の動作について具体的に説明する。

【０１２０】入力端子２１から所定周波数の高周波信号
が入力された場合には、ゲートと接続された保護回路５
１は高周波信号の周波数に対して開放状態であるため、
接地に流れずに入力整合回路３１を経てＦＥＴ１１に入
力される。ＦＥＴ１１に入力された高周波信号は出力整
合回路３２を経て出力端子２２に出力される。この際、
保護回路５１は電圧の変化によるインピーダンスのずれ
が生じないため、入力整合回路３１及び出力整合回路３
２によってそれぞれＦＥＴ１１の入力インピーダンス整
合及び出力インピーダンス整合をとることができる。

【０１２１】入力端子２１からパルス状のサージが流入
すると、ゲートと接続された保護回路５１のインダクタ
５１ａを経てサージが接地に流れるため、ＦＥＴ１１を
サージから保護できる。

【０１２２】また出力端子からパルス状のサージが流入
すると、ドレインと接続された保護回路５１のインダク
タ５１ａを経てサージが接地に流れるため、ＦＥＴ１１
をサージから保護できる。

【０１２３】なお、第２の実施形態において、保護回路
５１は入力端子２１と入力整合回路３１との間及び出力
端子２２と出力整合回路３２との間に設けられている
が、これに限られず、入力整合回路３１とゲートの間及
び出力整合回路とドレインとの間に設けられていてもよ
い。また、入力端子２１側の保護回路５１及び出力端子
２２側の保護回路５１のいずれかを省略してもよい。

【０１２４】（第２の実施形態の第１変形例）以下に、
第２の実施形態の第１変形例について図面を参照しなが
ら説明する。

【０１２５】図７は本発明の第２の実施形態の第１変形
例に係る高周波電力増幅器を示している。

【０１２６】図７に示すように、第２の実施形態の第１
変形例では、第２の実施形態の保護回路５１をＦＥＴ１
１のゲートと接続することにより、保護機能付きの高周
波電力増幅として用いる。

【０１２７】第１変形例では、保護回路５１を高周波増
幅素子の一部として用い、高周波増幅用の回路が形成さ
れた実装基板上にチップ部品として組み込むことができ
る。この際に、保護回路５１はダイオード素子を用いて
いないため、入力端子２１から入力される高周波信号又
はサージの電圧値によらず保護回路５１のインピーダン
スがほぼ一定であるため、高周波電力増幅器の動作時に
インピーダンスの整合ずれが生じることがない。

【０１２８】（第２の実施形態の第２変形例）以下に、
第２の実施形態の第２変形例について図面を参照しなが
ら説明する。

【０１２９】図８は本発明の第２の実施形態の第２変形
例に係る高周波電力増幅器を示している。図８におい
て、図７と同一の構成部材については同一の符号を付す
ことにより説明を省略する。

【０１３０】図８に示すように、ＦＥＴ１１のソース
に、抵抗器１３及び第１のキャパシタ１４が並列に接続
されたソースバイアス回路３４が設けられている点が第
１変形例と異なっている。

【０１３１】第２変形例の高周波電力増幅器によると、
抵抗器１３の抵抗値を調節することにより、ソースバイ
アス回路３４からゲートに所定のバイアス電圧を供給で
きる。これにより、ゲートに負の電圧を印加して高周波
回路装置での消費電流を低減することができる。

【０１３２】以下に、第２の実施形態及びその各変形例
に用いる保護回路５１を用いる効果について図面を用い
て説明する。

【０１３３】図９は、図８に示す高周波電力増幅器を用
いて、動作周波数と最大有能電力利得（Maximum availa
ble power gain)との関係をシミュレーションにより算
出した結果を示している。

【０１３４】図９に示すように、５ＧＨｚ以上の高周波
帯域では、保護回路５１を用いる場合と、保護回路を用
いない場合とはほぼ同一の最大有能電力利得を得られる
ことが分かる。これに対し、従来のダイオードを用いた
保護回路では、保護回路を用いない場合と比べて最大有
能電力利得が低下している。このように、保護回路５１
を用いることにより、高周波特性の劣化を生じることな
くＦＥＴ１１を静電破壊から防ぐことが可能である。

【０１３５】なお、第１の実施形態、第２の実施形態及
びこれらの各変形例において、ＦＥＴ１１と各回路を構
成する受動素子はＧａＡｓからなる基板上にモノリシッ
クに形成されていると説明したが、これに限られず、各
回路を構成する受動素子は基板上にチップ部品を実装す
ることにより実現されていてもよい。また、基板はＧａ
Ａｓに限らず、シリコンやサファイアを用いてもよく、
また、ＦＥＴ１１は、例えば燐化インジウム（ＩｎＰ）
等その他の化合物半導体からなるＭＥＳＦＥＴ若しくは
ＨＥＭＴ、又はポリシリコンからなるＭＯＳＦＥＴであ
ってもよい。

【０１３６】

【発明の効果】本発明の第１の高周波回路装置又は第２
の高周波回路装置によると、保護回路はバイアス電圧に
よりインピーダンスが変化することがないので、高周波
回路装置の動作時にインピーダンスの整合ずれが生じる
ことがなく、高周波特性が劣化されない。その上、保護
回路のインピーダンスを所定の値に制御できるため、イ
ンピーダンス変換回路の一部として機能するので、整合
回路の構成を簡単にすることができる。

【０１３７】本発明の第３の高周波回路装置又は第４の
高周波回路装置によると、保護回路はバイアス電圧によ
りインピーダンスが変化することがないので、高周波回
路装置の動作時にインピーダンスの整合ずれが生じるこ
とがなく、高周波特性が劣化されない。その上、所定周
波数の入力信号に対して保護回路のインピーダンスが無
限大となるように設定できるので、入力信号を損失無く
伝送することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る高周波回路装置
を示す回路図である。

【図２】（ａ）は本発明の第１の実施形態に係る高周波
回路装置の保護回路を示す平面図であり、（ｂ）は
（ａ）のIIｂ−IIｂ線における断面図である。

【図３】本発明の第１の実施形態の一変形例に係る高周
波回路装置を示す回路図である。

【図４】本発明の第２の実施形態に係る高周波回路装置
を示す回路図である。

【図５】（ａ）は本発明の第２の実施形態に係る高周波
回路装置における保護回路を示す平面図であり、（ｂ）
は（ａ）のVb−Vb線における断面図であり、（ｃ）は接
地用貫通孔の一変形例を示す断面図である。

【図６】本発明の第２の実施形態に係る保護回路におけ
るキャパシタの変形例を示し、（ａ）はキャパシタ用貫
通孔を溝状に形成する場合を示す平面図であり、（ｂ）
及び（ｃ）はキャパシタ用貫通孔に接地導体膜を形成す
る場合を示す断面図である。

【図７】本発明の第２の実施形態の第１変形例に係る電
界効果トランジスタを示す回路図である。

【図８】本発明の第２の実施形態の第２変形例に係る電
界効果トランジスタを示す回路図である。

【図９】本発明の第２の実施形態に係る高周波回路装置
の動作周波数と最大電力利得との関係を示すグラフであ
る。

【図１０】従来の高周波回路装置を示す回路図である。

【符号の説明】

１１ＦＥＴ（電界効果トランジスタ）１２第１のインダクタ１３抵抗器１４第１のキャパシタ１５第２のインダクタ１６第２のキャパシタ２１入力端子２２出力端子２３ドレイン電源端子３１入力整合回路３２出力整合回路３３保護回路３４ソースバイアス回路３５ドレインバイアス回路３６ブロックキャパシタ４１基板４１ａ接地用貫通孔４１ｂキャパシタ用貫通孔４２接地導体膜（金属膜）４３金属配線４４接続部（導体膜）４４ａ孔部導体層（金属膜）４４ｂ導体線路（線路部）４５誘電体膜（絶縁膜）５１保護回路５１ａインダクタ５１ｂキャパシタ

Claims

【特許請求の範囲】

【請求項１】高周波信号を伝送する配線に設けられた
保護回路であって、一方の端子が前記配線と接続され、他方の端子が接地さ
れたインダクタからなることを特徴とする保護回路。
【請求項２】高周波信号を伝送する配線に設けられた
保護回路であって、一方の共通端子が前記配線と接続され、他方の端子が接
地され、互いに並列に接続されたインダクタ及びキャパ
シタからなることを特徴とする保護回路。
【請求項３】前記キャパシタは、絶縁膜と該絶縁膜を
上下に挟む金属膜とからなることを特徴とする請求項２
に記載の保護回路。
【請求項４】前記金属膜は、金からなる単層膜又は白
金及びチタンが順次積層された積層膜であることを特徴
とする請求項３に記載の保護回路。
【請求項５】前記絶縁膜は窒化シリコンからなること
を特徴とする請求項３又は４に記載の保護回路。
【請求項６】主面と反対側の面である裏面に形成され
た接地導体膜と、主面と裏面とを貫通する貫通孔とを有
する基板の主面上に形成されており、前記貫通孔を通っ
て前記接地導体膜と電気的に接続されていることを特徴
とする請求項１又は２に記載の保護回路。
【請求項７】前記インダクタは前記基板上に形成され
た導体線路からなることを特徴とする請求項６に記載の
保護回路。
【請求項８】前記導体線路は、金からなる単層膜又は
白金及びチタンが順次積層された積層膜からなることを
特徴とする請求項７に記載の保護回路。
【請求項９】基板と、前記基板の主面に形成された電界効果トランジスタと、前記基板における主面と反対側の面である裏面上に形成
された接地導体膜と、前記電界効果トランジスタのゲートと前記接地導体膜と
を電気的に接続する保護回路とを備えていることを特徴
とする高周波回路装置。
【請求項１０】前記保護回路は、前記電界効果トラン
ジスタの入力インピーダンスの整合をとるように設けら
れていることを特徴とする請求項９に記載の高周波回路
装置。
【請求項１１】基板と、前記基板の主面に形成された電界効果トランジスタと、前記基板における主面と反対側の面である裏面上に形成
された接地導体膜と、前記電界効果トランジスタのドレインと前記接地導体膜
とを電気的に接続する保護回路とを備えていることを特
徴とする高周波回路装置。
【請求項１２】前記保護回路は、前記電界効果トラン
ジスタの出力インピーダンス整合をとるように設けられ
ていることを特徴とする請求項１１に記載の高周波回路
装置。
【請求項１３】前記基板は、該基板の主面と裏面とを
貫通する貫通孔を有し、前記保護回路は、前記基板の主面上に形成され、前記貫
通孔の壁面上部分が前記接地導体膜と接続された導体膜
からなることを特徴とする請求項９〜１２のうちのいず
れか１項に記載の高周波回路装置。
【請求項１４】前記導体膜は、前記基板の主面上に形
成された線路部を有していることを特徴とする請求項１
３に記載の高周波回路装置。
【請求項１５】前記基板は化合物半導体からなり、前記電界効果トランジスタは、ショットキ接合型である
ことを特徴とする請求項９〜１４のうちのいずれか１項
に記載の高周波回路装置。
【請求項１６】前記保護回路を構成する素子と前記電
界効果トランジスタと前記基板上にモノリシックに形成
されていることを特徴とする請求項９〜１５のうちのい
ずれか１項に記載の高周波回路装置。
【請求項１７】高周波信号が入力される電界効果トラ
ンジスタと、互いに並列に接続されたインダクタ及びキャパシタから
なり、一方の共通端子が前記電界効果トランジスタのゲ
ートと接続され、他方の共通端子が接地された保護回路
とを備え、前記保護回路は前記高周波信号の周波数に対して開放状
態であることを特徴とする高周波回路装置。
【請求項１８】高周波信号が入力される電界効果トラ
ンジスタと、互いに並列に接続されたインダクタ及びキャパシタから
なり、一方の共通端子が前記電界効果トランジスタのド
レインと接続され、他方の共通端子が接地された保護回
路とを備え、前記保護回路は前記高周波信号の周波数に対して開放状
態であることを特徴とする高周波回路装置。
【請求項１９】前記保護回路は、主面と反対側の面で
ある裏面に形成された接地導体膜と、主面と裏面とを貫
通する貫通孔とを有する基板の主面上に形成されてお
り、前記保護回路における接地された共通端子は、前記貫通
孔を通って前記接地導体膜と電気的に接続されているこ
とを特徴とする請求項１７又は１８に記載の高周波回路
装置。
【請求項２０】互いに並列に接続されたキャパシタ及
び抵抗器からなり、一方の共通端子が前記電界効果トラ
ンジスタのソースと接続され、他方の共通端子が接地さ
れたバイアス回路をさらに備えていることを特徴とする
請求項１７又は１８に記載の高周波回路装置。
【請求項２１】前記保護回路及びバイアス回路は、主
面と反対側の面である裏面に形成された接地導体膜と、
主面と裏面とを貫通する複数の貫通孔とを有する基板上
に形成されており、前記保護回路及びバイアス回路における接地された各共
通端子は、前記複数の貫通孔うちの１つを通って前記接
地導体膜と電気的に接続されていることを特徴とする請
求項２０に記載の高周波回路装置。
【請求項２２】前記基板は化合物半導体からなり、前記電界効果トランジスタは、ショットキ接合型である
ことを特徴とする請求項１９〜２１のうちのいずれか１
項に記載の高周波回路装置。
【請求項２３】前記保護回路を構成する素子と前記電
界効果トランジスタと前記基板上にモノリシックに形成
されていることを特徴とする請求項１９〜２２のうちの
いずれか１項に記載の高周波回路装置。