JPH11265983A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11265983A JPH11265983A JP10066378A JP6637898A JPH11265983A JP H11265983 A JPH11265983 A JP H11265983A JP 10066378 A JP10066378 A JP 10066378A JP 6637898 A JP6637898 A JP 6637898A JP H11265983 A JPH11265983 A JP H11265983A
- Authority
- JP
- Japan
- Prior art keywords
- ground
- frequency
- transistor
- semiconductor device
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Amplifiers (AREA)
- Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Waveguides (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】回路のレイアウト設計の自由度が増し、チップ
面積削減、メタル層数の削減が可能な半導体装置を提供
することを課題とする。 【解決手段】本発明の半導体装置によれば、多層の配線
層を持つ半導体基板上の回路に、バイアス機能を持たせ
るためトランジスタ１の接地電極にキャパシタを接続す
る構造において、トランジスタ１近傍の高周波信号用線
路の高周波グラウンド１１の直流電位がグラウンド電位
以外のトランジスタの接地電極Ｓの電位である構造を持
つ。
面積削減、メタル層数の削減が可能な半導体装置を提供
することを課題とする。 【解決手段】本発明の半導体装置によれば、多層の配線
層を持つ半導体基板上の回路に、バイアス機能を持たせ
るためトランジスタ１の接地電極にキャパシタを接続す
る構造において、トランジスタ１近傍の高周波信号用線
路の高周波グラウンド１１の直流電位がグラウンド電位
以外のトランジスタの接地電極Ｓの電位である構造を持
つ。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係わ
り、特にトランジスタとこれに接続する高周波信号線路
とを具備する半導体装置に関する。
り、特にトランジスタとこれに接続する高周波信号線路
とを具備する半導体装置に関する。
【０００２】
【従来の技術】近年、情報通信分野においては、数ＧＨ
ｚ以上の高周波領域が、次々に民生用に開発されてお
り、小形で安価な高性能高周波機器が求められている。
特に、例えば数１０ＧＨｚ以上の電波を送受信する高周
波機器では、波長が数ｍｍと短くなるため、外囲器の共
振、回路の発振等のトラブルを防ぎ、また回路設計を容
易に行う目的から高周波回路部の小形化が重要になって
いる。
ｚ以上の高周波領域が、次々に民生用に開発されてお
り、小形で安価な高性能高周波機器が求められている。
特に、例えば数１０ＧＨｚ以上の電波を送受信する高周
波機器では、波長が数ｍｍと短くなるため、外囲器の共
振、回路の発振等のトラブルを防ぎ、また回路設計を容
易に行う目的から高周波回路部の小形化が重要になって
いる。
【０００３】高周波回路部を小形化するためには、可能
な限り必要な回路を一半導体基板上に形成すること、す
なわち、ＭＭＩＣ（Monolithic Microwave Integrated
Circuit ）化することが有効である。つまり、一半導体
基板内に、従来の単体能動素子から、所定の回路機能を
果たす一機能回路ブロック、更には、複数の機能回路ブ
ロックまで集積形成するものである。
な限り必要な回路を一半導体基板上に形成すること、す
なわち、ＭＭＩＣ（Monolithic Microwave Integrated
Circuit ）化することが有効である。つまり、一半導体
基板内に、従来の単体能動素子から、所定の回路機能を
果たす一機能回路ブロック、更には、複数の機能回路ブ
ロックまで集積形成するものである。
【０００４】図１３に、半導体基板上に形成される増幅
器の一例として、バイアス機能付き１段増幅器の回路構
成を示す。トランジスタ１の接地電極であるソースＳに
は、容量Ｃｓを有するキャパシタ９を接続し、直流的な
バイアス機能を持つ抵抗１０を接続している。図１３中
で、Ｇはゲート、Ｄはドレイン、１ａはショ−トスタブ
の役割を果たす高周波信号用配線、Ｖｄはドレイン電圧
源、ＲＦｉｎはゲート入力信号、ＲＦｏｕｔは出力信号
を示す。
器の一例として、バイアス機能付き１段増幅器の回路構
成を示す。トランジスタ１の接地電極であるソースＳに
は、容量Ｃｓを有するキャパシタ９を接続し、直流的な
バイアス機能を持つ抵抗１０を接続している。図１３中
で、Ｇはゲート、Ｄはドレイン、１ａはショ−トスタブ
の役割を果たす高周波信号用配線、Ｖｄはドレイン電圧
源、ＲＦｉｎはゲート入力信号、ＲＦｏｕｔは出力信号
を示す。
【０００５】また、 図１４に、このトランジスタ１近
傍のレイアウト図を示す。トランジスタ１近傍の高周波
線路には高周波信号用配線５、及び高周波グラウンド６
からなるコプレーナ線路を用いている。高周波グラウン
ド６はブリッジ７及びコンタクト（層間接続部）８を介
して、隣接する高周波グラウンド１２に接続されてい
る。この高周波グラウンド１２はコプレーナ線路から構
成され、ＭＩＭキャパシタ９のグラウンド側電極を構成
する。ＭＩＭキャパシタ９のソース側電極１１はトラン
ジスタ１のソースＳにコンタクト８を介して接続する。
また抵抗１０は、その一端がソース側電極１１とコンタ
クトを介して接続し、他端が高周波グラウンド１２にコ
ンタクトを介して接続しているので、ＭＩＭキャパシタ
９に並列に付加されている。従来の技術において、高周
波グラウンド６、１２（グラウンド側電極）は高周波グ
ラウンドと直流的グラウンドの両方の働きをしている。
傍のレイアウト図を示す。トランジスタ１近傍の高周波
線路には高周波信号用配線５、及び高周波グラウンド６
からなるコプレーナ線路を用いている。高周波グラウン
ド６はブリッジ７及びコンタクト（層間接続部）８を介
して、隣接する高周波グラウンド１２に接続されてい
る。この高周波グラウンド１２はコプレーナ線路から構
成され、ＭＩＭキャパシタ９のグラウンド側電極を構成
する。ＭＩＭキャパシタ９のソース側電極１１はトラン
ジスタ１のソースＳにコンタクト８を介して接続する。
また抵抗１０は、その一端がソース側電極１１とコンタ
クトを介して接続し、他端が高周波グラウンド１２にコ
ンタクトを介して接続しているので、ＭＩＭキャパシタ
９に並列に付加されている。従来の技術において、高周
波グラウンド６、１２（グラウンド側電極）は高周波グ
ラウンドと直流的グラウンドの両方の働きをしている。
【０００６】尚、トランジスタ１は図１５の拡大平面図
に示すようにソースＳが２分割されているので、ソース
Ｓに接続するＭＩＭキャパシタ９と抵抗１０は図１４の
レイアウト図のように２つ分割される。
に示すようにソースＳが２分割されているので、ソース
Ｓに接続するＭＩＭキャパシタ９と抵抗１０は図１４の
レイアウト図のように２つ分割される。
【０００７】次に、図１４と図１６を用いて、半導体基
板上の各配線層の使用方法について説明する。トランジ
スタ１近傍の各層は、第１のメタル層１４をＭＩＭキャ
パシタ９のソース側電極１１に、第２のメタル層１５を
コプレーナ線路用信号線５と高周波グラウンド６、グラ
ウンド側電極１２、及び第３のメタル層１６をコプレー
ナ線路の両側の高周波グラウンドをつなぐためのブリッ
ジ７に用いることができる。
板上の各配線層の使用方法について説明する。トランジ
スタ１近傍の各層は、第１のメタル層１４をＭＩＭキャ
パシタ９のソース側電極１１に、第２のメタル層１５を
コプレーナ線路用信号線５と高周波グラウンド６、グラ
ウンド側電極１２、及び第３のメタル層１６をコプレー
ナ線路の両側の高周波グラウンドをつなぐためのブリッ
ジ７に用いることができる。
【０００８】
【発明が解決しようとする課題】このような高周波回路
では、バイアス回路の一部としてキャパシタ９及びソー
スＳの直流電位を決める抵抗１０は大面積を必要とす
る。また、トランジスタの潜在性能を発揮させるために
は、２分割される抵抗１０のソースＳから見たインピー
ダンスは、レイアウト上の制約や製造誤差により困難で
あるものの同一インピーダンスであることが必要であ
る。
では、バイアス回路の一部としてキャパシタ９及びソー
スＳの直流電位を決める抵抗１０は大面積を必要とす
る。また、トランジスタの潜在性能を発揮させるために
は、２分割される抵抗１０のソースＳから見たインピー
ダンスは、レイアウト上の制約や製造誤差により困難で
あるものの同一インピーダンスであることが必要であ
る。
【０００９】このような要望から、直流電位を調整する
ための抵抗１０を分割せずに別層の配線を介して２つの
ソースＳと接続して共通化することが望まれる。しか
し、この接続を達成するには、トランジスタ１のゲート
Ｇへ入力する高周波信号線路５を乗り越える新たな配線
が必要となる。高密度に回路がレイアウトされている上
に、新たな配線層を設けるには、既に設けられているコ
プレーナ線路の両側の高周波グラウンド６や高周波グラ
ウンド（グラウンド側電極）１２をつなぐためのブリッ
ジ７に当たらないよう迂回しながら第３メタル層１６を
使用して配線を設ける方法、あるいは、第３メタル層１
６上に新たに第４メタル層を設ける方法が考えられる
が、前者の方法をとった場合にはチップ面積が増大し、
また、後者の方法をとった場合にはメタル層数が増え
る、という弊害が存在する。
ための抵抗１０を分割せずに別層の配線を介して２つの
ソースＳと接続して共通化することが望まれる。しか
し、この接続を達成するには、トランジスタ１のゲート
Ｇへ入力する高周波信号線路５を乗り越える新たな配線
が必要となる。高密度に回路がレイアウトされている上
に、新たな配線層を設けるには、既に設けられているコ
プレーナ線路の両側の高周波グラウンド６や高周波グラ
ウンド（グラウンド側電極）１２をつなぐためのブリッ
ジ７に当たらないよう迂回しながら第３メタル層１６を
使用して配線を設ける方法、あるいは、第３メタル層１
６上に新たに第４メタル層を設ける方法が考えられる
が、前者の方法をとった場合にはチップ面積が増大し、
また、後者の方法をとった場合にはメタル層数が増え
る、という弊害が存在する。
【００１０】本発明は上記事情を考慮してなされたもの
で、その課題は、小形化と配線層数の削減を両立し、か
つ、トランジスタの潜在能力を発揮させることが可能な
半導体装置を提供することにある。
で、その課題は、小形化と配線層数の削減を両立し、か
つ、トランジスタの潜在能力を発揮させることが可能な
半導体装置を提供することにある。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１は、同一層上に形成された高周波信号
線路と高周波グラウンド、接地電極が分割されたトラン
ジスタ、及びトランジスタの接地電極に接続するキャパ
シタ及び抵抗を備える半導体装置において、高周波グラ
ウンドの直流電位は接地電極の直流電位と同等となるこ
とを特徴とする半導体装置を提供する。
に、本発明の第１は、同一層上に形成された高周波信号
線路と高周波グラウンド、接地電極が分割されたトラン
ジスタ、及びトランジスタの接地電極に接続するキャパ
シタ及び抵抗を備える半導体装置において、高周波グラ
ウンドの直流電位は接地電極の直流電位と同等となるこ
とを特徴とする半導体装置を提供する。
【００１２】また、本発明の第２は、同一層上に形成さ
れた高周波信号線路と高周波グラウンド、接地電極が分
割されたトランジスタ、及びトランジスタの接地電極に
接続するキャパシタ及び抵抗を備える半導体装置におい
て、トランジスタに隣接する高周波グラウンドは接地電
極に直接接続していることを特徴とする半導体装置を提
供する。
れた高周波信号線路と高周波グラウンド、接地電極が分
割されたトランジスタ、及びトランジスタの接地電極に
接続するキャパシタ及び抵抗を備える半導体装置におい
て、トランジスタに隣接する高周波グラウンドは接地電
極に直接接続していることを特徴とする半導体装置を提
供する。
【００１３】上記本発明の第１及び第２によれば、回路
のレイアウト設計の自由度が増し、チップ面積の削減、
配線層数の削減が可能となるとともに、トランジスタの
潜在性能を十分に発揮できる半導体装置を提供すること
が可能となる。また、上記本発明の第１及び第２におい
て、高周波信号線路と高周波グラウンドの上層または下
層に高周波信号線路を挟む複数の高周波グラウンドを接
続するブリッジを備えることを特徴とする。
のレイアウト設計の自由度が増し、チップ面積の削減、
配線層数の削減が可能となるとともに、トランジスタの
潜在性能を十分に発揮できる半導体装置を提供すること
が可能となる。また、上記本発明の第１及び第２におい
て、高周波信号線路と高周波グラウンドの上層または下
層に高周波信号線路を挟む複数の高周波グラウンドを接
続するブリッジを備えることを特徴とする。
【００１４】また、本発明の第１及び第２において、高
周波信号線路と高周波グラウンドの上層または下層に直
流電位がグラウンド電位となる前記キャパシタの電極層
を備えることを特徴とする。
周波信号線路と高周波グラウンドの上層または下層に直
流電位がグラウンド電位となる前記キャパシタの電極層
を備えることを特徴とする。
【００１５】さらにまた、本発明の第１及び第２におい
て、トランジスタはＴ型トランジスタであり、高周波信
号線路と高周波グラウンドはコプレーナ線路を構成し、
接地電極はソース電位であることを特徴とする。
て、トランジスタはＴ型トランジスタであり、高周波信
号線路と高周波グラウンドはコプレーナ線路を構成し、
接地電極はソース電位であることを特徴とする。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を参照しつつ説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係わる半導体装置のレイアウト図である。また、多層
の配線層については図１６を参照して説明する。
面を参照しつつ説明する。 （第１の実施の形態）図１は本発明の第１の実施の形態
に係わる半導体装置のレイアウト図である。また、多層
の配線層については図１６を参照して説明する。
【００１７】本実施の形態では、多層配線を持つ半導体
基板をＭＭＩＣとして用いており、ソースＳ、ドレイン
Ｄ、及びゲートＧを有するＴ型トランジスタ１の近傍の
高周波信号線路５、ＭＩＭ（metal-insulator-metal ）
キャパシタ９ａ，９ｂの２つの電極のうちソース側電極
１１となる高周波グラウンド及び高周波グラウンド１１
ａはコプレーナ線路のグラウンドである。つまり、本実
施の形態における高周波グラウンド１１は、従来の技術
の直流的にもグラウンドである図１４の高周波グラウン
ド１２と異なり、トランジスタ１のソースＳと接続し
て、直流的にはソース電位となる。なお、高周波グラウ
ンド１１はトランジスタ１の動作周波数帯で高周波グラ
ウンドの役割を果たすものである。また、電極１１はブ
リッジ７及びコンタクト８を介して隣接する高周波グラ
ウンドと接続する。キャパシタ９ａ，９ｂの他方の電極
１２は直流的にもグラウンドである高周波グラウンド１
１ａ側の電極であり、コンタクト８ａを介して高周波グ
ラウンド１１ａに接続している。高周波グラウンド１１
ａは直流的にも高周波的にもグラウンドの電位を有す
る。また抵抗１０は、その一端が高周波グラウンド１１
と接続し、他端がコンタクト８ｂを介して高周波グラウ
ンド１１ａと接続する。
基板をＭＭＩＣとして用いており、ソースＳ、ドレイン
Ｄ、及びゲートＧを有するＴ型トランジスタ１の近傍の
高周波信号線路５、ＭＩＭ（metal-insulator-metal ）
キャパシタ９ａ，９ｂの２つの電極のうちソース側電極
１１となる高周波グラウンド及び高周波グラウンド１１
ａはコプレーナ線路のグラウンドである。つまり、本実
施の形態における高周波グラウンド１１は、従来の技術
の直流的にもグラウンドである図１４の高周波グラウン
ド１２と異なり、トランジスタ１のソースＳと接続し
て、直流的にはソース電位となる。なお、高周波グラウ
ンド１１はトランジスタ１の動作周波数帯で高周波グラ
ウンドの役割を果たすものである。また、電極１１はブ
リッジ７及びコンタクト８を介して隣接する高周波グラ
ウンドと接続する。キャパシタ９ａ，９ｂの他方の電極
１２は直流的にもグラウンドである高周波グラウンド１
１ａ側の電極であり、コンタクト８ａを介して高周波グ
ラウンド１１ａに接続している。高周波グラウンド１１
ａは直流的にも高周波的にもグラウンドの電位を有す
る。また抵抗１０は、その一端が高周波グラウンド１１
と接続し、他端がコンタクト８ｂを介して高周波グラウ
ンド１１ａと接続する。
【００１８】本実施の形態の回路構成では、図２に示す
ように、抵抗Ｒｓはひとつである。また図２では、分割
した２つのキャパシタＣｓは並列構成であるため回路上
は単一のキャパシタを用いて示した。
ように、抵抗Ｒｓはひとつである。また図２では、分割
した２つのキャパシタＣｓは並列構成であるため回路上
は単一のキャパシタを用いて示した。
【００１９】回路をＭＭＩＣ化したときのトランジスタ
１近傍の各層は次のように用いる。つまり、第２メタル
層１５からなるメタルパターンをコプレーナ線路用の信
号線５、キャパシタ９の電極のうちＴ型トランジスタ１
のソースＳに接続されるソース側電極、直流的にはソー
ス電位をもつ高周波グラウンド１１、及び直流的にもグ
ラウンドの高周波グラウンド１１ａに用い、第１メタル
層１４からなるメタルパターンをキャパシタ９のソース
側電極に対向するグラウンド側電極１２に用い、第３メ
タル層１６からなるメタルパターンをソース側電極１１
間を繋ぐ為のブリッジ７に用いている。
１近傍の各層は次のように用いる。つまり、第２メタル
層１５からなるメタルパターンをコプレーナ線路用の信
号線５、キャパシタ９の電極のうちＴ型トランジスタ１
のソースＳに接続されるソース側電極、直流的にはソー
ス電位をもつ高周波グラウンド１１、及び直流的にもグ
ラウンドの高周波グラウンド１１ａに用い、第１メタル
層１４からなるメタルパターンをキャパシタ９のソース
側電極に対向するグラウンド側電極１２に用い、第３メ
タル層１６からなるメタルパターンをソース側電極１１
間を繋ぐ為のブリッジ７に用いている。
【００２０】このようにすることで、トランジスタ１に
隣接する高周波グラウンド１１（ソース側電極）の直流
電位は、コンタクト( 層間接続部) ８にて接続するブリ
ッジ７を介して、ソース電位と同等となる。抵抗１１の
層は図１５の第１メタル層１４と第２メタル層１５、あ
るいは第２メタル層１５と第３メタル層１６との間の所
定箇所に配設した層で構成できる。
隣接する高周波グラウンド１１（ソース側電極）の直流
電位は、コンタクト( 層間接続部) ８にて接続するブリ
ッジ７を介して、ソース電位と同等となる。抵抗１１の
層は図１５の第１メタル層１４と第２メタル層１５、あ
るいは第２メタル層１５と第３メタル層１６との間の所
定箇所に配設した層で構成できる。
【００２１】このような本実施の形態によれば、抵抗の
分割による不均等なインピーダンスの発生がなく、キャ
パシタ９ａ，９ｂを大面積化でき、レイアウト設計の自
由度の増加が可能となるため、チップ面積の増大やメタ
ル層数の増加という不具合を防止できる。さらに、トラ
ンジスタの接地電極が接続される高周波グラウンドのイ
ンダクタンス成分が増すことを妨ぐことが可能である。
従って、トランジスタ１の潜在性能を劣化させることな
く十分に発揮させることが可能となる。
分割による不均等なインピーダンスの発生がなく、キャ
パシタ９ａ，９ｂを大面積化でき、レイアウト設計の自
由度の増加が可能となるため、チップ面積の増大やメタ
ル層数の増加という不具合を防止できる。さらに、トラ
ンジスタの接地電極が接続される高周波グラウンドのイ
ンダクタンス成分が増すことを妨ぐことが可能である。
従って、トランジスタ１の潜在性能を劣化させることな
く十分に発揮させることが可能となる。
【００２２】以上は、回路装置の内部の構造についてで
あったが、次に、周辺回路と接続するＭＭＩＣの外周部
について説明する。周辺回路には通常高周波信号線と所
定の直流電位を持ったバイアス線路、及び高周波グラウ
ンド兼直流グラウンドが設けられている。そこで、ＭＭ
ＩＣ外周部も、周辺回路に併せて、高周波信号線、バイ
アス線路、及び高周波グラウンド兼直流グラウンドが設
けられていることが望ましい。本発明に係わるＭＭＩＣ
の場合、トランジスタ１近傍の高周波グラウンド１１
（キャパシタ９のソース側電極）が直流的にはソース電
位を持っている。従って、半導体基板１３上でのレイア
ウトは、トランジスタ１の電極と、周辺部との接続電極
の間で高周波グラウンド１１の直流電位をソース電位か
らグラウンド電位に変換することが必要となる。この変
換は、コプレーナ線路の高周波グラウンドに動作周波数
では十分に低インピーダンスのＭＩＭキャパシタを用い
ることで実現できる。例えば、低インピーダンスのキャ
パシタの一方の電極の直流電位をソース電位に、他方の
電極の直流電位をグラウンド電位にすることにより、動
作周波数では連続した高周波グラウンドとして振る舞
い、直流的にはキャパシタの前後でソース電位からグラ
ウンド電位に変換することができる。
あったが、次に、周辺回路と接続するＭＭＩＣの外周部
について説明する。周辺回路には通常高周波信号線と所
定の直流電位を持ったバイアス線路、及び高周波グラウ
ンド兼直流グラウンドが設けられている。そこで、ＭＭ
ＩＣ外周部も、周辺回路に併せて、高周波信号線、バイ
アス線路、及び高周波グラウンド兼直流グラウンドが設
けられていることが望ましい。本発明に係わるＭＭＩＣ
の場合、トランジスタ１近傍の高周波グラウンド１１
（キャパシタ９のソース側電極）が直流的にはソース電
位を持っている。従って、半導体基板１３上でのレイア
ウトは、トランジスタ１の電極と、周辺部との接続電極
の間で高周波グラウンド１１の直流電位をソース電位か
らグラウンド電位に変換することが必要となる。この変
換は、コプレーナ線路の高周波グラウンドに動作周波数
では十分に低インピーダンスのＭＩＭキャパシタを用い
ることで実現できる。例えば、低インピーダンスのキャ
パシタの一方の電極の直流電位をソース電位に、他方の
電極の直流電位をグラウンド電位にすることにより、動
作周波数では連続した高周波グラウンドとして振る舞
い、直流的にはキャパシタの前後でソース電位からグラ
ウンド電位に変換することができる。
【００２３】次に、周辺部と接続する第１の実施の形態
に係わる半導体装置の接続電極のレイアウトを説明す
る。図３は、この接続電極の一例として、ボンディング
ワイヤ接続用の電極近傍のレイアウトを示す。図１６の
第２メタル層１５で構成した図３のボンディングワイヤ
接続用電極１８では、ボンディングワイヤを打つ工程の
衝撃により多層のメタル層間が短絡する可能性がある。
従って、高周波グラウンドの直流電位を変換するＭＩＭ
キャパシタ（第１メタル層１４または第３メタル層１６
と対向する高周波グラウンド１１ａに挟まれた領域）を
設ける位置は電極１８に隣接する領域とすることが好ま
しい。
に係わる半導体装置の接続電極のレイアウトを説明す
る。図３は、この接続電極の一例として、ボンディング
ワイヤ接続用の電極近傍のレイアウトを示す。図１６の
第２メタル層１５で構成した図３のボンディングワイヤ
接続用電極１８では、ボンディングワイヤを打つ工程の
衝撃により多層のメタル層間が短絡する可能性がある。
従って、高周波グラウンドの直流電位を変換するＭＩＭ
キャパシタ（第１メタル層１４または第３メタル層１６
と対向する高周波グラウンド１１ａに挟まれた領域）を
設ける位置は電極１８に隣接する領域とすることが好ま
しい。
【００２４】図４は、接続電極の他の例として、バンプ
接続用電極１９近傍のレイアウトを示す。バンプ接続用
電極１９を持つ半導体基板の場合は小形化の観点から電
極１９を含む領域にＭＩＭキャパシタ（第１メタル層１
４または第３メタル層１６と対向する高周波グラウンド
１１ａにより挟まれた領域）を設けることが好ましい。
接続用電極１９近傍のレイアウトを示す。バンプ接続用
電極１９を持つ半導体基板の場合は小形化の観点から電
極１９を含む領域にＭＩＭキャパシタ（第１メタル層１
４または第３メタル層１６と対向する高周波グラウンド
１１ａにより挟まれた領域）を設けることが好ましい。
【００２５】半導体基板に用いる材料には、Ｓｉ基板、
Ｇa Ａs 基板等の半導体基板やその他の基板が使用可能
であり、半導体基板には、能動素子、受動素子、配線お
よび電極等が設けられる。能動素子としては、バイポー
ラトランジスタ、電界効果トランジスタ等が形成され、
本願発明の接地電極は回路構成に応じて種々選択可能で
ある。また、受動素子としては、抵抗、キャパシタ、イ
ンダクタ、方向性結合器、フィルタ、インピーダンス変
換器、アンテナ等が形成されている。配線材料には、Ａ
ｕ、Ａｌ、Ｃｕ、その他の金属、あるいは、導電性樹脂
等が使用可能である。
Ｇa Ａs 基板等の半導体基板やその他の基板が使用可能
であり、半導体基板には、能動素子、受動素子、配線お
よび電極等が設けられる。能動素子としては、バイポー
ラトランジスタ、電界効果トランジスタ等が形成され、
本願発明の接地電極は回路構成に応じて種々選択可能で
ある。また、受動素子としては、抵抗、キャパシタ、イ
ンダクタ、方向性結合器、フィルタ、インピーダンス変
換器、アンテナ等が形成されている。配線材料には、Ａ
ｕ、Ａｌ、Ｃｕ、その他の金属、あるいは、導電性樹脂
等が使用可能である。
【００２６】次に、第１の実施の形態におけるトランジ
スタ１と信号配線５、高周波グラウンド１１等に接続す
る配線の製造方法について、図５（ａ）、図５（ｂ）、
図６（ａ）、図６（ｂ）、図７（ａ）、及び図７（ｂ）
を用いて説明する。
スタ１と信号配線５、高周波グラウンド１１等に接続す
る配線の製造方法について、図５（ａ）、図５（ｂ）、
図６（ａ）、図６（ｂ）、図７（ａ）、及び図７（ｂ）
を用いて説明する。
【００２７】図５（ａ）は本実施の形態に係わるＨＥＭ
Ｔを形成するための積層構造基板を示し、半絶縁性Ｇａ
Ａｓ等の半導体基板２１の主面上に、バッファ層２２、
チャネル層２３、スペーサ層２４、電子供給層２５、シ
ョットキーコンタクト層２６、及びオーミックコンタク
ト層２７をＭＢＥ法等により、順次結晶成長させたもの
である。チャネル層２３はアンドープ層であって、電子
供給層２５から電子が供給されて、２次元電子ガスが形
成される。隣接する素子間の電気的分離には、結晶成長
を行なった後に、素子形成領域以外の部分（図示せず）
をエッチング除去して絶縁物質を埋め込み形成する。
Ｔを形成するための積層構造基板を示し、半絶縁性Ｇａ
Ａｓ等の半導体基板２１の主面上に、バッファ層２２、
チャネル層２３、スペーサ層２４、電子供給層２５、シ
ョットキーコンタクト層２６、及びオーミックコンタク
ト層２７をＭＢＥ法等により、順次結晶成長させたもの
である。チャネル層２３はアンドープ層であって、電子
供給層２５から電子が供給されて、２次元電子ガスが形
成される。隣接する素子間の電気的分離には、結晶成長
を行なった後に、素子形成領域以外の部分（図示せず）
をエッチング除去して絶縁物質を埋め込み形成する。
【００２８】このように、素子間分離を行なった後、オ
ーミックコンタクト層２７の上にＳｉＯ2をＣＶＤ法等
により堆積し、図５（ｂ）に示すように、フォトリソグ
ラフィー工程及びエッチングによりパターン２８を形成
した後、パターン２８に囲まれたコンタクトホールにＡ
ｌ等の金属からなるオーミック電極２９をスパッタ法等
により形成する。
ーミックコンタクト層２７の上にＳｉＯ2をＣＶＤ法等
により堆積し、図５（ｂ）に示すように、フォトリソグ
ラフィー工程及びエッチングによりパターン２８を形成
した後、パターン２８に囲まれたコンタクトホールにＡ
ｌ等の金属からなるオーミック電極２９をスパッタ法等
により形成する。
【００２９】続いて、ゲート予定領域に開口を持つフォ
トレジストパターンを形成する。そして、このフォトレ
ジストパターンを用いてゲート領域のオーミックコンタ
クト層２７をエッチングし、ショットキーコンタクト層
２６を露出させる。そしてゲート電極材料を蒸着後、リ
フトオフ加工をして、図６（ａ）に示すように断面形状
がＴ型のゲート電極３０を形成する。
トレジストパターンを形成する。そして、このフォトレ
ジストパターンを用いてゲート領域のオーミックコンタ
クト層２７をエッチングし、ショットキーコンタクト層
２６を露出させる。そしてゲート電極材料を蒸着後、リ
フトオフ加工をして、図６（ａ）に示すように断面形状
がＴ型のゲート電極３０を形成する。
【００３０】つぎに、この素子領域上に図示せぬフォト
レジストをコーティングし、このフォトレジストを伝送
線路や各端子の引き出し配線となる領域を囲む形状にパ
ターニングする。そして、フォトレジストパターンを形
成した素子領域上にメタル材料を蒸着し、リフトオフ法
により、図６（ｂ）に示すような第１メタル層３１（図
１６では１４）を形成する。このあと、ＣＶＤ法によ
り、図６（ｂ）に示すように、全面にパッシベーション
膜となるＳｉＮ膜３２を堆積させる。
レジストをコーティングし、このフォトレジストを伝送
線路や各端子の引き出し配線となる領域を囲む形状にパ
ターニングする。そして、フォトレジストパターンを形
成した素子領域上にメタル材料を蒸着し、リフトオフ法
により、図６（ｂ）に示すような第１メタル層３１（図
１６では１４）を形成する。このあと、ＣＶＤ法によ
り、図６（ｂ）に示すように、全面にパッシベーション
膜となるＳｉＮ膜３２を堆積させる。
【００３１】さらに、 ＳｉＮ膜３２の表面のうち、図
７（ａ）に示すように、オーミック電極２９、およびゲ
ート引き出し電極（図示せず）上をはじめとする部分領
域に、第１メタル層と第２メタル層とを接続するコンタ
クトホール３３を開ける。そして、コンタクトホール３
３を開けた素子領域上に、ＢＣＢ等の樹脂３４を塗布し
た後、これを硬化させる。
７（ａ）に示すように、オーミック電極２９、およびゲ
ート引き出し電極（図示せず）上をはじめとする部分領
域に、第１メタル層と第２メタル層とを接続するコンタ
クトホール３３を開ける。そして、コンタクトホール３
３を開けた素子領域上に、ＢＣＢ等の樹脂３４を塗布し
た後、これを硬化させる。
【００３２】次に、素子領域上にフォトレジスト３５を
塗布し、図７（ａ）に示すように、オーミック電極２９
上およびゲート引き出し電極（図示せず）上をはじめと
する部分領域３６におけるフォトレジスト３５に開口３
６を形成して、第１メタル層３１と第２メタル層とを接
続するヴィアホール用のパターンを形成する。
塗布し、図７（ａ）に示すように、オーミック電極２９
上およびゲート引き出し電極（図示せず）上をはじめと
する部分領域３６におけるフォトレジスト３５に開口３
６を形成して、第１メタル層３１と第２メタル層とを接
続するヴィアホール用のパターンを形成する。
【００３３】続いて、図７（ｂ）に示すように、ＲＩＥ
法によりヴィアホール用のパターンにより露出した部分
領域３６の樹脂３４をエッチングする。このエッチング
により開口したヴィアホールに、図７（ｂ）に示すよう
な、メタル配線３７を形成した後、フォトレジスト３５
を剥離し、再度コーティングし直してフォトレジストパ
ターン（図示せず）を形成する。そして、このフォトレ
ジストパターンを用いたリフトオフ法により、図６
（ｂ）に示すような第２メタル層３８（図１６では１
５）を形成する。
法によりヴィアホール用のパターンにより露出した部分
領域３６の樹脂３４をエッチングする。このエッチング
により開口したヴィアホールに、図７（ｂ）に示すよう
な、メタル配線３７を形成した後、フォトレジスト３５
を剥離し、再度コーティングし直してフォトレジストパ
ターン（図示せず）を形成する。そして、このフォトレ
ジストパターンを用いたリフトオフ法により、図６
（ｂ）に示すような第２メタル層３８（図１６では１
５）を形成する。
【００３４】さらには、任意の多層配線構造を持つ半導
体装置を製造可能である。つまり、上記工程に引き続い
て、第２メタル層３８上にＢＣＢ、第２メタル層３８と
第３メタル層（図１６では１６）を接続するヴィアホー
ル、第３メタル層等を順次形成することにより多層にす
る工程は、第１のメタル層上にＢＣＢ、第１のメタル層
３１と第２メタル層３８を接続するヴィアホール、第２
メタル層３８を形成する工程と同様である。
体装置を製造可能である。つまり、上記工程に引き続い
て、第２メタル層３８上にＢＣＢ、第２メタル層３８と
第３メタル層（図１６では１６）を接続するヴィアホー
ル、第３メタル層等を順次形成することにより多層にす
る工程は、第１のメタル層上にＢＣＢ、第１のメタル層
３１と第２メタル層３８を接続するヴィアホール、第２
メタル層３８を形成する工程と同様である。
【００３５】その後、必要な場合には電極を形成し、ウ
エハをダイシングし、個々の半導体装置に切り分ける。
次に、この第１の実施の形態の応用例を図８のレイアウ
ト図を用いて説明する。この応用例では、トランジスタ
等の半導体素子を形成する基板にはＧａＡｓ基板を使用
しており、半導体素子を形成する領域以外にはアルミナ
基板を使用している、いわゆるＨＭＩＣ(Hybrid Microw
ave IC) の構成をとっている。ＧａＡｓ基板とアルミナ
基板の電気的接続にはボンディング・ワイヤ４１を用い
る。アルミナ基板上の配線の層構成は、図１６において
半導体基板１３をアルミナ基板とみなした場合と同様で
ある。少量生産品等の場合には、本実施例の構成を採用
することにより、低コスト化できる。
エハをダイシングし、個々の半導体装置に切り分ける。
次に、この第１の実施の形態の応用例を図８のレイアウ
ト図を用いて説明する。この応用例では、トランジスタ
等の半導体素子を形成する基板にはＧａＡｓ基板を使用
しており、半導体素子を形成する領域以外にはアルミナ
基板を使用している、いわゆるＨＭＩＣ(Hybrid Microw
ave IC) の構成をとっている。ＧａＡｓ基板とアルミナ
基板の電気的接続にはボンディング・ワイヤ４１を用い
る。アルミナ基板上の配線の層構成は、図１６において
半導体基板１３をアルミナ基板とみなした場合と同様で
ある。少量生産品等の場合には、本実施例の構成を採用
することにより、低コスト化できる。
【００３６】（第２の実施の形態）図９は本発明の第２
の実施の形態に係わる半導体装置のレイアウト図であ
り、具体的には、２つのトランジスタとその近傍まで含
むレイアウト図である。図１０は、この実施の形態の半
導体装置の回路図である。本実施の形態では、半導体基
板上に２段のトランジスタ１を設けたＭＭＩＣの形態を
とっている。半導体基板内に複数のトランジスタ１が設
けられている場合には、各トランジスタ毎に異なったソ
ース電位を与えることが必要な場合がある。本実施の形
態では、図９に示すように、隣接するトランジスタ１の
異なるソース電位を各電極にもつキャパシタ９ｃ、９ｄ
を高周波グラウンド部に設けることで異なるソース電位
の付与を可能にした。各段のソース電位をキャパシタ９
ｅにより分離することにより、半導体基板内の直流的に
ソース電位をもつ高周波グラウンドパターンの発振を抑
制する効果も発揮できる。
の実施の形態に係わる半導体装置のレイアウト図であ
り、具体的には、２つのトランジスタとその近傍まで含
むレイアウト図である。図１０は、この実施の形態の半
導体装置の回路図である。本実施の形態では、半導体基
板上に２段のトランジスタ１を設けたＭＭＩＣの形態を
とっている。半導体基板内に複数のトランジスタ１が設
けられている場合には、各トランジスタ毎に異なったソ
ース電位を与えることが必要な場合がある。本実施の形
態では、図９に示すように、隣接するトランジスタ１の
異なるソース電位を各電極にもつキャパシタ９ｃ、９ｄ
を高周波グラウンド部に設けることで異なるソース電位
の付与を可能にした。各段のソース電位をキャパシタ９
ｅにより分離することにより、半導体基板内の直流的に
ソース電位をもつ高周波グラウンドパターンの発振を抑
制する効果も発揮できる。
【００３７】（第３の実施の形態）図１１は本発明の第
３の実施の形態に係わる半導体装置のレイアウト図であ
る。図１２は同実施例に係わる半導体装置の回路図であ
る。第４の実施の形態の半導体装置の配線は図１６の断
面図に示す層構成と同様である。本実施の形態では、ト
ランジスタ１にゲートＧ接地タイプのものを使用してい
る。このように、トランジスタの接地電極は、ソースＳ
接地のみでなくドレインＤ接地、ゲートＧ接地等のよう
に回路の用途に応じて適宜選ぶことができる。特に、ゲ
ートＧ接地にした場合には、高周波帯での良好な特性が
期待できる。
３の実施の形態に係わる半導体装置のレイアウト図であ
る。図１２は同実施例に係わる半導体装置の回路図であ
る。第４の実施の形態の半導体装置の配線は図１６の断
面図に示す層構成と同様である。本実施の形態では、ト
ランジスタ１にゲートＧ接地タイプのものを使用してい
る。このように、トランジスタの接地電極は、ソースＳ
接地のみでなくドレインＤ接地、ゲートＧ接地等のよう
に回路の用途に応じて適宜選ぶことができる。特に、ゲ
ートＧ接地にした場合には、高周波帯での良好な特性が
期待できる。
【００３８】なお、本発明は上述した各実施の形態に限
定されるものではない。例えば、上述の実施の形態では
トランジスタの形状にＴ型トランジスタを用いている
が、本発明はπ型、くし形トランジスタにも適用でき
る。また、上述実施例では配線にコプレーナ線路を用い
たが、本発明はマイクロストリップ線路、トリプレート
線路、その他の線路にも適用できる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施できる。
定されるものではない。例えば、上述の実施の形態では
トランジスタの形状にＴ型トランジスタを用いている
が、本発明はπ型、くし形トランジスタにも適用でき
る。また、上述実施例では配線にコプレーナ線路を用い
たが、本発明はマイクロストリップ線路、トリプレート
線路、その他の線路にも適用できる。その他、本発明の
要旨を逸脱しない範囲で、種々変形して実施できる。
【００３９】
【発明の効果】本発明の半導体装置によれば、回路のレ
イアウト設計の自由度が増し、チップ面積削減及びメタ
ル層数の削減が可能となる。
イアウト設計の自由度が増し、チップ面積削減及びメタ
ル層数の削減が可能となる。
【図１】本発明の第１の実施の形態に係わる半導体装置
のレイアウト図である。
のレイアウト図である。
【図２】第１の実施の形態に係わる半導体装置の回路図
である。
である。
【図３】第１の実施の形態におけるボンディングワイヤ
接続用電極近傍のレイアウト図である。
接続用電極近傍のレイアウト図である。
【図４】第１の実施の形態に係わる半導体装置における
バンプ接続用電極近傍のレイアウト図である。
バンプ接続用電極近傍のレイアウト図である。
【図５】第１の実施の形態に係わるトランジスタの製造
方法を説明するための、工程順断面図である。
方法を説明するための、工程順断面図である。
【図６】図５に続く、第１の実施の形態に係わるトラン
ジスタの製造方法を説明するための工程順断面図であ
る。
ジスタの製造方法を説明するための工程順断面図であ
る。
【図７】図６に続く、第１の実施の形態に係わるトラン
ジスタの製造方法を説明するための工程順断面図であ
る。
ジスタの製造方法を説明するための工程順断面図であ
る。
【図８】第１の実施の形態の応用例を説明する為の、レ
イアウト図である。
イアウト図である。
【図９】本発明の第２の実施の形態に係わる半導体装置
のレイアウト図である。
のレイアウト図である。
【図１０】第２の実施の形態に係わる半導体装置の回路
図である。
図である。
【図１１】本発明の第３の実施の形態に係わる半導体装
置のレイアウト図である。
置のレイアウト図である。
【図１２】第３の実施の形態に係わる半導体装置の回路
図である。
図である。
【図１３】本発明の従来の技術を説明するための半導体
装置の回路図である。
装置の回路図である。
【図１４】本発明の従来の技術に係わる半導体装置のレ
イアウト図である。
イアウト図である。
【図１５】Ｔ型トランジスタの平面図である
【図１６】多層配線構造を示す断面図である。
１…Ｔ型トランジスタ Ｇ…ゲート Ｓ…ソース Ｄ…ドレイン ５…コプレーナ信号線路 ７…ブリッジ ８…コンタクト ９…キャパシタ １０…抵抗 １１…ソース側電極 １１ａ…直流的にもグラウンドの高周波グラウンド １２…グラウンド側電極 １３、２１…半導体基板 １４…第１のメタル層 １５…第２のメタル層 １６…第３のメタル層 １８…ボンディングワイヤ接続用電極 １９…バンプ接続用電極 ２２…バッファ層 ２３…チャネル層 ２４…スペーサ層 ２５…電子供給層 ２６…ショットキーコンタクト層 ２７…オーミックコンタクト層 ２９…オーミック電極 ３０…ゲート電極 ３１…第１メタル層 ３７、３８…メタル配線 ４１…ボンディングワイヤ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 3/60
Claims (5)
- 【請求項１】同一層上に形成された高周波信号線路と高
周波グラウンド、接地電極が分割されたトランジスタ、
及び前記トランジスタの接地電極に接続するキャパシタ
と抵抗を備える半導体装置において、前記高周波グラウ
ンドの直流電位は前記接地電極の直流電位と同等となる
ことを特徴とする半導体装置。 - 【請求項２】同一層上に形成された高周波信号線路と高
周波グラウンド、接地電極が分割されたトランジスタ、
及び前記トランジスタの接地電極に接続するキャパシタ
と抵抗を備える半導体装置において、前記トランジスタ
に隣接する高周波グラウンドは前記接地電極に直接接続
していることを特徴とする半導体装置。 - 【請求項３】前記高周波信号線路と前記高周波グラウン
ドの上層または下層に形成されたブリッジであって、前
記高周波信号線路を挟む複数の前記高周波グラウンドを
接続するブリッジをさらに備えることを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項４】前記高周波信号線路と前記高周波グラウン
ドの上層または下層に直流電位がグラウンド電位となる
前記キャパシタの電極層を備えることを特徴とする請求
項１または請求項２に記載の半導体装置。 - 【請求項５】前記トランジスタはＴ型トランジスタであ
り、前記高周波信号線路と前記高周波グラウンドはコプ
レーナ線路を構成し、前記接地電極はソース電位である
ことを特徴とする請求項１または請求項２に記載の半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06637898A JP3455413B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06637898A JP3455413B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11265983A true JPH11265983A (ja) | 1999-09-28 |
| JP3455413B2 JP3455413B2 (ja) | 2003-10-14 |
Family
ID=13314118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06637898A Expired - Fee Related JP3455413B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3455413B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003257988A (ja) * | 2002-03-05 | 2003-09-12 | Sharp Corp | トランジスタ回路および通信装置 |
| JP2008526106A (ja) * | 2004-12-23 | 2008-07-17 | フリースケール セミコンダクター インコーポレイテッド | 集積オンチップ無線周波数信号結合器を備えた無線周波数回路 |
| JP2010003859A (ja) * | 2008-06-20 | 2010-01-07 | New Japan Radio Co Ltd | 集積回路 |
| JP2011171622A (ja) * | 2010-02-22 | 2011-09-01 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
| US8598699B2 (en) | 2009-09-21 | 2013-12-03 | Kabushiki Kaisha Toshiba | Semiconductor device having a ground metal layer through which at least one hole is formed, and a ground patch disposed in the at least one hole |
-
1998
- 1998-03-17 JP JP06637898A patent/JP3455413B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003257988A (ja) * | 2002-03-05 | 2003-09-12 | Sharp Corp | トランジスタ回路および通信装置 |
| JP2008526106A (ja) * | 2004-12-23 | 2008-07-17 | フリースケール セミコンダクター インコーポレイテッド | 集積オンチップ無線周波数信号結合器を備えた無線周波数回路 |
| JP2010003859A (ja) * | 2008-06-20 | 2010-01-07 | New Japan Radio Co Ltd | 集積回路 |
| US8598699B2 (en) | 2009-09-21 | 2013-12-03 | Kabushiki Kaisha Toshiba | Semiconductor device having a ground metal layer through which at least one hole is formed, and a ground patch disposed in the at least one hole |
| JP2011171622A (ja) * | 2010-02-22 | 2011-09-01 | Oki Electric Industry Co Ltd | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3455413B2 (ja) | 2003-10-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6472738B2 (en) | Compound semiconductor device | |
| JPH0897375A (ja) | マイクロ波集積回路装置及びその製造方法 | |
| TWI517350B (zh) | 用於無線應用之高功率半導體裝置及用以形成高功率半導體裝置之方法 | |
| US6081006A (en) | Reduced size field effect transistor | |
| EP0015709B1 (en) | Constructional arrangement for semiconductor devices | |
| JP4130323B2 (ja) | 高周波フィルタ及び高周波集積回路 | |
| US6313512B1 (en) | Low source inductance compact FET topology for power amplifiers | |
| JPH08172161A (ja) | インダクタ素子とその製法およびそれを用いたモノリシックマイクロ波集積回路素子 | |
| US6768400B2 (en) | Microstrip line having a linear conductor layer with wider and narrower portions | |
| JP3455413B2 (ja) | 半導体装置 | |
| US6249013B1 (en) | Microwave-millimeter wave circuit device and method for manufacturing the same | |
| JP3517130B2 (ja) | 伝送線路、その電気的特性の調整方法、およびマイクロ波モノリシックｉｃ | |
| JP3004882B2 (ja) | スパイラルインダクタ、マイクロ波増幅回路およびマイクロ波増幅装置 | |
| JP3290360B2 (ja) | マイクロ波集積回路 | |
| JP3255287B2 (ja) | 半導体集積回路 | |
| JPH05335487A (ja) | 伝送回路素子 | |
| JP2000101067A (ja) | 半導体装置および集積回路装置 | |
| JP3631428B2 (ja) | フリップチップ実装構造を持つ半導体装置 | |
| US4786881A (en) | Amplifier with integrated feedback network | |
| JP3493152B2 (ja) | 半導体装置 | |
| JPH1154699A (ja) | 高周波集積回路装置 | |
| JP2001345606A (ja) | Ｍｍｉｃ増幅器 | |
| JPS6056306B2 (ja) | マイクロ波ｉｃ装置とその製造方法 | |
| JP2000031274A (ja) | 半導体装置 | |
| JP3414601B2 (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080725 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090725 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100725 Year of fee payment: 7 |
|
| LAPS | Cancellation because of no payment of annual fees |