JP3414601B2 - 半導体装置 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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Description
【０００１】
【発明の属する技術分野】本発明は半導体素子の構造に
係わり、特にＭＭＩＣ等のマイクロ波帯・ミリ波帯アナ
ログ回路用半導体装置の構造に関する。
係わり、特にＭＭＩＣ等のマイクロ波帯・ミリ波帯アナ
ログ回路用半導体装置の構造に関する。
【０００２】
【従来の技術】近年の情報通信分野における急速な需要
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波・ミリ波帯を使用するシステムの実用化が急
ピッチで進められている。高周波帯無線通信器のＲＦ部
は一般的に発振器、シンセサイザ、変調器、電力増幅
器、低雑音増幅器、復調器、アンテナで構成されてい
る。この内、無線部に近い低雑音増幅器、電力増幅器、
アンテナ等は複雑なシステムの場合であっても通常アナ
ログ回路が適用されている。高周波帯無線通信器には、
電気特性が優れていること、小形であることが望まれ
る。
の伸びにより、通信回線数を増やすことが急務となって
きている。このため、従来あまり使用されていなかった
マイクロ波・ミリ波帯を使用するシステムの実用化が急
ピッチで進められている。高周波帯無線通信器のＲＦ部
は一般的に発振器、シンセサイザ、変調器、電力増幅
器、低雑音増幅器、復調器、アンテナで構成されてい
る。この内、無線部に近い低雑音増幅器、電力増幅器、
アンテナ等は複雑なシステムの場合であっても通常アナ
ログ回路が適用されている。高周波帯無線通信器には、
電気特性が優れていること、小形であることが望まれ
る。
【０００３】低雑音増幅器、電力増幅器等の高周波アナ
ログ回路を設計する際には、通常、能動素子の入力ポー
トおよび出力ポートの先に整合回路とバイアス回路を設
ける。バイアス回路は能動素子にバイアスを供給する役
割を、整合回路は能動素子の入出力インピーダンスを高
周波で一般に用いられる５０Ω系に整合させる役割をそ
れぞれ果たしている。これら整合回路及びバイアス回路
は、半導体チップまたは半導体チップが実装される基板
に形成可能である。高周波回路部の小形化を考える場合
においては可能な限り必要な回路を一つの半導体チップ
内に形成した、いわゆるＭＭＩＣ（モノリシック・マイ
クロ波ＩＣ）の構造が有効である。
ログ回路を設計する際には、通常、能動素子の入力ポー
トおよび出力ポートの先に整合回路とバイアス回路を設
ける。バイアス回路は能動素子にバイアスを供給する役
割を、整合回路は能動素子の入出力インピーダンスを高
周波で一般に用いられる５０Ω系に整合させる役割をそ
れぞれ果たしている。これら整合回路及びバイアス回路
は、半導体チップまたは半導体チップが実装される基板
に形成可能である。高周波回路部の小形化を考える場合
においては可能な限り必要な回路を一つの半導体チップ
内に形成した、いわゆるＭＭＩＣ（モノリシック・マイ
クロ波ＩＣ）の構造が有効である。
【０００４】ところで、能動素子の周りのバイアス回路
および整合回路により構成される受動回路のトポロジー
は、能動素子が持つ入出力反射係数により制約を受ける
外、小形化を望む場合には受動素子の数が少ないことが
望まれる。以上の条件を満たす受動回路部のトポロジー
を考えると、図１５に示すような等価回路になる。図１
５において符号１１はＨＥＭＴ（高電子移動度トランジ
スタ）等の能動素子で、１２はインダクタ、１３はキャ
パシタ、１４はスタブである。図１５に示すように能動
素子１１の入出力ポートに近接してＲＦ信号線とグラウ
ンドとを結ぶいわゆるシャント方向にインダクタンス成
分を持つ構成のとき、最も高周波特性が優れ、かつ小形
化できる可能性が高く好ましい。
および整合回路により構成される受動回路のトポロジー
は、能動素子が持つ入出力反射係数により制約を受ける
外、小形化を望む場合には受動素子の数が少ないことが
望まれる。以上の条件を満たす受動回路部のトポロジー
を考えると、図１５に示すような等価回路になる。図１
５において符号１１はＨＥＭＴ（高電子移動度トランジ
スタ）等の能動素子で、１２はインダクタ、１３はキャ
パシタ、１４はスタブである。図１５に示すように能動
素子１１の入出力ポートに近接してＲＦ信号線とグラウ
ンドとを結ぶいわゆるシャント方向にインダクタンス成
分を持つ構成のとき、最も高周波特性が優れ、かつ小形
化できる可能性が高く好ましい。
【０００５】しかしながら、図１５に示される回路を基
にレイアウトを書くと図１６のようになる。実際のレイ
アウトにおいては能動素子の入出力ポートとこれに近接
して置かれるべきシャント方向のインダクタンス１２成
分との間のＲＦ信号伝達方向に一定のラインが必要とな
る。このため従来技術においてはこの不要な一定のライ
ンが浮遊インダクタンスとなり回路トポロジーを変化さ
せ回路全体の電気特性（高周波特性）を劣化させる原因
となっていた。すなわち能動素子１１の有するオーミッ
ク電極Ｄ又は引き出し電極Ｇと、ＲＦ信号線とバイアス
回路の結合点（結合ポイント）Ｐ1 ，Ｐ2 との間が不要
なインダクタンスを形成するラインとなっていた。
にレイアウトを書くと図１６のようになる。実際のレイ
アウトにおいては能動素子の入出力ポートとこれに近接
して置かれるべきシャント方向のインダクタンス１２成
分との間のＲＦ信号伝達方向に一定のラインが必要とな
る。このため従来技術においてはこの不要な一定のライ
ンが浮遊インダクタンスとなり回路トポロジーを変化さ
せ回路全体の電気特性（高周波特性）を劣化させる原因
となっていた。すなわち能動素子１１の有するオーミッ
ク電極Ｄ又は引き出し電極Ｇと、ＲＦ信号線とバイアス
回路の結合点（結合ポイント）Ｐ1 ，Ｐ2 との間が不要
なインダクタンスを形成するラインとなっていた。
【０００６】そこで、この不要なＲＦ信号伝達方向のラ
インを無くすため図１７または図１８のようなレイアウ
トが用いられることもある。しかしながら、これらのレ
イアウトでも、Ｇ，Ｄ内に位置する能動素子動作領域端
を入出力ポートと考えると、入出力ポートとシャント方
向のインダクタンス成分との間に一定の距離が残存し、
不要なラインを完全に除去できないため、回路全体とし
ての高周波特性を劣化させることになる。
インを無くすため図１７または図１８のようなレイアウ
トが用いられることもある。しかしながら、これらのレ
イアウトでも、Ｇ，Ｄ内に位置する能動素子動作領域端
を入出力ポートと考えると、入出力ポートとシャント方
向のインダクタンス成分との間に一定の距離が残存し、
不要なラインを完全に除去できないため、回路全体とし
ての高周波特性を劣化させることになる。
【０００７】
【発明が解決しようとする課題】高周波アナログ回路を
設計する際、能動素子の本来有する（イントリンシック
な）利得等の能力を最大限に発揮させ、かつ、小形に実
現するには、回路トポロジーを、能動素子の入出力ポー
トに近接してシャント方向にインダクタンス成分を置く
形状にすることが望まれる。しかしながら、この回路ト
ポロジーをＭＭＩＣのレイアウトで実現しようとする
と、実際には能動素子の動作領域端の入出力ポートとシ
ャント方向のインダクタンス成分との間に不要な距離が
発生することになり、この不要な距離の有する浮遊イン
ダクタンス成分により、回路全体としての高周波特性が
劣化してしまう問題があった。
設計する際、能動素子の本来有する（イントリンシック
な）利得等の能力を最大限に発揮させ、かつ、小形に実
現するには、回路トポロジーを、能動素子の入出力ポー
トに近接してシャント方向にインダクタンス成分を置く
形状にすることが望まれる。しかしながら、この回路ト
ポロジーをＭＭＩＣのレイアウトで実現しようとする
と、実際には能動素子の動作領域端の入出力ポートとシ
ャント方向のインダクタンス成分との間に不要な距離が
発生することになり、この不要な距離の有する浮遊イン
ダクタンス成分により、回路全体としての高周波特性が
劣化してしまう問題があった。
【０００８】本発明は上記事情を考慮してなされたもの
で、その目的とするところは、能動素子のイントリンシ
ックな能力を最大限に発揮させることができ、高周波特
性に優れ、かつ、小形に実現させる半導体装置を提供す
ることにある。
で、その目的とするところは、能動素子のイントリンシ
ックな能力を最大限に発揮させることができ、高周波特
性に優れ、かつ、小形に実現させる半導体装置を提供す
ることにある。
【０００９】より具体的には、本発明はＭＭＩＣ等の半
導体装置を構成する能動素子のオーミック電極やゲート
引き出し電極等の入出力ポート近傍に発生する不要な距
離を削減し、又はゼロとし、この不要な距離に起因した
浮遊インダクタンスを最小限にし、半導体装置の高周波
特性を改善することを目的とする。
導体装置を構成する能動素子のオーミック電極やゲート
引き出し電極等の入出力ポート近傍に発生する不要な距
離を削減し、又はゼロとし、この不要な距離に起因した
浮遊インダクタンスを最小限にし、半導体装置の高周波
特性を改善することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、この発明による半導体装置は、同一半導体基板上に
少なくとも一つの能動素子と、少なくとも一つの受動素
子を集積化したＭＭＩＣや光通信用ＩＣ等の半導体集積
回路であって、この能動素子の周辺の不用なライン、特
に浮遊インダクタンスを低減していることを特徴とす
る。
め、この発明による半導体装置は、同一半導体基板上に
少なくとも一つの能動素子と、少なくとも一つの受動素
子を集積化したＭＭＩＣや光通信用ＩＣ等の半導体集積
回路であって、この能動素子の周辺の不用なライン、特
に浮遊インダクタンスを低減していることを特徴とす
る。
【００１１】より具体的にはＨＥＭＴ，ＨＢＴ，マイク
ロ波ＳＩＴ等の能動素子の制御電極に直結された引き出
し電極および、この能動素子の主電極（ソース・ドレイ
ン電極又はエミッタ・コレクタ電極）となるオーミック
電極の少なくとも一方の上部に第１のメタル層と第２の
メタル層との結合ポイントが位置し、第１のメタル層と
第２のメタル層とは結合ポイント以外では酸化膜や樹脂
層等の層間絶縁膜で電気的に絶縁されていることを特徴
とする。
ロ波ＳＩＴ等の能動素子の制御電極に直結された引き出
し電極および、この能動素子の主電極（ソース・ドレイ
ン電極又はエミッタ・コレクタ電極）となるオーミック
電極の少なくとも一方の上部に第１のメタル層と第２の
メタル層との結合ポイントが位置し、第１のメタル層と
第２のメタル層とは結合ポイント以外では酸化膜や樹脂
層等の層間絶縁膜で電気的に絶縁されていることを特徴
とする。
【００１２】ここで「少なくとも一方の上部」とは引き
出し電極の上部のみ、オーミック電極の上部のみ、ある
いは引き出し電極およびオーミック電極の双方の上部の
いずれでもよいという意である。また引き出し電極とは
図１に例示するような能動素子の動作領域９中に形成さ
れ、制御電極に直結した厚さ５０〜４００ｎｍの比較的
薄い金属膜，金属シリサイド膜，多結晶半導体膜等の高
導電性の膜を意味する。またオーミック電極とは能動素
子の主電極領域に金属学的に直接接した厚さ５０〜４０
０ｎｍの比較的薄い金属膜を意味する。低いオーミック
接触抵抗を得るためには、オーミック電極は一定の金属
材料に限定される。たとえばＧａＡｓ系の能動素子では
ＡｕＧｅ／Ｎｉ／Ａｕ，ＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕ，
Ｔｉ／ＷＳｉ2 ／Ａｕ，Ｐｄ／Ｇｅ等が代表的であり、
金属の仕事関数等を考慮して選定されるものである。一
方、第１のメタル層および第２のメタル層は１〜１０μ
ｍ程度の比較的厚い金属膜であり、オーミック電極のよ
うに仕事関数等による制限はなく、比較的広範囲に材料
を選定できるものである。すなわち第１および第２のメ
タル層はパターニングが容易で、低い電気抵抗を有する
金属であればよい。図１では符号５が第１のメタル層、
符号８が第２のメタル層に対応する。
出し電極の上部のみ、オーミック電極の上部のみ、ある
いは引き出し電極およびオーミック電極の双方の上部の
いずれでもよいという意である。また引き出し電極とは
図１に例示するような能動素子の動作領域９中に形成さ
れ、制御電極に直結した厚さ５０〜４００ｎｍの比較的
薄い金属膜，金属シリサイド膜，多結晶半導体膜等の高
導電性の膜を意味する。またオーミック電極とは能動素
子の主電極領域に金属学的に直接接した厚さ５０〜４０
０ｎｍの比較的薄い金属膜を意味する。低いオーミック
接触抵抗を得るためには、オーミック電極は一定の金属
材料に限定される。たとえばＧａＡｓ系の能動素子では
ＡｕＧｅ／Ｎｉ／Ａｕ，ＡｕＧｅ／Ｎｉ／Ｔｉ／Ａｕ，
Ｔｉ／ＷＳｉ2 ／Ａｕ，Ｐｄ／Ｇｅ等が代表的であり、
金属の仕事関数等を考慮して選定されるものである。一
方、第１のメタル層および第２のメタル層は１〜１０μ
ｍ程度の比較的厚い金属膜であり、オーミック電極のよ
うに仕事関数等による制限はなく、比較的広範囲に材料
を選定できるものである。すなわち第１および第２のメ
タル層はパターニングが容易で、低い電気抵抗を有する
金属であればよい。図１では符号５が第１のメタル層、
符号８が第２のメタル層に対応する。
【００１３】上記のように能動素子の動作領域内に、第
１および第２のメタル層の結合ポイントを設けることに
より、能動素子とこの結合ポイントとの距離をゼロとす
ることができる。このことは能動素子と結合ポイントと
の間の浮遊インダクタンスがゼロということであり、ミ
リ波帯ＭＭＩＣ等の高周波特性を劣化させる浮遊インピ
ーダンス（寄生インピーダンス）が低減できたことにな
る。したがって能動素子が本来有する電流駆動能力、高
周波利得等のイントリンシックな特性を発揮し、出力す
ることが可能となる。
１および第２のメタル層の結合ポイントを設けることに
より、能動素子とこの結合ポイントとの距離をゼロとす
ることができる。このことは能動素子と結合ポイントと
の間の浮遊インダクタンスがゼロということであり、ミ
リ波帯ＭＭＩＣ等の高周波特性を劣化させる浮遊インピ
ーダンス（寄生インピーダンス）が低減できたことにな
る。したがって能動素子が本来有する電流駆動能力、高
周波利得等のイントリンシックな特性を発揮し、出力す
ることが可能となる。
【００１４】具体的には、第１のメタル層と第２のメタ
ル層とをヴィアホールで結合し、オーミック電極または
引き出し電極上に第１のメタル層、ヴィアホール、第２
のメタル層が存在する構造を持つようにすることが好ま
しい。
ル層とをヴィアホールで結合し、オーミック電極または
引き出し電極上に第１のメタル層、ヴィアホール、第２
のメタル層が存在する構造を持つようにすることが好ま
しい。
【００１５】さらに第１のメタル層を整合回路用配線
に、第２のメタル層をバイアス回路用配線に使用したＭ
ＭＩＣ等のアナログ向け回路構成、あるいは、第１のメ
タル層をバイアス回路用に、第２のメタル層を整合回路
用にしたアナログ向け回路構成とすることが好ましい。
に、第２のメタル層をバイアス回路用配線に使用したＭ
ＭＩＣ等のアナログ向け回路構成、あるいは、第１のメ
タル層をバイアス回路用に、第２のメタル層を整合回路
用にしたアナログ向け回路構成とすることが好ましい。
【００１６】本発明は浮遊インダクタンスの効果が顕著
となるマイクロ波帯以上の周波数帯、特にミリ波帯以上
の超高周波で有効である。
となるマイクロ波帯以上の周波数帯、特にミリ波帯以上
の超高周波で有効である。
【００１７】なお、結合ポイントとなるヴィアホールの
位置は完全に能動素子の動作領域中に内包されている必
要はなく、図７に示すように、ヴィアホール７の位置
が、その一部において動作領域９中に入っていてもよ
い。図７の構造はゲート・ドレイン間容量ＣGDを低減さ
せる場合等には有効である。
位置は完全に能動素子の動作領域中に内包されている必
要はなく、図７に示すように、ヴィアホール７の位置
が、その一部において動作領域９中に入っていてもよ
い。図７の構造はゲート・ドレイン間容量ＣGDを低減さ
せる場合等には有効である。
【００１８】以上述べたように、本発明によればＭＭＩ
Ｃ等の高周波アナログ回路において、能動素子の本来有
する固有の能力を最大限に発揮させ、かつ、小形な半導
体集積回路を実現できる。加えて、第１のメタル層およ
び第２のメタル層を厚く形成し、良好な熱伝導体とする
ことができるので放熱が良くなる。
Ｃ等の高周波アナログ回路において、能動素子の本来有
する固有の能力を最大限に発揮させ、かつ、小形な半導
体集積回路を実現できる。加えて、第１のメタル層およ
び第２のメタル層を厚く形成し、良好な熱伝導体とする
ことができるので放熱が良くなる。
【００１９】また本発明によれば、第１のメタル層、第
２のメタル層の使用目的等の選択の自由度が大きい。す
なわち、整合回路用に用いるかバイアス回路用に用いる
かを適宜選択できるため、パターン設計が容易であり、
より小形化されたＭＭＩＣが実現できる。
２のメタル層の使用目的等の選択の自由度が大きい。す
なわち、整合回路用に用いるかバイアス回路用に用いる
かを適宜選択できるため、パターン設計が容易であり、
より小形化されたＭＭＩＣが実現できる。
【００２０】
【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。
施の形態を説明する。
【００２１】（第１の実施の形態）図１に本発明の第１
の実施の形態に係る、ＨＥＭＴを能動素子として用い
た、ＭＭＩＣの能動素子近傍の構造を示す。すなわち、
図１（ｂ）はＭＭＩＣの一部の上面透視図、図１（ａ）
は図１（ｂ）のＡ−Ａ方向の断面図である。本発明の第
１の実施の形態に係るＭＭＩＣは図１（ａ）に示すよう
に半絶縁性砒化ガリウム（ＧａＡｓ）等の半絶縁性半導
体基板１の上部に能動素子であるＨＥＭＴの動作領域９
を形成している。図１（ｂ）に示すようにソース・オー
ミック電極２Ｓとドレイン・オーミック電極２Ｄの間に
ゲート電極４が配置されている。ゲート電極３には平面
パターンがＴ型形状をなすようにゲート引き出し電極４
が接続されている。動作領域９内のソース・オーミック
電極２Ｓ、ドレイン・オーミック電極２Ｄとゲート引き
出し電極３上に第１のメタル層５が形成されている。ド
レイン・オーミックの電極とゲート引き出し電極３の上
部の第１のメタル層５の上には、ヴィアホール７、第２
のメタル層８が設けられている。第１のメタル層５と第
２のメタル層８の間には、ポリイミド、ＢＣＢ（ｂｉｓ
ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｍｏｎｏｍｅｒ
ｓ）、アモルファスフッ素樹脂等の樹脂層からなる層間
絶縁膜６が形成されている。
の実施の形態に係る、ＨＥＭＴを能動素子として用い
た、ＭＭＩＣの能動素子近傍の構造を示す。すなわち、
図１（ｂ）はＭＭＩＣの一部の上面透視図、図１（ａ）
は図１（ｂ）のＡ−Ａ方向の断面図である。本発明の第
１の実施の形態に係るＭＭＩＣは図１（ａ）に示すよう
に半絶縁性砒化ガリウム（ＧａＡｓ）等の半絶縁性半導
体基板１の上部に能動素子であるＨＥＭＴの動作領域９
を形成している。図１（ｂ）に示すようにソース・オー
ミック電極２Ｓとドレイン・オーミック電極２Ｄの間に
ゲート電極４が配置されている。ゲート電極３には平面
パターンがＴ型形状をなすようにゲート引き出し電極４
が接続されている。動作領域９内のソース・オーミック
電極２Ｓ、ドレイン・オーミック電極２Ｄとゲート引き
出し電極３上に第１のメタル層５が形成されている。ド
レイン・オーミックの電極とゲート引き出し電極３の上
部の第１のメタル層５の上には、ヴィアホール７、第２
のメタル層８が設けられている。第１のメタル層５と第
２のメタル層８の間には、ポリイミド、ＢＣＢ（ｂｉｓ
ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅｍｏｎｏｍｅｒ
ｓ）、アモルファスフッ素樹脂等の樹脂層からなる層間
絶縁膜６が形成されている。
【００２２】ソース・オーミック電極２Ｓ、ドレイン・
オーミック電極２Ｄは厚さ５０〜４００ｎｍのＡｕＧｅ
／Ｎｉ／Ａｕ等、ゲート引き出し電極４は厚さ５０〜４
００ｎｍのＴｉ／Ｐｔ／Ａｕ等の金属膜で形成されてい
る。第１のメタル層５および第２のメタル層は比較的厚
く０．５〜１０μｍの厚さでＴｉ，Ｎｉ，Ｍｏ，Ｗ，Ａ
ｌ、あるいはＡｕ膜、又はこれらの複合膜で形成されて
いる。
オーミック電極２Ｄは厚さ５０〜４００ｎｍのＡｕＧｅ
／Ｎｉ／Ａｕ等、ゲート引き出し電極４は厚さ５０〜４
００ｎｍのＴｉ／Ｐｔ／Ａｕ等の金属膜で形成されてい
る。第１のメタル層５および第２のメタル層は比較的厚
く０．５〜１０μｍの厚さでＴｉ，Ｎｉ，Ｍｏ，Ｗ，Ａ
ｌ、あるいはＡｕ膜、又はこれらの複合膜で形成されて
いる。
【００２３】図１に示すように本発明の第１の実施の形
態に係るＭＭＩＣは少なくともドレイン向けオーミック
電極２Ｄ、ゲート引き出し電極３と第１のメタル層５、
ヴィアホール７、第２のメタル層８が形成されており、
ドレイン向けオーミック電極２Ｄあるいはゲート引き出
し電極３上に第１のメタル層５、ヴィアホール７、第２
のメタル層８が設けられている。つまり、動作領域９上
に第１のメタル層５、ヴィアホール７、第２のメタル層
８が設けられている。このため、不要なラインの発生お
よびこれに伴う浮遊インダクタンスの発生を回避又は最
小限にでき、しかも小形で放熱の良い半導体素子を実現
できる。
態に係るＭＭＩＣは少なくともドレイン向けオーミック
電極２Ｄ、ゲート引き出し電極３と第１のメタル層５、
ヴィアホール７、第２のメタル層８が形成されており、
ドレイン向けオーミック電極２Ｄあるいはゲート引き出
し電極３上に第１のメタル層５、ヴィアホール７、第２
のメタル層８が設けられている。つまり、動作領域９上
に第１のメタル層５、ヴィアホール７、第２のメタル層
８が設けられている。このため、不要なラインの発生お
よびこれに伴う浮遊インダクタンスの発生を回避又は最
小限にでき、しかも小形で放熱の良い半導体素子を実現
できる。
【００２４】さらに、ミリ波帯等の高周波アナログ回路
に適用する場合には、第１のメタル層５をＲＦ信号線の
整合回路用配線に、第２のメタル層８をバイアス回路用
配線に使用することが可能である。あるいは、第１のメ
タル層５をバイアス回路用配線に、第２のメタル層８を
整合回路（ＲＦ信号線）用配線に使用することが可能で
ある。つまり、高周波アナログ回路において、浮遊イン
ダクタンスの発生を抑制し能動素子の高周波特性を最大
限に発揮させることができ、回路全体の特性が向上する
と共にパターンレイアウト等の設計の自由度が増大す
る。
に適用する場合には、第１のメタル層５をＲＦ信号線の
整合回路用配線に、第２のメタル層８をバイアス回路用
配線に使用することが可能である。あるいは、第１のメ
タル層５をバイアス回路用配線に、第２のメタル層８を
整合回路（ＲＦ信号線）用配線に使用することが可能で
ある。つまり、高周波アナログ回路において、浮遊イン
ダクタンスの発生を抑制し能動素子の高周波特性を最大
限に発揮させることができ、回路全体の特性が向上する
と共にパターンレイアウト等の設計の自由度が増大す
る。
【００２５】又、第１および第２のメタル層５，８は
０．５〜１０μｍの厚さで形成できるので放熱体として
も機能し、高出力化も可能となる。
０．５〜１０μｍの厚さで形成できるので放熱体として
も機能し、高出力化も可能となる。
【００２６】図２および図３は本発明の第１の実施の形
態に係るＭＭＩＣの第１のメタル層５および第２のメタ
ル層８の平面パターンを具体的に示す平面図である。図
２は第１のメタル層５を整合回路（ＲＦ信号線）用配線
に、第２のメタル層８をバイアス回路用配線に使った場
合の、能動素子１１の周辺のパターンを示す。図２に示
すように整合回路５とバイアス回路８とを平面パターン
上に重ねてレイアウトすることにより、ＭＭＩＣの回路
を小型化できる。
態に係るＭＭＩＣの第１のメタル層５および第２のメタ
ル層８の平面パターンを具体的に示す平面図である。図
２は第１のメタル層５を整合回路（ＲＦ信号線）用配線
に、第２のメタル層８をバイアス回路用配線に使った場
合の、能動素子１１の周辺のパターンを示す。図２に示
すように整合回路５とバイアス回路８とを平面パターン
上に重ねてレイアウトすることにより、ＭＭＩＣの回路
を小型化できる。
【００２７】図３は図２と同様に第１のメタル層５を整
合回路用配線に、第２のメタル層８をバイアス回路用配
線に用いた場合の平面図であるが、整合回路５とバイア
ス回路８とを平面パターン上に離してレイアウトするこ
とにより、両者のアイソレーションを強化している。
合回路用配線に、第２のメタル層８をバイアス回路用配
線に用いた場合の平面図であるが、整合回路５とバイア
ス回路８とを平面パターン上に離してレイアウトするこ
とにより、両者のアイソレーションを強化している。
【００２８】図３に示す構造を基本としたミリ波帯用の
２段の低雑音増幅器（ＭＭＩＣ）の帯域幅は８ＧＨｚで
あった。この場合、同一のＨＥＭＴを用いた同様な従来
構造のＭＭＩＣでは帯域幅は最大でも１ＧＨｚ程度であ
る。第１の実施の形態によれば従来構造に比して帯域幅
が８倍となり、広帯域化が達成されたことがわかる。
２段の低雑音増幅器（ＭＭＩＣ）の帯域幅は８ＧＨｚで
あった。この場合、同一のＨＥＭＴを用いた同様な従来
構造のＭＭＩＣでは帯域幅は最大でも１ＧＨｚ程度であ
る。第１の実施の形態によれば従来構造に比して帯域幅
が８倍となり、広帯域化が達成されたことがわかる。
【００２９】次に、図４〜図６を参照して、本発明の第
１の実施の形態の半導体装置の製造方法を説明する。
１の実施の形態の半導体装置の製造方法を説明する。
【００３０】（ａ）まず図４（ａ）に示すように半絶縁
性ＧａＡｓ等の半導体基板２１の上にバッファ層２２、
チャネル層２３、スペーサ層２４、電子供給層２５、シ
ョットキーコンタクト層２６、オーミックコンタクト層
２７をＭＢＥ法、減圧ＭＯＣＶＤ法、ＣＢＥ法、ＡＬＥ
法、ＭＬＥ法等により順次成長していく。チャネル層２
３はアンドープ層であって、電子供給層２５から電子が
供給されて、ここに二次元電子ガスが形成されることに
なる。
性ＧａＡｓ等の半導体基板２１の上にバッファ層２２、
チャネル層２３、スペーサ層２４、電子供給層２５、シ
ョットキーコンタクト層２６、オーミックコンタクト層
２７をＭＢＥ法、減圧ＭＯＣＶＤ法、ＣＢＥ法、ＡＬＥ
法、ＭＬＥ法等により順次成長していく。チャネル層２
３はアンドープ層であって、電子供給層２５から電子が
供給されて、ここに二次元電子ガスが形成されることに
なる。
【００３１】（ｂ）この様に連続的な結晶成長を行った
基板の素子形成領域以外の部分をエッチングして素子分
離を行った後、図４（ｂ）に示すようにＳｉＯ2 膜２８
を堆積し、フォトリソグラフィー法およびＲＩＥを用い
てパターニングし、オーミックコンタクト層２７の露出
した部分（ソース・ドレイン領域）にＡｕＧｅ／Ｎｉ／
Ａｕ等の金属膜を真空蒸着（ＥＢ蒸着）法、又はスパッ
タリング法で形成しオーミック電極２１０，２１１を形
成する。オーミック電極の金属パターニングはＳｉＯ2
膜２８のエッチングに用いたフォトレジスト膜を残存さ
せてリフトオフ法を用いて行えばよい。あるいはリフト
オフ法を用いずＩ2 ／ＫＩ溶液等のエッチング液を用い
てエッチングしてもよい。
基板の素子形成領域以外の部分をエッチングして素子分
離を行った後、図４（ｂ）に示すようにＳｉＯ2 膜２８
を堆積し、フォトリソグラフィー法およびＲＩＥを用い
てパターニングし、オーミックコンタクト層２７の露出
した部分（ソース・ドレイン領域）にＡｕＧｅ／Ｎｉ／
Ａｕ等の金属膜を真空蒸着（ＥＢ蒸着）法、又はスパッ
タリング法で形成しオーミック電極２１０，２１１を形
成する。オーミック電極の金属パターニングはＳｉＯ2
膜２８のエッチングに用いたフォトレジスト膜を残存さ
せてリフトオフ法を用いて行えばよい。あるいはリフト
オフ法を用いずＩ2 ／ＫＩ溶液等のエッチング液を用い
てエッチングしてもよい。
【００３２】（ｃ）続いて、ゲート領域となる部分に開
口を持つフォトレジスト・パターンを形成し、このフォ
トレジスト・パターンを用いてゲート領域となる部分の
上部のオーミックコンタクト層２７をエッチングし、シ
ョットキーコンタクト層２６を露出させる。Ｔｉ／Ｐｔ
／Ａｕ等のゲート電極材料を蒸着し、リフトオフ法を用
いて図５（ｃ）に示すような断面形状がＴ型のゲート電
極２１５を形成する。
口を持つフォトレジスト・パターンを形成し、このフォ
トレジスト・パターンを用いてゲート領域となる部分の
上部のオーミックコンタクト層２７をエッチングし、シ
ョットキーコンタクト層２６を露出させる。Ｔｉ／Ｐｔ
／Ａｕ等のゲート電極材料を蒸着し、リフトオフ法を用
いて図５（ｃ）に示すような断面形状がＴ型のゲート電
極２１５を形成する。
【００３３】（ｄ）つぎに、フォトレジスト膜をコーテ
ィングし、リフトオフ等を用いて伝送線路や各端子の引
き出し配線領域を形成するためにフォトレジストのパタ
ーンを形成する。そしてＴｉ，Ｎｉ，Ｗ，Ｍｏ等のメタ
ル材料を蒸着し、フォトレジスト膜を除去し、第１のメ
タル層２１６のパターンを形成する。このあと、ＣＶＤ
法により、図５（ｄ）に示すように全面にパッシベーシ
ョン膜となるＳｉＮ膜２１７を堆積させる。
ィングし、リフトオフ等を用いて伝送線路や各端子の引
き出し配線領域を形成するためにフォトレジストのパタ
ーンを形成する。そしてＴｉ，Ｎｉ，Ｗ，Ｍｏ等のメタ
ル材料を蒸着し、フォトレジスト膜を除去し、第１のメ
タル層２１６のパターンを形成する。このあと、ＣＶＤ
法により、図５（ｄ）に示すように全面にパッシベーシ
ョン膜となるＳｉＮ膜２１７を堆積させる。
【００３４】（ｅ）さらに、オーミック電極２１０，２
１１上およびゲート引き出し電極上をはじめとする第１
のメタル層２１６と第２のメタル層とを接続するヴィア
ホールとなる領域のＳｉＮ膜２１７にコンタクトホール
２１８を開け、ＢＣＢ等の樹脂２１９をコーティング
し、さらに硬化させる。
１１上およびゲート引き出し電極上をはじめとする第１
のメタル層２１６と第２のメタル層とを接続するヴィア
ホールとなる領域のＳｉＮ膜２１７にコンタクトホール
２１８を開け、ＢＣＢ等の樹脂２１９をコーティング
し、さらに硬化させる。
【００３５】つぎにフォトレジスト２２０をコーティン
グし、オーミック電極上およびゲート引き出し電極上を
はじめとする第１のメタル層２１６と第２のメタル層と
を接続するヴィアホールとなる領域を図６（ｅ）に示す
ようにパターニングする。
グし、オーミック電極上およびゲート引き出し電極上を
はじめとする第１のメタル層２１６と第２のメタル層と
を接続するヴィアホールとなる領域を図６（ｅ）に示す
ようにパターニングする。
【００３６】（ｆ）次にＣＦ4 とＯ2 との混合ガスを用
いたＲＩＥにより樹脂２１９をエッチングしヴィアホー
ル２２７を開孔する。ヴィアホール開孔に用いたフォト
レジスト２２０を剥離し、リフトオフ工程用に、新たな
フォトレジストをコーティングしなおし、第２のメタル
層となる領域を開口したフォトレジストパターンを形成
する。そしてＡｌ等のメタル材料を蒸着し、リフトオフ
工程により、図６（ｆ）に示すように第２のメタル層２
２１を形成する。第２のメタル層としてＡｌを用いる場
合はフォトレジストをマスクとしたＲＩＥ法によってパ
ターニングしてもよい。ヴィアホール２２７中にいわゆ
る「プラグ」と称せられるＷ，Ｍｏ等の金属を埋め込ん
でから第２のメタル層を形成してもよく、ヴィアホール
中と第２のメタル層の金属は同一金属を用い、同時に形
成してもよい。
いたＲＩＥにより樹脂２１９をエッチングしヴィアホー
ル２２７を開孔する。ヴィアホール開孔に用いたフォト
レジスト２２０を剥離し、リフトオフ工程用に、新たな
フォトレジストをコーティングしなおし、第２のメタル
層となる領域を開口したフォトレジストパターンを形成
する。そしてＡｌ等のメタル材料を蒸着し、リフトオフ
工程により、図６（ｆ）に示すように第２のメタル層２
２１を形成する。第２のメタル層としてＡｌを用いる場
合はフォトレジストをマスクとしたＲＩＥ法によってパ
ターニングしてもよい。ヴィアホール２２７中にいわゆ
る「プラグ」と称せられるＷ，Ｍｏ等の金属を埋め込ん
でから第２のメタル層を形成してもよく、ヴィアホール
中と第２のメタル層の金属は同一金属を用い、同時に形
成してもよい。
【００３７】以上で製造工程は終了する。
【００３８】本実施の形態では、ドレイン向けオーミッ
ク電極上あるいはゲート引き出し電極上に第１のメタル
層、ヴィアホール、第２のメタル層が設けられた場合に
ついて説明したが、さらに高周波で動作させるためゲー
ト接地とし、ソース向けオーミック電極上に第１のメタ
ル層、ヴィアホール、第２のメタル層を設けるようにし
てもよいことはもちろんである。
ク電極上あるいはゲート引き出し電極上に第１のメタル
層、ヴィアホール、第２のメタル層が設けられた場合に
ついて説明したが、さらに高周波で動作させるためゲー
ト接地とし、ソース向けオーミック電極上に第１のメタ
ル層、ヴィアホール、第２のメタル層を設けるようにし
てもよいことはもちろんである。
【００３９】（第２の実施の形態）図７は本発明の第２
の実施の形態に係わるＭＭＩＣの一部の断面図である。
の実施の形態に係わるＭＭＩＣの一部の断面図である。
【００４０】本発明の第２の実施の形態が第１の実施の
形態と異なる点は、ドレイン向けオーミック電極２Ｄあ
るいはゲート引き出し電極３上に形成される第１のメタ
ル層５と第２のメタル層８を接続するヴィアホール７の
位置が平面パターン上で、完全に内包されず部分的に重
なっている構造を持つことである。第２の実施の形態
は、第１の実施の形態に比べ能動素子の動作領域９から
シャント方向のインダクタンス成分との間の距離がやや
長くなるものの、能動素子のゲート・ドレイン間容量Ｃ
GD等の各電極間の容量を低減することができるため、一
定の場合には、ＭＭＩＣの回路全体として見た場合の帯
域や遮断周波数等の高周波特性を向上させることを可能
にする。
形態と異なる点は、ドレイン向けオーミック電極２Ｄあ
るいはゲート引き出し電極３上に形成される第１のメタ
ル層５と第２のメタル層８を接続するヴィアホール７の
位置が平面パターン上で、完全に内包されず部分的に重
なっている構造を持つことである。第２の実施の形態
は、第１の実施の形態に比べ能動素子の動作領域９から
シャント方向のインダクタンス成分との間の距離がやや
長くなるものの、能動素子のゲート・ドレイン間容量Ｃ
GD等の各電極間の容量を低減することができるため、一
定の場合には、ＭＭＩＣの回路全体として見た場合の帯
域や遮断周波数等の高周波特性を向上させることを可能
にする。
【００４１】（第３の実施の形態）図８は本発明の第３
の実施の形態に係わる半導体装置（ＭＭＩＣ）の部分断
面図である。
の実施の形態に係わる半導体装置（ＭＭＩＣ）の部分断
面図である。
【００４２】第３の実施の形態が第１および第２の実施
の形態と異なる点は、能動素子の動作領域９上に樹脂６
がないことである。図８に示す様に、動作領域９上の樹
脂６を取り除くことにより、ＭＭＩＣの能動素子として
のＨＥＭＴ等のトランジスタの各電極間の容量成分を低
減させ、より一層の高速動作が可能になる。
の形態と異なる点は、能動素子の動作領域９上に樹脂６
がないことである。図８に示す様に、動作領域９上の樹
脂６を取り除くことにより、ＭＭＩＣの能動素子として
のＨＥＭＴ等のトランジスタの各電極間の容量成分を低
減させ、より一層の高速動作が可能になる。
【００４３】本発明の第３の実施の形態の半導体装置の
製造方法は実質的に第１の実施の形態と同様である。す
なわち、第１の実施の形態で説明した製造方法の最後に
樹脂６を取り除く工程を付加すればよい。図４〜６およ
び図９を用いて説明する。第１の実施の形態で説明した
製造工程（図４〜図６）の後に続けて、図９に示すよう
に動作領域上を除く第２のメタル層のパターン２２１が
無い部分２３３を金テープ２２２で覆う。次に金テープ
２２２および第２のメタル層２２１をマスクとして酸素
プラズマによるエッチング法を用いて、酸素プラズマに
さらされた、動作領域上の樹脂のみを選択的にエッチン
グすれば、本発明の第３の実施の形態に係るＭＭＩＣが
完成する。
製造方法は実質的に第１の実施の形態と同様である。す
なわち、第１の実施の形態で説明した製造方法の最後に
樹脂６を取り除く工程を付加すればよい。図４〜６およ
び図９を用いて説明する。第１の実施の形態で説明した
製造工程（図４〜図６）の後に続けて、図９に示すよう
に動作領域上を除く第２のメタル層のパターン２２１が
無い部分２３３を金テープ２２２で覆う。次に金テープ
２２２および第２のメタル層２２１をマスクとして酸素
プラズマによるエッチング法を用いて、酸素プラズマに
さらされた、動作領域上の樹脂のみを選択的にエッチン
グすれば、本発明の第３の実施の形態に係るＭＭＩＣが
完成する。
【００４４】（第４の実施の形態）図１０は本発明の第
４の実施の形態に係る半導体装置（ＭＭＩＣ）の部分断
面図で、能動素子近傍の構造を示す。本発明の第４の実
施の形態においては第１のメタル層５と第２のメタル層
８との間に第３のメタル層１０が形成されている点が、
第１〜第３の実施の形態と異なる。第３のメタル層をシ
ールドプレートとして用いれば第１のメタル層５と第２
のメタル層８との間のアイソレーションが良くなる。し
たがって、バイアス回路と整合回路（ＲＦ信号線）とを
図３に示すように離してレイアウトせず、図２に示すよ
うに平面パターン上に重ねてレイアウトしても良好なア
イソレーションが得られ、ＭＭＩＣの高集積密度化が可
能となる。
４の実施の形態に係る半導体装置（ＭＭＩＣ）の部分断
面図で、能動素子近傍の構造を示す。本発明の第４の実
施の形態においては第１のメタル層５と第２のメタル層
８との間に第３のメタル層１０が形成されている点が、
第１〜第３の実施の形態と異なる。第３のメタル層をシ
ールドプレートとして用いれば第１のメタル層５と第２
のメタル層８との間のアイソレーションが良くなる。し
たがって、バイアス回路と整合回路（ＲＦ信号線）とを
図３に示すように離してレイアウトせず、図２に示すよ
うに平面パターン上に重ねてレイアウトしても良好なア
イソレーションが得られ、ＭＭＩＣの高集積密度化が可
能となる。
【００４５】第３のメタル層１０はシールドプレートと
して用いる他、他の電源配線、グランド配線として用い
ることも可能であり、ＭＭＩＣ設計の自由度が増大す
る。この点からもＭＭＩＣの高集積密度化が可能とな
る。
して用いる他、他の電源配線、グランド配線として用い
ることも可能であり、ＭＭＩＣ設計の自由度が増大す
る。この点からもＭＭＩＣの高集積密度化が可能とな
る。
【００４６】（第５の実施の形態）図１１〜図１３は本
発明の第５の実施の形態に係る半導体装置（ＭＭＩＣ）
の能動素子近傍の上面透視図である。本発明の第５の実
施の形態においてはドレイン向けオーミック電極２Ｄの
上部に形成するヴィアホール７の数を１つとしている。
ヴィアホール７の数を１つにし、能動素子のオーミック
電極から第２のメタル層８までの給電点（結合ポイン
ト）の位置を制御している。給電点の位置の制御が容易
となるため、第２のメタル層８のパターン設計の自由度
が増大し、設計が短時間で出来ることとなる。また、給
電点（結合ポイント）を１点としているため第２のメタ
ル層の回路設計が容易になる。
発明の第５の実施の形態に係る半導体装置（ＭＭＩＣ）
の能動素子近傍の上面透視図である。本発明の第５の実
施の形態においてはドレイン向けオーミック電極２Ｄの
上部に形成するヴィアホール７の数を１つとしている。
ヴィアホール７の数を１つにし、能動素子のオーミック
電極から第２のメタル層８までの給電点（結合ポイン
ト）の位置を制御している。給電点の位置の制御が容易
となるため、第２のメタル層８のパターン設計の自由度
が増大し、設計が短時間で出来ることとなる。また、給
電点（結合ポイント）を１点としているため第２のメタ
ル層の回路設計が容易になる。
【００４７】第１のメタル層５と第２のメタル層８との
間の接触抵抗を低くするためには、図１３に示すよう
に、ドレイン向けオーミック電極２Ｄの上部のヴィアホ
ール７の面積を大きくすることが好ましい。
間の接触抵抗を低くするためには、図１３に示すよう
に、ドレイン向けオーミック電極２Ｄの上部のヴィアホ
ール７の面積を大きくすることが好ましい。
【００４８】上記のように、本発明の第１〜第５の実施
の形態によって説明したがこの開示の一部をなす論述及
び図面はこの発明を限定するものであると理解すべきで
はない。図面等は多義的に解すべきでこの開示から当業
者には様々な代替実施の形態および運用技術が明らかと
なろう。たとえば、本発明の第１〜第５の実施の形態に
おいては能動素子（ＨＥＭＴ）のゲート電極４とゲート
引き出し電極３とが平面パターンとしてＴ型形状をなす
場合について説明したが、図１４に示すように能動素子
のゲート電極３，４の形状がπ型でもよいことはもちろ
んである。あるいは、くし型（インターディジタル）構
造の電極構造を有する能動素子にも適用できると解すべ
きである。さらに上記実施の形態ではＨＥＭＴを能動素
子として用いた半導体装置について述べてきたが、本発
明はこの他種々の能動素子に関しても適用でき、ＨＢＴ
等の縦形構造のバイポーラトランジスタ全般、バリステ
ィックトランジスタやＳＩＴ等のマイクロ波帯・ミリ波
帯トランジスタにも応用可能である。また、上述の実施
の形態では高周波アナログ回路であるＭＭＩＣについて
述べたがＭＭＩＣに限られるものではない。本発明は光
通信用ＩＣやディジタル回路等、他の種々の回路に対し
ても適用可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。したがって本発明
はここでは記載していない様々な実施の形態および実施
例を包含するということを理解すべきである。つまり、
本発明は上記の開示から妥当な、特許請求の範囲の発明
特定事項によってのみ限定されるものである。
の形態によって説明したがこの開示の一部をなす論述及
び図面はこの発明を限定するものであると理解すべきで
はない。図面等は多義的に解すべきでこの開示から当業
者には様々な代替実施の形態および運用技術が明らかと
なろう。たとえば、本発明の第１〜第５の実施の形態に
おいては能動素子（ＨＥＭＴ）のゲート電極４とゲート
引き出し電極３とが平面パターンとしてＴ型形状をなす
場合について説明したが、図１４に示すように能動素子
のゲート電極３，４の形状がπ型でもよいことはもちろ
んである。あるいは、くし型（インターディジタル）構
造の電極構造を有する能動素子にも適用できると解すべ
きである。さらに上記実施の形態ではＨＥＭＴを能動素
子として用いた半導体装置について述べてきたが、本発
明はこの他種々の能動素子に関しても適用でき、ＨＢＴ
等の縦形構造のバイポーラトランジスタ全般、バリステ
ィックトランジスタやＳＩＴ等のマイクロ波帯・ミリ波
帯トランジスタにも応用可能である。また、上述の実施
の形態では高周波アナログ回路であるＭＭＩＣについて
述べたがＭＭＩＣに限られるものではない。本発明は光
通信用ＩＣやディジタル回路等、他の種々の回路に対し
ても適用可能である。その他、本発明の要旨を逸脱しな
い範囲で、種々変形して実施できる。したがって本発明
はここでは記載していない様々な実施の形態および実施
例を包含するということを理解すべきである。つまり、
本発明は上記の開示から妥当な、特許請求の範囲の発明
特定事項によってのみ限定されるものである。
【００４９】
【発明の効果】以上詳述したように本発明によれば、Ｍ
ＭＩＣ等の半導体装置を構成する能動素子の浮遊インダ
クタンスを最小限にすることが可能となる。すなわち、
能動素子のオーミック電極、又は制御電極からの引き出
し電極からＲＦ信号線とバイアス回路との結合ポイント
との間の距離をゼロ又は無視できる程度にまで小さくす
ることが出来、不要なインダクタンスの発生が回避でき
る。このため、帯域幅や遮断周波数等の高周波特性が改
善され、能動素子が本来有するイントリンシックな能力
を最大限に発揮できる。
ＭＩＣ等の半導体装置を構成する能動素子の浮遊インダ
クタンスを最小限にすることが可能となる。すなわち、
能動素子のオーミック電極、又は制御電極からの引き出
し電極からＲＦ信号線とバイアス回路との結合ポイント
との間の距離をゼロ又は無視できる程度にまで小さくす
ることが出来、不要なインダクタンスの発生が回避でき
る。このため、帯域幅や遮断周波数等の高周波特性が改
善され、能動素子が本来有するイントリンシックな能力
を最大限に発揮できる。
【００５０】本発明の半導体装置は、能動素子のオーミ
ック電極または制御電極からの引き出し電極上に第１の
メタル層、ヴィアホール、第２のメタル層が形成されて
おり、ミリ波帯ＭＭＩＣ等の高周波アナログ回路に適用
する場合においては、第１のメタル層および第２のメタ
ル層を種々の目的に使うことが可能である。たとえば第
１のメタル層を整合回路用に、第２のメタル層をバイア
ス回路用に使用すること、あるいは、第１のメタル層を
バイアス回路用に、第２のメタル層を整合回路用に使用
することが可能となりパターン設計の自由度が大きい。
このため高周波アナログ回路において、能動素子の有す
るイントリンシックな能力を最大限に発揮させ、かつ、
小形な半導体装置を実現できる。加えて、放熱が良くな
る。
ック電極または制御電極からの引き出し電極上に第１の
メタル層、ヴィアホール、第２のメタル層が形成されて
おり、ミリ波帯ＭＭＩＣ等の高周波アナログ回路に適用
する場合においては、第１のメタル層および第２のメタ
ル層を種々の目的に使うことが可能である。たとえば第
１のメタル層を整合回路用に、第２のメタル層をバイア
ス回路用に使用すること、あるいは、第１のメタル層を
バイアス回路用に、第２のメタル層を整合回路用に使用
することが可能となりパターン設計の自由度が大きい。
このため高周波アナログ回路において、能動素子の有す
るイントリンシックな能力を最大限に発揮させ、かつ、
小形な半導体装置を実現できる。加えて、放熱が良くな
る。
【図１】図１（ｂ）は本発明の第１の実施の形態に係わ
る半導体装置（ＭＭＩＣ）の能動素子周りの上面透視図
（平面図）で、図１（ａ）はその断面図である。
る半導体装置（ＭＭＩＣ）の能動素子周りの上面透視図
（平面図）で、図１（ａ）はその断面図である。
【図２】本発明の第１の実施の形態に係る半導体装置の
整合回路とバイアス回路を示す平面図（その１）であ
る。
整合回路とバイアス回路を示す平面図（その１）であ
る。
【図３】本発明の第１の実施の形態に係る半導体装置の
整合回路とバイアス回路を示す平面図（その２）であ
る。
整合回路とバイアス回路を示す平面図（その２）であ
る。
【図４】本発明の第１の実施の形態に係る半導体装置の
製造工程を説明する工程断面図（その１）である。
製造工程を説明する工程断面図（その１）である。
【図５】本発明の第１の実施の形態に係る半導体装置の
製造工程を説明する工程断面図（その２）である。
製造工程を説明する工程断面図（その２）である。
【図６】本発明の第１の実施の形態に係る半導体装置の
製造工程を説明する工程断面図（その３）である。
製造工程を説明する工程断面図（その３）である。
【図７】本発明の第２の実施の形態に係わる半導体装置
の能動素子周りの断面図である。
の能動素子周りの断面図である。
【図８】本発明の第３の実施の形態に係わる半導体装置
の能動素子周りの断面図である。
の能動素子周りの断面図である。
【図９】本発明の第３の実施の形態の例に係る半導体装
置の製造工程を説明する工程断面図である。
置の製造工程を説明する工程断面図である。
【図１０】本発明の第４の実施の形態に係る半導体装置
の能動素子周りの断面図である。
の能動素子周りの断面図である。
【図１１】本発明の第５の実施の形態に係る半導体装置
の能動素子周りの平面図（その１）である。
の能動素子周りの平面図（その１）である。
【図１２】本発明の第５の実施の形態に係る半導体装置
の能動素子周りの平面図（その２）である。
の能動素子周りの平面図（その２）である。
【図１３】本発明の第５の実施の形態に係る半導体装置
の能動素子周りの平面図（その３）である。
の能動素子周りの平面図（その３）である。
【図１４】本発明の他の実施の形態に係る半導体装置の
能動素子周りの平面図である。
能動素子周りの平面図である。
【図１５】高周波アナログ回路の回路トポロジーの例で
ある。
ある。
【図１６】従来の半導体装置（ＭＭＩＣ）の能動素子周
りのレイアウトを示す平面図（その１）である。
りのレイアウトを示す平面図（その１）である。
【図１７】従来の半導体装置の能動素子周りのレイアウ
トを示す平面図（その２）である。
トを示す平面図（その２）である。
【図１８】従来の半導体装置の能動素子周りのレイアウ
トを示す平面図（その３）である。
トを示す平面図（その３）である。
１，２１ 半絶縁性半導体基板
２Ｄ ドレイン向けオーミック電極
２Ｓ ソース向けオーミック電極
３ ゲート引き出し電極
４，２１５ ゲート電極
５，２１６ 第１のメタル層
６ 樹脂層
７ ヴィアホール
８，２２１ 第２のメタル層
９ 能動素子（ＨＥＭＴ）の動作領域
１１ 能動素子（ＨＥＭＴ）
１２ 伝送線路
１３ キャパシタ
１４ スタブ
２２ バッファ層
２３ チャネル層
２４ スペーサ層
２５ 電子供給層
２６ ショットキーコンタクト層
２７ オーミックコンタクト層
２８ ＳｉＯ2
２１０ オーミック電極（ソース側）
２１１ オーミック電極（ドレイン側）
２１７ パッシベーション膜
２１８ コンタクトホール
２１９ 樹脂
２２０ フォトレジスト
２２２ 金テープ
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/095
H01L 21/822
H01L 27/04
H01L 21/338
H01L 29/778 - 29/812
Claims (4)
- 【請求項１】同一半導体基板上に少なくとも一つの能動
素子と、少なくとも一つの受動素子を集積化した集積回
路であって、 前記能動素子の制御電極に直結された引出し電極と、 前記能動素子の主電極領域となる前記半導体基板の一部
に金属学的に直接、その底部の全面が接したオーミック
電極と、 前記能動素子の動作領域の内部において、前記引出し電
極及び前記オーミック電極にそれぞれ接した第１のメタ
ル層と、前記能動素子の動作領域の内部の 前記オーミック電極の
上方において、前記第１のメタル層の上部に位置した結
合ポイントと、 前記結合ポイント以外の前記第１のメタル層の上部に配
置された層間絶縁膜と、前記結合ポイントとして前記層間絶縁膜中に形成された
ヴィアホールを用い、 前記結合ポイントにおいて、前記
第１のメタル層に接続されるように、前記層間絶縁膜の
上部に配置された第２のメタル層とを備えることを特徴
とする半導体装置。 - 【請求項２】前記第１のメタル層は整合回路用配線、前
記第２のメタル層はバイアス回路用配線であることを特
徴とする請求項１記載の半導体装置。 - 【請求項３】前記第１のメタル層はバイアス回路用配
線、前記第２のメタル層は整合回路用配線であることを
特徴とする請求項１記載の半導体装置。 - 【請求項４】前記第１のメタル層は、前記半導体基板の
表面に直接接していることを特徴とする請求項１乃至３
記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30326796A JP3414601B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30326796A JP3414601B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10144873A JPH10144873A (ja) | 1998-05-29 |
| JP3414601B2 true JP3414601B2 (ja) | 2003-06-09 |
Family
ID=17918909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30326796A Expired - Fee Related JP3414601B2 (ja) | 1996-11-14 | 1996-11-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3414601B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4852088B2 (ja) * | 2008-11-04 | 2012-01-11 | 株式会社東芝 | バイアス回路 |
-
1996
- 1996-11-14 JP JP30326796A patent/JP3414601B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10144873A (ja) | 1998-05-29 |
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