JP3290360B2 - マイクロ波集積回路 - Google Patents
マイクロ波集積回路Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Description
【０００１】
【発明の属する技術分野】本発明は、マイクロ波集積回
路に関する。
路に関する。
【０００２】
【従来の技術】近年、構内無線ＬＡＮ、ミリ波レーダー
などの開発が進められてきている。その際に最も重要な
ことは、マイクロ波回路をいかに簡単に安く作るかであ
る。コストを下げる最も有効な手段はチップ面積を小さ
くするとであり、そのためにモノリシックマイクロ波集
積回路（ＭＭＩＣ）という方式がとられている。これ
は、図１に示すような、ＧａＡｓ基板１上にＭＥＳＦＥ
ＴやＨＥＭＴ等の電子デバイスとマイクロストリップ線
路などの伝送線路とを集積化する方式（マイクロストリ
ップ線路構造）である。ＭＭＩＣはチップ面積を小さく
するが、製造工程が難しく、歩留まりを低下させてい
た。即ち、マイクロストリップ線路構造では、通常、Ｇ
ａＡｓ基板の表面側に信号線路５を、裏面側に接地導体
３を形成する。しかし、この工程が容易でない。まず、
基板の表裏両でマイクロストリップ線路を形成するため
に、６５０ミクロンの厚さのＧａＡｓ基板を５０ミクロ
ン程度まで薄くする必要があり、基板が強度的に弱くな
る。また、裏面の接地導体３へコンタクトをとるため
に、５０ミクロンのＧａＡｓ基板にビアホールを形成す
るが、この工程も容易ではない。
などの開発が進められてきている。その際に最も重要な
ことは、マイクロ波回路をいかに簡単に安く作るかであ
る。コストを下げる最も有効な手段はチップ面積を小さ
くするとであり、そのためにモノリシックマイクロ波集
積回路（ＭＭＩＣ）という方式がとられている。これ
は、図１に示すような、ＧａＡｓ基板１上にＭＥＳＦＥ
ＴやＨＥＭＴ等の電子デバイスとマイクロストリップ線
路などの伝送線路とを集積化する方式（マイクロストリ
ップ線路構造）である。ＭＭＩＣはチップ面積を小さく
するが、製造工程が難しく、歩留まりを低下させてい
た。即ち、マイクロストリップ線路構造では、通常、Ｇ
ａＡｓ基板の表面側に信号線路５を、裏面側に接地導体
３を形成する。しかし、この工程が容易でない。まず、
基板の表裏両でマイクロストリップ線路を形成するため
に、６５０ミクロンの厚さのＧａＡｓ基板を５０ミクロ
ン程度まで薄くする必要があり、基板が強度的に弱くな
る。また、裏面の接地導体３へコンタクトをとるため
に、５０ミクロンのＧａＡｓ基板にビアホールを形成す
るが、この工程も容易ではない。
【０００３】そこで、マイクロストリップ線路を容易に
形成する方法として、ＧａＡｓ基板上に薄膜マイクロス
トリップ線路を形成する方法が提案されている（逆マイ
クロストリップ線路、図２参照）。この方法は、ＧａＡ
ｓ基板１表面に樹脂からなる誘電体膜７を形成し、これ
を層間絶縁膜としてマイクロストリップ線路（接地導体
３）を形成するものである。このようにすれば、ＧａＡ
ｓ基板１を薄くする必要もなく、また、ＧａＡｓ基板に
ビアホールをつくる必要もなくなるため、製造工程が容
易になる。しかし、ＨＥＭＴやＭＥＳＦＥＴなどの電子
デバイス上に誘電体膜が形成されているため、マイクロ
ストリップ線路と電子デバイスとを接続するためには、
図２のように、層間の誘電体膜７にコンタクトホールを
開ける必要がある。（以下、図中の参照符号Ｇ、Ｄ、Ｓ
は各々、電子デバイスのゲート電極、ドレイン電極、ソ
ース電極を示す）。この誘電体膜が厚くなるとコンタク
トホールも大きくならざるを得ず、その分ＭＭＩＣのチ
ップ面積も大きくなる。また、逆マイクロストリップ線
路構造では、比誘電率が１３のＧａＡｓ基板１上に、信
号線路５、比誘電率がおよそ３の誘電体膜７、更に、最
上層として接地導体３が形成されており、このような構
造では、電界は図３の矢印Ｅで示したようになるため、
配線形状によって実効誘電率が変化する。実効誘電率が
変われば実行的な波長も変わるので、マイクロ波回路の
設計も複雑になる。
形成する方法として、ＧａＡｓ基板上に薄膜マイクロス
トリップ線路を形成する方法が提案されている（逆マイ
クロストリップ線路、図２参照）。この方法は、ＧａＡ
ｓ基板１表面に樹脂からなる誘電体膜７を形成し、これ
を層間絶縁膜としてマイクロストリップ線路（接地導体
３）を形成するものである。このようにすれば、ＧａＡ
ｓ基板１を薄くする必要もなく、また、ＧａＡｓ基板に
ビアホールをつくる必要もなくなるため、製造工程が容
易になる。しかし、ＨＥＭＴやＭＥＳＦＥＴなどの電子
デバイス上に誘電体膜が形成されているため、マイクロ
ストリップ線路と電子デバイスとを接続するためには、
図２のように、層間の誘電体膜７にコンタクトホールを
開ける必要がある。（以下、図中の参照符号Ｇ、Ｄ、Ｓ
は各々、電子デバイスのゲート電極、ドレイン電極、ソ
ース電極を示す）。この誘電体膜が厚くなるとコンタク
トホールも大きくならざるを得ず、その分ＭＭＩＣのチ
ップ面積も大きくなる。また、逆マイクロストリップ線
路構造では、比誘電率が１３のＧａＡｓ基板１上に、信
号線路５、比誘電率がおよそ３の誘電体膜７、更に、最
上層として接地導体３が形成されており、このような構
造では、電界は図３の矢印Ｅで示したようになるため、
配線形状によって実効誘電率が変化する。実効誘電率が
変われば実行的な波長も変わるので、マイクロ波回路の
設計も複雑になる。
【０００４】一方、こうした問題点を改善する方法とし
て、図４に示す薄膜マイクロストリップ線路を用いたＭ
ＭＩＣが考えられる。この構造では接地導体３がＧａＡ
ｓ基板１上に形成されるため、図５に示すように電界Ｅ
は信号線５とマイクロストリップ線路（接地導体３）と
でほぼ閉じており、実効誘電率は層間の誘電体膜７でほ
ぼ決まるため、設計は容易になる。しかし、この方法に
おいても、マイクロストリップ線路（信号線５）と電子
デバイスとを接続するためには、層間の誘電体膜７にコ
ンタクトホールを開ける必要があり、誘電体膜が厚くな
ればコンタクトホールも大きくなる。それに伴って、図
６に示すように電子デバイスからマイクロストリップ線
路端までの距離ｄが長くなる。この距離ｄは、回路を設
計するときにモデルとして扱いにくく、波長の短いミリ
波帯等においては無視できない誘電性リアクタンスとな
り、電子デバイスと配線との整合が取りづらくなる。更
に、ＨＥＭＴやＭＥＳＦＥＴのような電子デバイス上に
誘電体膜が形成されると、ゲート・ソース間容量及びゲ
ート・ドレイン間容量が増加し、電子デバイスの高速性
能が低下する。
て、図４に示す薄膜マイクロストリップ線路を用いたＭ
ＭＩＣが考えられる。この構造では接地導体３がＧａＡ
ｓ基板１上に形成されるため、図５に示すように電界Ｅ
は信号線５とマイクロストリップ線路（接地導体３）と
でほぼ閉じており、実効誘電率は層間の誘電体膜７でほ
ぼ決まるため、設計は容易になる。しかし、この方法に
おいても、マイクロストリップ線路（信号線５）と電子
デバイスとを接続するためには、層間の誘電体膜７にコ
ンタクトホールを開ける必要があり、誘電体膜が厚くな
ればコンタクトホールも大きくなる。それに伴って、図
６に示すように電子デバイスからマイクロストリップ線
路端までの距離ｄが長くなる。この距離ｄは、回路を設
計するときにモデルとして扱いにくく、波長の短いミリ
波帯等においては無視できない誘電性リアクタンスとな
り、電子デバイスと配線との整合が取りづらくなる。更
に、ＨＥＭＴやＭＥＳＦＥＴのような電子デバイス上に
誘電体膜が形成されると、ゲート・ソース間容量及びゲ
ート・ドレイン間容量が増加し、電子デバイスの高速性
能が低下する。
【０００５】
【発明が解決しようとする課題】上記説明のように、Ｈ
ＥＭＴ、ＭＥＳＦＥＴなどの電子デバイスと樹脂を用い
た表面マイクロストリップ線路とを有するＭＭＩＣにお
いて、コスト低下のためにチップサイズを縮小し、また
設計とのずれを少なくするため、電子デバイスからマイ
クロストリップ線路端までの距離をできるだけ小さくす
ることが望まれている。
ＥＭＴ、ＭＥＳＦＥＴなどの電子デバイスと樹脂を用い
た表面マイクロストリップ線路とを有するＭＭＩＣにお
いて、コスト低下のためにチップサイズを縮小し、また
設計とのずれを少なくするため、電子デバイスからマイ
クロストリップ線路端までの距離をできるだけ小さくす
ることが望まれている。
【０００６】
【課題を解決するための手段】本発明者らは、コンタク
トホールの形成を工夫することにより、電子デバイスか
らマイクロストリップ線路端までの距離及びチップサイ
ズの縮小を可能にし、且つ、高周波特性が改善されるこ
とを見出した。
トホールの形成を工夫することにより、電子デバイスか
らマイクロストリップ線路端までの距離及びチップサイ
ズの縮小を可能にし、且つ、高周波特性が改善されるこ
とを見出した。
【０００７】本発明のマイクロ波デバイスは、電界効果
トランジスタが半導体基板上に集積され、接地導体と信
号線路との間に絶縁体膜を有するマイクロストリップ線
路構造が該半導体基板上に形成されたマイクロ波集積回
路であって、該電界効果トランジスタ上の該絶縁体膜に
コンタクトホールが形成され、該コンタクトホールにお
いて該電界効果トランジスタと該接地導体又は信号線路
とが接続されるものである。
トランジスタが半導体基板上に集積され、接地導体と信
号線路との間に絶縁体膜を有するマイクロストリップ線
路構造が該半導体基板上に形成されたマイクロ波集積回
路であって、該電界効果トランジスタ上の該絶縁体膜に
コンタクトホールが形成され、該コンタクトホールにお
いて該電界効果トランジスタと該接地導体又は信号線路
とが接続されるものである。
【０００８】上記マイクロ波集積回路はモノリシックマ
イクロ波集積回路であり、上記コンタクトホールは唯一
のコンタクトホールである。上記マイクロストリップ線
路構造は、接地導体が半導体基板に接し、信号線路が絶
縁体膜上にある順マイクロストリップ線路構造、あるい
は、信号線路が半導体基板に接し、接地導体が絶縁体膜
上にある逆マイクロストリップ線路構造である。上記絶
縁体膜は感光性の熱硬化樹脂である。上記電界効果トラ
ンジスタは、高電子移動トランジスタである。
イクロ波集積回路であり、上記コンタクトホールは唯一
のコンタクトホールである。上記マイクロストリップ線
路構造は、接地導体が半導体基板に接し、信号線路が絶
縁体膜上にある順マイクロストリップ線路構造、あるい
は、信号線路が半導体基板に接し、接地導体が絶縁体膜
上にある逆マイクロストリップ線路構造である。上記絶
縁体膜は感光性の熱硬化樹脂である。上記電界効果トラ
ンジスタは、高電子移動トランジスタである。
【０００９】
【発明の実施の形態】本発明におけるマイクロ波集積回
路は、図７に示すように、半導体基板１１上に形成され
たマイクロストリップ線路構造のマイクロストリップ線
路１５と半導体基板の電子デバイスとを接続するために
絶縁体１７を除去して形成するコンタクトホールを電子
デバイス上に設けるものである。このような構成にする
ことにより、まず、電子デバイスにおいて絶縁体での容
量増加による高速性能の低下が防止される。又、電子デ
バイスとマイクロストリップ線路端との距離の縮小化が
可能となる。更に、コンタクトホールを設ける位置を電
子デバイス上のみに単一化することによって、コンタク
トホール形成のためのマージンを小さくすることができ
る。従って、チップサイズの縮小化に極めて有利であ
る。
路は、図７に示すように、半導体基板１１上に形成され
たマイクロストリップ線路構造のマイクロストリップ線
路１５と半導体基板の電子デバイスとを接続するために
絶縁体１７を除去して形成するコンタクトホールを電子
デバイス上に設けるものである。このような構成にする
ことにより、まず、電子デバイスにおいて絶縁体での容
量増加による高速性能の低下が防止される。又、電子デ
バイスとマイクロストリップ線路端との距離の縮小化が
可能となる。更に、コンタクトホールを設ける位置を電
子デバイス上のみに単一化することによって、コンタク
トホール形成のためのマージンを小さくすることができ
る。従って、チップサイズの縮小化に極めて有利であ
る。
【００１０】電子デバイスとマイクロストリップ線路端
までの距離がｄの場合の誘導リアクタンスωＬは、下記
式（１）のように、 ωＬ＝Ｚ0 ｔａｎ（２π／λ・ｄ） （１） ：Ｚ0 特性インピーダンス、λ実行的波長 と書ける。図６の従来の構造と図７の本発明の構造との
比較から明らかなように、コンタクトホールを電子デバ
イス上に設けることによって、距離ｄが図７のように約
半分の距離ｄ’に縮小でき、誘導リアクタンスωＬはそ
の分小さくなり、マイクロ波回路設計の設計性が向上す
る。
までの距離がｄの場合の誘導リアクタンスωＬは、下記
式（１）のように、 ωＬ＝Ｚ0 ｔａｎ（２π／λ・ｄ） （１） ：Ｚ0 特性インピーダンス、λ実行的波長 と書ける。図６の従来の構造と図７の本発明の構造との
比較から明らかなように、コンタクトホールを電子デバ
イス上に設けることによって、距離ｄが図７のように約
半分の距離ｄ’に縮小でき、誘導リアクタンスωＬはそ
の分小さくなり、マイクロ波回路設計の設計性が向上す
る。
【００１１】上記構成において、マイクロストリップ線
路１５が信号線である順マイクロストリップ構造である
のが実効誘電率の安定性の点から最も好ましい構造であ
るが、マイクロストリップ線路１５が接地導体である逆
マイクロストリップ線路構造の場合でも上述の有効性は
同様に発揮される。
路１５が信号線である順マイクロストリップ構造である
のが実効誘電率の安定性の点から最も好ましい構造であ
るが、マイクロストリップ線路１５が接地導体である逆
マイクロストリップ線路構造の場合でも上述の有効性は
同様に発揮される。
【００１２】上述の構成を有するマイクロ波集積回路
は、絶縁体として感光性ポリイミド等の感光性硬化樹脂
を用い、露光および現像によって、マイクロストリップ
線路が形成される位置にのみ感光性硬化樹脂を残すこと
によって製造される。感光性ポリイミド等の感光性硬化
樹脂を用いることにより、ＲＩＥ等の方法を用いずに絶
縁体のパターニングができるので、デバイスにダメージ
を与えずに済む。この後、絶縁体上に信号線路を形成し
てマイクロストリップ線路を形成する。
は、絶縁体として感光性ポリイミド等の感光性硬化樹脂
を用い、露光および現像によって、マイクロストリップ
線路が形成される位置にのみ感光性硬化樹脂を残すこと
によって製造される。感光性ポリイミド等の感光性硬化
樹脂を用いることにより、ＲＩＥ等の方法を用いずに絶
縁体のパターニングができるので、デバイスにダメージ
を与えずに済む。この後、絶縁体上に信号線路を形成し
てマイクロストリップ線路を形成する。
【００１３】詳細には、半導体基板にＨＥＭＴやＭＥＳ
ＦＥＴのような電子デバイスを形成した後、マイクロス
トリップ線路を形成する場所に接地電極を形成し、その
後、基板全面に感光性ポリイミドを塗布し、露光および
現像によって感光性ポリイミドパターニングを行う。こ
のパターニングにおいて、図７に示すように電子デバイ
ス上に単一のコンタクトホールを形成する。
ＦＥＴのような電子デバイスを形成した後、マイクロス
トリップ線路を形成する場所に接地電極を形成し、その
後、基板全面に感光性ポリイミドを塗布し、露光および
現像によって感光性ポリイミドパターニングを行う。こ
のパターニングにおいて、図７に示すように電子デバイ
ス上に単一のコンタクトホールを形成する。
【００１４】本発明における第一の実施形態について説
明する。まず、図８のように、ＧａＡｓ基板２１上に従
来のＨＥＭＴプロセスにより、ＨＥＭＴを形成し、パッ
シベーション膜として８０nmのＳｉＮ膜２３を形成す
る。次に、フォトレジストによってマイクロストリップ
線路の接地導体の形成パターンを作る。その後、Ｔｉ／
Ａｕを真空蒸着し、図９に示すように、リフトオフによ
ってレジストでパターニングされた場所に接地導体２５
（Ｔｉ／Ａｕ）を形成する（図９）。更に、ネガ型の感
光性ポリイミド（または感光性ＢＣＢ（ベンゾシクロブ
テン））を全面にスピンコートして、ＨＥＭＴデバイス
の上および接地導体へコンタクトするためのビアホール
を形成する部分をマスクして露光し、現像する。このよ
うにすることによって、図１０のように、マイクロスト
リップ線路を形成する部分のみにポリイミド樹脂層（ま
たはＢＣＢ層）２７が形成される。さらに、フォトレジ
ストで配線パターンを形成してからＴｉ／Ａｕを真空蒸
着し、図１１のように、リフトオフによってマイクロス
トリップ線路の信号線路２９および配線電極３１を形成
する。
明する。まず、図８のように、ＧａＡｓ基板２１上に従
来のＨＥＭＴプロセスにより、ＨＥＭＴを形成し、パッ
シベーション膜として８０nmのＳｉＮ膜２３を形成す
る。次に、フォトレジストによってマイクロストリップ
線路の接地導体の形成パターンを作る。その後、Ｔｉ／
Ａｕを真空蒸着し、図９に示すように、リフトオフによ
ってレジストでパターニングされた場所に接地導体２５
（Ｔｉ／Ａｕ）を形成する（図９）。更に、ネガ型の感
光性ポリイミド（または感光性ＢＣＢ（ベンゾシクロブ
テン））を全面にスピンコートして、ＨＥＭＴデバイス
の上および接地導体へコンタクトするためのビアホール
を形成する部分をマスクして露光し、現像する。このよ
うにすることによって、図１０のように、マイクロスト
リップ線路を形成する部分のみにポリイミド樹脂層（ま
たはＢＣＢ層）２７が形成される。さらに、フォトレジ
ストで配線パターンを形成してからＴｉ／Ａｕを真空蒸
着し、図１１のように、リフトオフによってマイクロス
トリップ線路の信号線路２９および配線電極３１を形成
する。
【００１５】第二の実施形態を図１２に示す。この実施
形態における作製工程は第一の実施形態とほぼ同じであ
るが、接地導体２５が絶縁体層２７の表面に形成された
逆マイクロストリップ線路構造に形成されている。
形態における作製工程は第一の実施形態とほぼ同じであ
るが、接地導体２５が絶縁体層２７の表面に形成された
逆マイクロストリップ線路構造に形成されている。
【００１６】図１３は、第三の実施形態を示す。この構
造では誘電体膜上にＭＩＭキャパシタ３３が形成されて
いる。即ち、ＨＥＭＴ表面及びポリイミド膜２７表面を
覆う８０nmのＳｉＮ膜２３よりなるパッシベーション膜
がＭＩＭキャパシタ３３の電極間容量も兼ねている。こ
の様にすることによって、デバイス及びポリイミド２７
が薄いＳｉＮ膜でパッシベートされ、且つ、ＭＩＭキャ
パシタも同時に形成することができ、少ない工程数で製
造することができる。
造では誘電体膜上にＭＩＭキャパシタ３３が形成されて
いる。即ち、ＨＥＭＴ表面及びポリイミド膜２７表面を
覆う８０nmのＳｉＮ膜２３よりなるパッシベーション膜
がＭＩＭキャパシタ３３の電極間容量も兼ねている。こ
の様にすることによって、デバイス及びポリイミド２７
が薄いＳｉＮ膜でパッシベートされ、且つ、ＭＩＭキャ
パシタも同時に形成することができ、少ない工程数で製
造することができる。
【００１７】図１４は、図１３に示す実施形態の変形例
で、ＭＩＭキャパシタ３３がＨＥＭＴの近傍にも形成さ
れ、配線３５によって接続されている。
で、ＭＩＭキャパシタ３３がＨＥＭＴの近傍にも形成さ
れ、配線３５によって接続されている。
【００１８】上記で説明した構造のマイクロ波集積回路
では、ポリイミドなどの樹脂を用いて表面マイクロスト
リップ線路を形成しても、ＨＥＭＴ、ＭＥＳＦＥＴ等の
電子デバイスの高速性能を低下させることがなくなる。
例えば、比誘電率が３であるポリイミドを表面マイクロ
ストリップ線路の層間絶縁膜に用いた場合、本提案によ
り、ゲート・ソース、およびゲート・ドレイン間容量は
１／３に低下する。
では、ポリイミドなどの樹脂を用いて表面マイクロスト
リップ線路を形成しても、ＨＥＭＴ、ＭＥＳＦＥＴ等の
電子デバイスの高速性能を低下させることがなくなる。
例えば、比誘電率が３であるポリイミドを表面マイクロ
ストリップ線路の層間絶縁膜に用いた場合、本提案によ
り、ゲート・ソース、およびゲート・ドレイン間容量は
１／３に低下する。
【００１９】
【実施例】ゲート長０．１μｍ、ゲート幅５０μｍのＡ
ｌＧａＡｓ／ＧａＡｓＨＥＭＴを誘電体として感光性Ｂ
ＣＢを使用して図６及び図１１に示す構造に作製し、電
流利得遮断周波数Ｆｔ、最大発振周波数ｆmax を測定し
たところ、以下のような結果を得た。 上記のように、デバイス上のＢＣＢを除去してコンタク
トホールを形成することにより、ＢＣＢによる帰還容量
の影響がなくなり、最大発振周波数が１０ＧＨｚ向上し
ていることが解る。
ｌＧａＡｓ／ＧａＡｓＨＥＭＴを誘電体として感光性Ｂ
ＣＢを使用して図６及び図１１に示す構造に作製し、電
流利得遮断周波数Ｆｔ、最大発振周波数ｆmax を測定し
たところ、以下のような結果を得た。 上記のように、デバイス上のＢＣＢを除去してコンタク
トホールを形成することにより、ＢＣＢによる帰還容量
の影響がなくなり、最大発振周波数が１０ＧＨｚ向上し
ていることが解る。
【００２０】
【発明の効果】上記説明のように、本提案の方法を用い
ればポリイミドなどの樹脂を用いた表面マイクロストリ
ップ線路端と電子デバイスとの距離を小さくすることが
でき、チップサズの縮小化ができ、設計とのずれも少な
くすることができる。さらに、このような構造にすると
ＨＥＭＴ、ＭＥＳＦＥＴ等の電子デバイス上に誘電膜が
なくなるため、寄生容量も低減し高速性能が向上する。
ればポリイミドなどの樹脂を用いた表面マイクロストリ
ップ線路端と電子デバイスとの距離を小さくすることが
でき、チップサズの縮小化ができ、設計とのずれも少な
くすることができる。さらに、このような構造にすると
ＨＥＭＴ、ＭＥＳＦＥＴ等の電子デバイス上に誘電膜が
なくなるため、寄生容量も低減し高速性能が向上する。
【図１】従来のマイクロ波集積回路の構造を示す概略
図。
図。
【図２】従来の他のマイクロ波集積回路の構造を示す概
略図。
略図。
【図３】図２の構造における電界を説明する概略図。
【図４】従来の他のマイクロ波集積回路の構造を示す概
略図。
略図。
【図５】図４の構造における電界を説明する概略図。
【図６】図４の構造の説明のための概略図。
【図７】本発明に係るマイクロ波集積回路の基本構造を
示す概略図。
示す概略図。
【図８】本発明に係る第一の実施形態のマイクロ波集積
回路の製造を説明するための工程図。
回路の製造を説明するための工程図。
【図９】図８に続く工程図。
【図１０】図９に続く工程図。
【図１１】図１０に続く工程図。
【図１２】本発明に係るマイクロ波集積回路の第二の実
施形態を示す概略図。
施形態を示す概略図。
【図１３】本発明に係るマイクロ波集積回路の第三の実
施形態を示す概略図。
施形態を示す概略図。
【図１４】図１３の実施形態の変形例を示す概略図。
１、２１ ＧａＡｓ基板 ３、２５ 接地導体 ５、２９ 信号線路 ７ 誘電体膜 １１ 半導体基板 １３ 伝送線路 １５ マイクロストリップ線路 １７ 絶縁体 ２３ ＳｉＮ膜 ２７ ポリイミド樹脂層（またはＢＣＢ層） ３１ 配線電極 ３３ ＭＩＭキャパシタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−316245（ＪＰ，Ａ) 特開 平９−27594（ＪＰ，Ａ) 特開 平５−21705（ＪＰ，Ａ) 特開 平８−130224（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/3205 H01L 27/04
Claims (15)
- 【請求項１】 電界効果トランジスタが半導体基板に集
積され、接地導体と信号線路との間に絶縁体膜を有する
マイクロストリップ線路構造が該半導体基板上に形成さ
れたマイクロ波集積回路であって、該電界効果トランジ
スタ上の該絶縁体膜にコンタクトホールが形成され、該
コンタクトホールにおいて該電界効果トランジスタと該
接地導体又は信号線路とを接続する接続線を有すること
を特徴とするマイクロ波集積回路。 - 【請求項２】 ゲートとソースとドレインとを有する電
界効果トランジスタが形成される半導体基板と； 接地導体と信号線路と該接地導体及び該信号線路に挟ま
れる絶縁体膜とからなり、上記半導体基板上に積層され
るマイクロストリップ線路と； 上記マイクロストリップ線路に形成されるコンタクトホ
ールであって、上記ソース及びドレインのうちの少なく
とも一方及び上記ゲートが該コンタクトホールに曝され
るような当該コンタクトホールと； 上記電界効果トランジスタのソース及びドレインのうち
の少なくとも一方及び上記ゲートを各々該接地導体又は
信号線路と接続するための、上記コンタクトホールに設
けられる接続線とを有することを特徴とするマイクロ波
集積回路。 - 【請求項３】 上記半導体基板はモノリシック集積回路
基板であり、上記コンタクトホールは該電界効果トラン
ジスタについて唯一のコンタクトホールである請求項１
又は２に記載のマイクロ波集積回路。 - 【請求項４】 ゲートとソースとドレインとを有する電
界効果トランジスタが形成される半導体基板と； 接地導体と信号線路と該接地導体及び該信号線路に挟ま
れる絶縁体膜とからなり、上記半導体基板上に積層され
るマイクロストリップ線路と； 上記マイクロストリップ線路に形成される単一のコンタ
クトホールであって、上記電界効果トランジスタの寄生
容量がマイクロストリップ線路の絶縁体膜によって増加
するのを抑制するように、該電界効果トランジスタが該
絶縁体膜によって実質的に覆われないような当該単一の
コンタクトホールと； 上記電界効果トランジスタのソース及びドレインのうち
の少なくとも一方及び上記ゲートを各々該接地導体又は
信号線路と接続するための、上記単一のコンタクトホー
ルに設けられる接続線とを有することを特徴とするマイ
クロ波集積回路。 - 【請求項５】 上記絶縁体膜は、感光性ポリイミド又は
感光性ベンゾシクロブテンからなる群より選択される感
光性プラスチックである請求項１〜４のいずれかに記載
のマイクロ波集積回路。 - 【請求項６】 上記電界効果トランジスタは、高電子移
動トランジスタである請求項１〜５のいずれかに記載の
マイクロ波集積回路。 - 【請求項７】 上記半導体基板は、ＧａＡｓ基板であ
り、上記電界効果トランジスタは、ＨＥＭＴ又はＭＥＳ
ＦＥＴである請求項１〜６のいずれかに記載のマイクロ
波集積回路。 - 【請求項８】 上記マイクロストリップ線路は、接地導
体よりも上記信号線路が上記半導体基板に近くなるよう
に配置され、上記接続線は、上記コンタクトホールにお
いて該接地導体と上記電界効果トランジスタとを接続す
る請求項１〜７のいずれかに記載のマイクロ波集積回
路。 - 【請求項９】 上記マイクロストリップ線路は、信号線
路よりも上記接地導体が上記半導体基板に近くなるよう
に配置され、上記接続線は、上記コンタクトホールにお
いて該信号線路と上記電界効果トランジスタとを接続す
る請求項１〜７のいずれかに記載のマイクロ波集積回
路。 - 【請求項１０】 上記接続線は、上記コンタクトホール
において複数形成されて、複数の信号線に各々接続して
いる請求項９のマイクロ波集積回路。 - 【請求項１１】 更に、上記マイクロストリップ線路上
に積層されるＭＩＭキャパシタが設けられる請求項９に
記載のマイクロ波集積回路。 - 【請求項１２】 更に、ＭＩＭキャパシタが設けられる
請求項１〜１０のいずれかに記載のマイクロ波集積回
路。 - 【請求項１３】 更に、上記電界効果トランジスタ及び
上記絶縁膜を覆うパッシベーション膜を有する請求項１
〜１２のいずれかに記載のマイクロ波集積回路。 - 【請求項１４】 更に、ＭＩＭキャパシタを有し、電極
間容量を生じる該ＭＩＭキャパシタの誘電体として上記
パッシベーション膜が使用可能である請求項１３のマイ
クロ波集積回路。 - 【請求項１５】 上記接続線は、上記設置導体をソース
及びドレインのうちの一方と、上記信号線を他方と各々
接続する請求項１〜１４のいずれかに記載のマイクロ波
集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24646496A JP3290360B2 (ja) | 1996-09-18 | 1996-09-18 | マイクロ波集積回路 |
| US08/933,105 US5898200A (en) | 1996-09-18 | 1997-09-18 | Microwave integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24646496A JP3290360B2 (ja) | 1996-09-18 | 1996-09-18 | マイクロ波集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093021A JPH1093021A (ja) | 1998-04-10 |
| JP3290360B2 true JP3290360B2 (ja) | 2002-06-10 |
Family
ID=17148818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24646496A Expired - Fee Related JP3290360B2 (ja) | 1996-09-18 | 1996-09-18 | マイクロ波集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5898200A (ja) |
| JP (1) | JP3290360B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6455880B1 (en) * | 1998-11-06 | 2002-09-24 | Kabushiki Kaisha Toshiba | Microwave semiconductor device having coplanar waveguide and micro-strip line |
| KR100424461B1 (ko) * | 2001-09-05 | 2004-03-26 | 삼성전자주식회사 | 전계 흡수 변조형 레이저 모듈을 위한 본딩 패드 및 그 제조 방법 |
| US7169665B2 (en) * | 2004-05-04 | 2007-01-30 | Tawian Semiconductor Manufacturing Company, Ltd. | Capacitance process by using passivation film scheme |
| FR2900501B1 (fr) * | 2006-04-26 | 2008-09-12 | Commissariat Energie Atomique | Circuit integre au silicium fonctionnant en hyperfrequence et procede de fabrication |
| JP2013026540A (ja) * | 2011-07-25 | 2013-02-04 | Renesas Electronics Corp | 半導体集積回路装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US31580A (en) * | 1861-02-26 | Improvement in furnaces for treating iron ores | ||
| USRE31580E (en) | 1967-06-08 | 1984-05-01 | U.S. Philips Corporation | Insulated gate field-effect transistor comprising a mesa channel and a thicker surrounding oxide |
| US4890141A (en) * | 1985-05-01 | 1989-12-26 | Texas Instruments Incorporated | CMOS device with both p+ and n+ gates |
| JP2522159B2 (ja) * | 1993-06-24 | 1996-08-07 | 日本電気株式会社 | 半導体集積回路の製造方法 |
-
1996
- 1996-09-18 JP JP24646496A patent/JP3290360B2/ja not_active Expired - Fee Related
-
1997
- 1997-09-18 US US08/933,105 patent/US5898200A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093021A (ja) | 1998-04-10 |
| US5898200A (en) | 1999-04-27 |
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