JP3577222B2 - スパイラルインダクタ、それが形成されたモノリシックマイクロ波集積回路およびその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、移動通信、衛星通信または衛星放送等のマイクロ波領域で動作するモノリシックマイクロ波集積回路（以下、ＭＭＩＣと呼ぶ）において、高周波インピーダンスの整合に用いられるスパイラルインダクタに関し、特に、ＭＭＩＣの高集積化を可能にするスパイラルインダクタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、移動通信等のマイクロ波を利用した装置が広く普及し、その装置に搭載されるマイクロ波集積回路（ＭＩＣ）の開発も進んでいる。ＭＩＣは、一般にハイブリッド型とモノリシック型とに大別される。ハイブリッドＭＩＣは、ＧａＡｓＦＥＴ（ＧａＡｓ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを、回路要素であるインダクタ素子、キャパシタ素子および抵抗等とともにアルミナ誘電体基板上に集積するもので、少量生産の特殊用途の回路に適している。
【０００３】
一方、モノリシックＭＩＣは、半導体基板上にトランジスタと回路要素とを同時に製造するもので、ＧａＡｓまたはＩｎＰ等の半絶縁性化合物半導体基板上に、インダクタ素子、キャパシタ素子および抵抗等の受動素子と、トランジスタおよびダイオード等の能動素子とが集積される。周波数が１ＧＨｚ以上の高い周波数帯域では、回路要素の寸法を小さくできるため、半導体基板面積を有効に利用できるモノリシックＩＣが適している。
【０００４】
ＭＭＩＣにおいて使用されるインダクタ素子の特性は、インダクタンスとＱ値とによって評価することができる。インダクタンスは、インダクタ素子の配線長が増加するとともに増加する値である。また、インダクタ素子の複素インピーダンスＺを次式で表すと、Ｑ値はリアクタンスと抵抗との比Ｘ／Ｒで表される。
【０００５】
Ｚ＝Ｒ＋ｊＸ（Ｒ：抵抗、Ｘ：リアクタンス） …（１）
このＱ値は、伝送される信号の無損失の度合いを表す因子であるということができ、伝送線路の抵抗の増加にともなって減少する値である。整合回路におけるインダクタ素子のＱ値の低下は、高周波信号の損失に大きく影響する。したがって、このＱ値を大きくして高周波信号の損失を小さくすることが重要となる。
【０００６】
また、上述したように、ＭＭＩＣはＧａＡｓまたはＩｎＰ等の高価な半絶縁性化合物半導体基板上に能動素子および受動素子を集積することが多い。このため、ＭＭＩＣを高集積化すれば半導体基板の面積を削減することができ、ＭＭＩＣの低コスト化が可能となる。ＭＭＩＣを高集積化するためには、集積回路を構成する素子の小型化が必要であり、その中でも大きな面積が必要となるインダクタ素子の小型化が特に重要となる。
【０００７】
図１０は、従来のＭＭＩＣにおいて形成されるスパイラルインダクタを示す図である。図１０（ｂ）に示すように、スパイラルインダクタ３００は、半導体基板３０１上に金属等の導電性物質からなる伝送線路３０２を渦巻き状に配置した構造を有している。スパイラルインダクタ３００の伝送線路３０２は幅３０３を有しており、さらに伝送線路３０２は間隔３０４だけ隔てて渦巻き状に１本の線路によって構成されている。また、スパイラルインダクタ３００は、インダクタとして機能させるために他の回路から隔離して形成する必要があり、他の回路と間隔３０５だけ隔てて形成されている。
【０００８】
【発明が解決しようとする課題】
このようにして形成されるスパイラルインダクタ３００の占有面積は、領域３０６の面積であり、伝送線路３０２の幅３０３、間隔３０４、３０５および伝送線路３０２の巻き数によって決定される。このスパイラルインダクタ３００を小型化するためには、伝送線路の幅３０３、間隔３０４または間隔３０５を小さくすれば良い。しかし、伝送線路の幅３０３を小さくすれば、抵抗Ｒの値が大きくなり、Ｑ値が低下して高周波信号の損失を招くことになり、インダクタとしての特性を低下させることになる。
【０００９】
また、間隔３０４はプロセスにおけるフォトリソグラフィ等の最小寸法の制約によって、ある一定の大きさ以上にする必要がある。また、間隔３０４があまりに狭いと、容量成分が発生することになり特性の低下を招くことになる。さらには、間隔３０５はスパイラルインダクタ３００を他の回路から隔離するために必要であるため、この間隔３０５を著しく小さくすることはできない。
【００１０】
このように、ＭＭＩＣを高集積化するために、従来のスパイラルインダクタの占有面積を小さくしようとすると、Ｑ値の低下や容量成分の発生等により特性の低下を招くという問題点があった。
【００１１】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、ＭＭＩＣの高集積化が可能なスパイラルインダクタを提供することである。
【００１２】
第２の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、高集積化が可能なスパイラルインダクタが形成されたＭＭＩＣを提供することである。
【００１３】
第３の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、ＭＭＩＣの高集積化が可能なスパイラルインダクタを製造する方法を提供することである。
【００１４】
【課題を解決するための手段】
請求項１に記載のスパイラルインダクタは、信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部とを含み、第２の配線部が第１の配線部の上にならないように、第２の配線部が形成される。
【００１５】
第２の配線部は、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成されるので、特性の低下を招くことなく、スパイラルインダクタの占有面積を縮小することができる。
【００１６】
請求項２に記載のスパイラルインダクタは、請求項１記載のスパイラルインダクタであって、第１の配線部のうち第２の配線部に接していない方の端部が、隣接する第２の配線部のうち半導体基板から離れている方の端部の鉛直下にある。
【００１７】
第１の配線部のうち第２の配線部に接していない方の端部が、第２の配線部のうち半導体基板から離れている方の端部の鉛直下になるよう第２の配線部が形成されるので、スパイラルインダクタの占有面積を効果的に縮小することができる。
【００１８】
請求項３に記載のスパイラルインダクタは、請求項１または２記載のスパイラルインダクタであって、スパイラルインダクタはさらに半導体基板と第２の配線部との間に形成され、絶縁体によって形成されるパターンを含む。
【００１９】
半導体基板と第２の配線部との間に絶縁体のパターンが形成されるので、第２の配線部の強度を増すことが可能となる。
【００２０】
請求項４に記載のスパイラルインダクタは、信号伝送方向に沿って、一部が半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部と、半導体基板と第１の配線部および第２の配線部との間に形成され、絶縁体によって形成されるパターンとを含む。
【００２１】
半導体基板と第１の配線部および第２の配線部との間に絶縁体のパターンが形成されるので、第２の配線部の強度を増すことが可能となる。
【００２２】
請求項５に記載のモノリシックマイクロ波集積回路は、スパイラルインダクタを含む受動素子および能動素子が形成されるモノリシックマイクロ波集積回路であって、スパイラルインダクタは、信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部とを含み、第２の配線部が第１の配線部の上にならないように、第２の配線部が形成される。
【００２３】
スパイラルインダクタに含まれる第２の配線部は、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成されるので、特性の低下を招くことなく、スパイラルインダクタの占有面積を縮小することができる。
【００２４】
請求項６に記載のスパイラルインダクタの製造方法は、半導体基板上に配線膜をスパイラル形状に形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された配線膜の一方を覆うように第１のレジストパターンを形成するステップと、半導体基板に配線膜を蒸着するステップと、スパイラル形状に形成された配線膜と蒸着された配線膜とが重なる部分以外を覆うように第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして蒸着された配線膜を除去するステップと、第２のレジストパターンを除去するステップとを含む。
【００２５】
スパイラル形状に形成された配線膜と蒸着された配線膜とが重なる部分以外を覆うように第２のレジストパターンを形成し、第２のレジストパターンをマスクにして蒸着された配線膜を除去した後、第２のレジストパターンを除去するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００２６】
請求項７に記載のスパイラルインダクタの製造方法は、請求項６記載のスパイラルインダクタの製造方法であって、スパイラルインダクタの製造方法はさらに第１のレジストパターンを除去するステップを含む。
【００２７】
請求項８に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に第２のレジストを塗布するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００２８】
スパイラル形状に形成された第１のレジストパターンの一方を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００２９】
請求項９に記載のスパイラルインダクタの製造方法は、請求項８記載のスパイラルインダクタの製造方法であって、第２のレジストパターンを形成するステップは、第１のレジストパターン上にある第２のレジストパターンの端部を、断面が順テーパとなるよう形成し、第１のレジストパターンを除去するステップは、第１のレジストパターンの断面が逆テーパとなるよう除去する。
【００３０】
第１のレジストパターン上にある第２のレジストパターンの端部を、断面が順テーパとなるよう形成し、第１のレジストパターンの断面が逆テーパとなるよう第１のレジストパターンを除去するので、伝送線路を自己整合的に形成でき、特性誤差の少ないスパイラルインダクタを製造することが可能になる。
【００３１】
請求項１０に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に絶縁膜を形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして絶縁膜を除去するステップと、第２のレジストパターンを除去するステップと、絶縁膜をマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００３２】
スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして絶縁膜を除去し、第２のレジストパターンを除去し、絶縁膜をマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００３３】
請求項１１に記載のスパイラルインダクタの製造方法は、請求項１０記載のスパイラルインダクタので製造方法であって、絶縁膜を除去するステップは、第１のレジストパターン上にある絶縁膜の端部を、断面が順テーパとなるよう形成し、第１のレジストパターンを除去するステップは、第１のレジストパターンの断面が逆テーパとなるよう除去する。
【００３４】
第１のレジストパターン上にある絶縁膜の端部を、断面が順テーパとなるよう形成し、第１のレジストパターンの断面が逆テーパとなるよう第１のレジストパターンを除去するので、伝送線路を自己整合的に形成でき、特性誤差の少ないスパイラルインダクタを製造することが可能になる。
【００３５】
請求項１２に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に導電性膜を形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして導電性膜を除去するステップと、第２のレジストパターンを除去するステップと、導電性膜をマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００３６】
スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして導線性膜を除去し、第２のレジストパターンを除去し、導電性膜をマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、各実施の形態におけるスパイラルインダクタについて説明する。
【００３８】
（実施の形態１）
図１（ａ）は本発明の実施の形態１におけるスパイラルインダクタの断面斜視図を、図１（ｂ）はその平面図を示している。図１（ｂ）に示すように、スパイラルインダクタ１００は、半導体基板１０１上に金属等の導電性物質からなる伝送線路（１０２および１０３）を渦巻き状に配置した構造を有している。スパイラルインダクタ１００の伝送線路は、斜線で示した半導体基板１０１に接触している配線部１０２と、半導体基板１０１から離れて持ち上がった形状を有する配線部１０３とからなる。
【００３９】
間隔１０４は、伝送線路の配線部１０２の端部と、隣接する伝送線路の配線部１０２との間隔を示している。また、間隔１０５は、伝送線路の配線部１０３と、隣接する伝送線路の配線部１０２との最短距離を示している。ただし、これらの間隔１０４および１０５は、スパイラルインダクタの伝送線路を形成する際のプロセス上の制限において問題とならず、特性の低下をともなう容量成分が発生しない程度の寸法とする。具体的には、間隔１０４および１０５は、それぞれ１μｍ以上であれば良いが、高周波における特性を考慮すれば２μｍ以上である方が望ましい。
【００４０】
図１０を用いて説明した従来のスパイラルインダクタの場合、間隔３０４を上述した、たとえば１μｍ以上にする必要があった。しかし、本実施の形態におけるスパイラルインダクタにおいては、間隔１０４および１０５を１μｍ以上にすれば良い。すなわち、配線部１０３の幅に相当する長さだけ伝送線路を詰めて配置することが可能になる。このため、図１（ｂ）に示すように、本実施の形態におけるスパイラルインダクタ１００を上から見た場合、スパイラルインダクタ１００のうち、他の回路までの間隔（スペース）を除いた占有面積にくまなく伝送線路が巻かれたような構造となる。
【００４１】
また、スパイラルインダクタの占有面積を低減するには、配線部１０３の幅を配線部１０２の幅に対して１割以上に設定するのが望ましい。また、配線部１０３の下端は、配線部１０２の上端から間隔１０５だけ隔てて設けられている。したがって、スパイラルインダクタ１００を上から見た場合に、たとえ配線部１０３が隣接する配線部１０２にオーバラップして形成されたとしてもショートすることはなく、配線間の容量成分が増大することもない。
【００４２】
図２は、本実施の形態におけるスパイラルインダクタの製造工程の一例を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図２（ａ）に示すように、フォトリソグラフィ工程および蒸着等により、半導体基板上にスパイラル形状を有する配線パターン６０１を作成する。たとえば、半導体基板の全面に導電性金属膜を蒸着した後、レジスト等によりスパイラル形状のパターンを形成し、レジストに覆われた部分以外の部分をエッチング等によって除去することにより、配線パターン６０１を作成する。または、半導体基板上にレジストでスパイラル形状のパターンを形成し、その上に導電性金属膜を蒸着した後、レジストとその上の金属膜とを除去するリフトオフ工程を用いても良い。なお、本実施の形態においては、導電性金属膜としてＴｉ／Ａｕを用い、配線パターン６０１の厚さが２μｍ以下となるようにしている。
【００４３】
次に、図２（ｂ）に示すように、信号伝送方向に沿って、配線パターン６０１のいずれか一方の端を覆うようにレジストを形成し、フォトリソグラフィ工程によってこのレジストを加工して、スパイラル形状の配線パターン６０１に沿って連続したパターン６０２を形成する。本実施の形態においては、このパターン６０２の側面が角度６０５を有する順テーパとなるように形成され、パターン６０２の厚さが４μｍ以上となるようにしている。
【００４４】
次に、図２（ｃ）に示すように、配線膜６０３を半導体基板の全面に蒸着する。本実施の形態においては、配線膜６０３にＴｉ／Ａｕを用い、配線膜６０３の厚さが２μｍ以下となるようにしている。
【００４５】
そして、図２（ｄ）に示すように、レジストで覆った後にフォトリソグラフィ工程によりこのレジストを加工して、パターン６０４を形成する。
【００４６】
最後に、図２（ｄ）に示すレジスト６０４をマスクにして、上から見て配線パターン６０１と重なる配線膜６０３の部分をエッチングにより除去する。そして、有機溶剤による洗浄およびプラズマ処理等により、残ったレジスト６０２および６０４を除去することにより図２（ｅ）に示す配線パターンが形成される。このようにして、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００４７】
上述した工程においては、配線パターン６０１および６０３にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。また、レジスト６０２にノボラックポジレジストのフォトレジストやポリイミドを利用したり、絶縁体のＳｉＮ、ＳｉＯ２ 、酸化アルミニウムまたは窒化アルミニウム等を加工してパターン６０２を形成しても良い。
【００４８】
レジスト６０２に、上述したフォトレジストやポリイミド等の有機レジスト剤を用いた場合、図２（ｂ）に示す工程において露光、現像後に加熱処理を施すことにより、パターン６０２の順テーパ角６０５の形成に寄与するだけでなく、角度６０５を小さくしてパターン６０２の側面を滑らかにして、パターン６０２上に蒸着される配線膜の強度を向上させることもできる。
【００４９】
また、パターン６０２がポリイミド、ＳｉＮ、ＳｉＯ２ 、酸化アルミニウムまたは窒化アルミニウム等によって形成される場合、パターン６０２を除去せずに残すことができる。パターン６０２を残すことにより、スパイラルインダクタの強度が補強されるとともに、歩留まりが向上して量産に適した構造とすることができる。
【００５０】
次に、上述した本実施の形態におけるスパイラルインダクタの特性と、従来のスパイラルインダクタの特性とを比較した結果について説明する。図１０に示す従来のスパイラルインダクタにおける配線長を２，５７０μｍ、線路幅３０３を５μｍ、配線間隔３０４を５μｍ、およびインダクタ周囲スペース幅３０５を７０μｍとし、領域３０６の占有面積を１０２，４００μｍ２ とした。一方、本実施の形態におけるスパイラルインダクタの配線長および占有面積を従来のスパイラルインダクタと同じにし、配線幅（１０２、１０３）を１０μｍとした。
【００５１】
まず、本実施の形態におけるスパイラルインダクタのＳパラメータと、従来のスパイラルインダクタのＳパラメータとを求め、それぞれのインダクタンスを算出した結果、ほぼ同じ値を持つことが判った。
【００５２】
次に、ＳパラメータからそれぞれのＱ値を算出し、その周波数依存性を示すグラフを作成した。そのグラフを図３に示す。
【００５３】
図３に示すグラフは、横軸を周波数（ＧＨｚ）、縦軸をＱ値としており、本実施の形態におけるスパイラルインダクタのＱ値が、従来のスパイラルインダクタのＱ値よりも大きいことが判る。また、図４は本実施の形態におけるスパイラルインダクタのＱ値と、従来のスパイラルインダクタのＱ値との比を示すグラフである。本実施の形態におけるスパイラルインダクタのＱ値は、１０ＧＨｚ程度の周波数においても向上していることが判るが、１ＧＨｚまではほぼ一定値（約１．４３５）となっており、高周波領域では１ＧＨｚ付近において最も高い効果が得られることが判る。
【００５４】
図５は、本実施の形態におけるスパイラルインダクタと、従来のスパイラルインダクタとを、占有面積、配線長およびＱ値において比較した表である。ただし、従来のスパイラルインダクタの配線幅３０３を１０μｍ、および配線間隔３０４を１０μｍとし、本実施の形態における配線幅（１０２、１０３）を１０μｍとして、周波数２．２２３ＧＨｚにおいて同じインダクタンス（４．８ｎＨ）を持つときのスパイラルインダクタの各値を比較している。なお、インダクタ周囲スペース間隔はともに７０μｍとしている。
【００５５】
図５に示すように、インダクタンス４．８ｎＨのスパイラルインダクタを得るために必要な占有面積は、本実施の形態におけるスパイラルインダクタでは１０２，４００μｍ２ 、従来のスパイラルインダクタでは１５９，９００μｍ２ だけ必要になる。したがって、本実施の形態におけるスパイラルインダクタの占有面積は、従来のスパイラルインダクタの占有面積と比較して約６４％となり、面積を著しく縮小させることが可能になる。また、このときのＱ値においても、本実施の形態におけるスパイラルインダクタは４４．０であり、４１．９である従来のスパイラルインダクタと比較して向上していることが判る。
【００５６】
以上説明したように、本実施の形態におけるスパイラルインダクタによれば、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となった。
【００５７】
（実施の形態２）
図６は、本実施の形態におけるスパイラルインダクタの製造工程の一例を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図６（ａ）に示すように、有機または無機レジストを塗布し、フォトリソグラフィ工程によりレジストを加工して、半導体基板上にスパイラル形状を有するパターン７０１を作成する。このパターン７０１は、順テーパ角を有している。
【００５８】
次に、図６（ｂ）に示すように、レジスト７０２をその上に塗布する。そして、図６（ｃ）に示すように、レジスト７０２をフォトリソグラフィ工程により加工して、信号伝送方向に沿って、パターン７０１のいずれか一方のみを覆うようにパターン７０３を形成する。
【００５９】
次に、図６（ｄ）に示すように、パターン７０３をマスクにして、レジスト７０１を加工して逆テーパ角を有するパターン７０４を形成する。本実施の形態においては、このパターン７０３と７０４とを合わせた厚さを４μｍ以上となるようにしている。
【００６０】
次に、図６（ｅ）に示すように、配線膜７０５を半導体基板の全面に蒸着する。本実施の形態においては、配線膜７０５にＴｉ／Ａｕを用い、配線膜７０５の厚さが２μｍ以下となるようにしている。なお、配線パターン７０５にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。最後に、レジスト７０３および７０４を有機溶媒等によって洗浄して除去し、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００６１】
また、図６（ｄ）に示すレジスト７０４の形状をドライエッチングによって形成する場合、レジスト７０１とレジスト７０２とを選択エッチングが可能な材料とする必要がある。また、露光および現像により下地構造（７０３、７０４）を形成する場合、パターン７０２を露光および現像した後に、さらにパターン７０１を露光および現像できる材料を用いる必要がある。さらには、レジスト７０１とレジスト７０２とを、露光条件または現像条件が異なる組み合わせとする必要がある。たとえば、レジスト７０１に有機レジストであるポリメチルグルタルイミドポジフォトレジスト剤（以下、ＰＭＧＩと呼ぶ）を用い、レジスト７０２に有機レジストであるノボラックポジレジスト剤を用いる。そして、ＰＭＧＩを露光するときに、ノボラックポジレジスト剤の露光条件よりも短波長の紫外光を用いることにより、レジスト７０１とレジスト７０２とを別々に除去することが可能となる。
【００６２】
また、レジスト７０１に有機レジストを用いた場合、露光および現像によってレジスト７０１の断面を矩形の形状にすることができ、さらに加熱処理を施すことによってレジスト７０１を順テーパ角を有する形状にすることができるとともに、パターン側面を滑らかにすることも可能となる。したがって、レジスト７０１の上に形成されるパターン７０３の側面も滑らかになるため、その上に形成される配線膜７０５が切断されるのを防ぐことができる。
【００６３】
次に、パターン７０３および７０４を用いて伝送線路を形成する場合の自己整合的形成について説明する。図６（ｄ）に示すように、パターン７０３の左端が順テーパ角を有し、パターン７０４の左端が逆テーパ角を有している。このように、レジスト形状が順テーパ角と逆テーパ角とを有しているため、図６（ｅ）に示すように、配線膜７０５を蒸着した場合でもその上部先端位置７０６と半導体基板に接する配線部先端位置７０７とが水平位置において一致し、伝送線路が自己整合的に形成されることになる。しかも、上部先端位置７０６における配線７０５と、隣接する配線部先端位置７０７における配線７０５とがつながることはないため、アライメント精度に関係なく隣接する配線がショートしない。
【００６４】
このようにして、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することが可能となった。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００６５】
（実施の形態３）
図７は、本実施の形態におけるスパイラルインダクタの製造工程を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図７（ａ）に示すように、有機または無機レジスト剤を塗布し、フォトリソグラフィ工程によりレジストを加工して、半導体基板上にスパイラル形状を有するパターン８０１を作成する。このパターン８０１は順テーパ角を有し、本実施の形態においては４μｍ以上となるようにしている。
【００６６】
次に、図７（ｂ）に示すように、Ｐ−ＣＶＤ法（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、その上から半導体基板全面に絶縁膜８０２を形成する。本実施の形態においては１μｍ以下となるようにしている。
【００６７】
次に、図７（ｃ）に示すように、絶縁膜８０２上にレジスト剤を塗布した後、フォトリソグラフィ工程によって絶縁膜８０２上にパターン８０３を形成する。このパターン８０３は、信号伝送方向に沿って、パターン８０１上に形成されたパターン８０２の片側のみが開口した形状を有している。
【００６８】
次に、図７（ｄ）に示すように、パターン８０３をマスクにし、絶縁膜８０２をエッチングしてパターン８０４を形成した後、レジスト８０３を剥離する。そして、図７（ｅ）に示すように、パターン８０４をマスクにしてエッチング等によりパターン８０１を加工する。
【００６９】
次に、図７（ｆ）に示すように、その上に配線膜８０５を蒸着してパターンを形成する。本実施の形態においては、配線膜８０５としてＴｉ／Ａｕを用い、配線膜８０５の厚さが２μｍ以下となるようにしている。なお、配線パターン８０５にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。最後に、レジスト８０１を有機溶媒等によって洗浄して除去し、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００７０】
また、レジスト８０１と絶縁膜８０２とは、選択エッチングができる材料を用いる必要がある。レジスト８０１にノボラックポジレジスト剤、ポリイミド、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等を用いた場合、図７（ｆ）に示す工程においてレジスト８０１を除去せずに残しても良い。これらの材料のうち、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等は互いに選択エッチングが可能であるので、絶縁膜８０２として用いることも可能である。
【００７１】
本実施の形態における工程で、パターン８０４を除去しないのは、持ち上がった配線パターン８０５の構造的な強度を増すためであり、レジスト８０１に除去する必要がない材料を用いることにより、さらに強度を増すことができる。その結果、スパイラルインダクタの歩留まりも向上し、量産に適した構造を有するということができる。
【００７２】
また、レジスト８０１に有機レジストを用いた場合、露光および現像によってレジスト８０１の断面を矩形の形状にすることができ、さらに加熱処理を施すことによってレジスト８０１を順テーパ角を有する形状にすることができるとともに、パターン側面を滑らかにすることも可能となる。したがって、レジスト８０１の上に形成されるパターン８０４の側面も滑らかになるため、その上に形成される配線膜８０５が切断されるのを防ぐことができる。
【００７３】
また、図７（ｅ）に示すように、パターン８０４の右端が順テーパ角を有し、パターン８０１の右端が逆テーパ角を有している。このように、レジスト形状が順テーパ角と逆テーパ角とを有しているため、図７（ｆ）に示すように、配線膜８０５を蒸着した場合でも伝送線路が自己整合的に形成されることになる。したがって、隣接する配線がつながることはないため、アライメント精度に関係なく隣接する配線がショートしない。
【００７４】
このようにして、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することが可能となった。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００７５】
（実施の形態４）
実施の形態４におけるスパイラルインダクタの製造工程は、図７に示す実施の形態３におけるスパイラルインダクタの製造工程と同じである。ただし、絶縁膜８０２の代わりに導電性膜を用いた点のみが異なる。したがって、重複する工程についての詳細な説明は繰返さない。なお、絶縁膜８０２の代わりに用いられる導電性膜の参照符号を８０２’とし、その導電性膜を加工することによって得られたパターンの参照符号を８０４’として説明する。
【００７６】
本実施の形態においては、導電性膜８０２’としてＴｉ／Ａｕを用い、レジストパターン８０１の厚さが４μｍ以上となるようにし、パターン８０４’および８０５を合わせた厚さが２μｍ以下となるようにしている。なお、導電性膜８０２’にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。
【００７７】
このように、配線パターン８０５の下に導電性膜８０４’を形成することにより、配線の導電性が増して抵抗が低減するので、高周波信号の損失を小さくすることが可能になる。すなわち、Ｑ値が増大してインダクタの特性が向上することになる。
【００７８】
また、実施の形態３において説明したように、レジスト８０１にノボラックポジレジスト剤、ポリイミド、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等を用いた場合、レジスト８０１を除去せずに残しても良い。
また、実施の形態３において説明したように、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することも可能となる。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００７９】
（実施の形態５）
次に、本発明のスパイラルインダクタを適用したＭＭＩＣの実施の形態について説明する。このＭＭＩＣは、ＧａＡｓ等の半導体基板上にヘテロバイポーラトランジスタ（以下、ＨＢＴと呼ぶ）等の能動素子、およびインダクタやキャパシタ等の伝送線路が形成される。
【００８０】
図８は、１ＧＨｚ付近の周波数で使用されるＭＭＩＣに形成されたパワーアンプ回路の一例を示す図である。図８に示すように、ＨＢＴで構成される３段のトランジスタＴｒ１〜Ｔｒ３によって電力増幅をしている。また、ＨＢＴで構成されるトランジスタＴｄ１〜Ｔｄ２は、制御電圧ＶｃｔｒｌによってトランジスタＴｒ１〜Ｔｒ２への電源電圧Ｖｃｃの供給を制御している。さらには、インダクタ１１１〜１１４が整合回路として、トランジスタＴｒ１〜Ｔｒ３に電気的に接合されている。
【００８１】
図９は、図８に示すパワーアンプ回路の各素子を配置した場合を示す図である。図９に示すように、領域１２１〜１２３がそれぞれトランジスタＴｒ１〜Ｔｒ３に対応し、領域１３１〜１３４がそれぞれスパイラルインダクタ１１１〜１１４に対応し、その他の領域がトランジスタＴｄ１〜Ｔｄ２やキャパシタに対応し、各領域の間は素子間を接合する伝送線路等に対応している。
【００８２】
このパワーアンプ回路が形成されるチップ全体の面積は５ｍｍ２ となり、スパイラルインダクタ１１１〜１１４が形成される領域１３１〜１３４の面積の合計はチップ全体の面積の約２５％となる。これらのインダクタ１１１〜１１４に実施の形態１〜４において説明したスパイラルインダクタを適用した場合のチップ全体の面積は、従来のスパイラルインダクタを適用した場合のチップ全体の面積の約９０％に縮小されることになる。
【００８３】
また、本実施の形態におけるＭＭＩＣのパワーアンプ回路の電源電圧Ｖｃｃに４．７Ｖを、制御電圧Ｖｃｔｒｌに３．４Ｖを印加したときの入出力パワー特性は、１ＧＨｚの周波数における入力パワー１ｍＷ（０ｄＢｍ）に対し、出力パワーが３．４Ｗ（３５．３ｄＢｍ）となり、電力負荷効率が３４％となる。一方、従来のスパイラルインダクタを用いたパワーアンプ回路の場合には、出力パワーが３．２Ｗ（３５．１ｄＢｍ）、電力負荷効率が３２％となる。したがって、本実施の形態におけるＭＭＩＣの方が、出力パワーおよび電力負荷効率ともに向上していることが判る。
【００８４】
以上説明したように、本実施の形態におけるＭＭＩＣによれば、チップ全体の面積を縮小することができ、パワーアンプ回路等の整合回路にスパイラルインダクタを適用した場合に特性を向上させることが可能となった。
【図面の簡単な説明】
【図１】（ａ）は、本発明のスパイラルインダクタの断面斜視図、（ｂ）は、その平面図である。
【図２】本発明の実施の形態１におけるスパイラルインダクタの製造工程を示す図である。
【図３】本発明および従来のスパイラルインダクタのＱ値と周波数との関係を示すグラフである。
【図４】本発明のスパイラルインダクタのＱ値と従来のスパイラルインダクタのＱ値との比と周波数との関係を示すグラフである。
【図５】本発明および従来のスパイラルインダクタの占有面積、スパイラル配線長、およびＱ値を示す表である。
【図６】本発明の実施の形態２におけるスパイラルインダクタの製造工程を示す図である。
【図７】本発明の実施の形態３におけるスパイラルインダクタの製造工程を示す図である。
【図８】本発明のスパイラルインダクタをＭＭＩＣに適用した場合のパワーアンプ回路の構成の一例を示す図である。
【図９】図８に示すパワーアンプ回路の各素子の配置を説明するための図である。
【図１０】（ａ）は、従来のスパイラルインダクタの断面図、（ｂ）は、その平面図である。
【符号の説明】
１００ スパイラルインダクタ
１０１ 半導体基板
１０２ 半導体基板に接する配線部
１０３ 半導体基板から離れた配線部
３０１ 半導体基板
３０２ 伝送線路
６０１ 配線パターン
６０２ レジストパターン
６０３ 配線膜
６０４ レジストパターン
７０１ 第１のレジスト
７０２ 第２のレジスト
７０３ 第２のレジストパターン
７０４ 第１のレジストパターン
７０５ 配線膜
８０１ レジストパターン
８０２ 絶縁膜
８０３ レジストパターン
８０４ 絶縁体パターン
８０５ 配線膜
１１１〜１１４ インダクタ素子
Ｔｒ１〜Ｔｒ３，Ｔｄ１，Ｔｄ２ ＨＢＴ
【発明の属する技術分野】
本発明は、移動通信、衛星通信または衛星放送等のマイクロ波領域で動作するモノリシックマイクロ波集積回路（以下、ＭＭＩＣと呼ぶ）において、高周波インピーダンスの整合に用いられるスパイラルインダクタに関し、特に、ＭＭＩＣの高集積化を可能にするスパイラルインダクタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、移動通信等のマイクロ波を利用した装置が広く普及し、その装置に搭載されるマイクロ波集積回路（ＭＩＣ）の開発も進んでいる。ＭＩＣは、一般にハイブリッド型とモノリシック型とに大別される。ハイブリッドＭＩＣは、ＧａＡｓＦＥＴ（ＧａＡｓ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等のトランジスタを、回路要素であるインダクタ素子、キャパシタ素子および抵抗等とともにアルミナ誘電体基板上に集積するもので、少量生産の特殊用途の回路に適している。
【０００３】
一方、モノリシックＭＩＣは、半導体基板上にトランジスタと回路要素とを同時に製造するもので、ＧａＡｓまたはＩｎＰ等の半絶縁性化合物半導体基板上に、インダクタ素子、キャパシタ素子および抵抗等の受動素子と、トランジスタおよびダイオード等の能動素子とが集積される。周波数が１ＧＨｚ以上の高い周波数帯域では、回路要素の寸法を小さくできるため、半導体基板面積を有効に利用できるモノリシックＩＣが適している。
【０００４】
ＭＭＩＣにおいて使用されるインダクタ素子の特性は、インダクタンスとＱ値とによって評価することができる。インダクタンスは、インダクタ素子の配線長が増加するとともに増加する値である。また、インダクタ素子の複素インピーダンスＺを次式で表すと、Ｑ値はリアクタンスと抵抗との比Ｘ／Ｒで表される。
【０００５】
Ｚ＝Ｒ＋ｊＸ（Ｒ：抵抗、Ｘ：リアクタンス） …（１）
このＱ値は、伝送される信号の無損失の度合いを表す因子であるということができ、伝送線路の抵抗の増加にともなって減少する値である。整合回路におけるインダクタ素子のＱ値の低下は、高周波信号の損失に大きく影響する。したがって、このＱ値を大きくして高周波信号の損失を小さくすることが重要となる。
【０００６】
また、上述したように、ＭＭＩＣはＧａＡｓまたはＩｎＰ等の高価な半絶縁性化合物半導体基板上に能動素子および受動素子を集積することが多い。このため、ＭＭＩＣを高集積化すれば半導体基板の面積を削減することができ、ＭＭＩＣの低コスト化が可能となる。ＭＭＩＣを高集積化するためには、集積回路を構成する素子の小型化が必要であり、その中でも大きな面積が必要となるインダクタ素子の小型化が特に重要となる。
【０００７】
図１０は、従来のＭＭＩＣにおいて形成されるスパイラルインダクタを示す図である。図１０（ｂ）に示すように、スパイラルインダクタ３００は、半導体基板３０１上に金属等の導電性物質からなる伝送線路３０２を渦巻き状に配置した構造を有している。スパイラルインダクタ３００の伝送線路３０２は幅３０３を有しており、さらに伝送線路３０２は間隔３０４だけ隔てて渦巻き状に１本の線路によって構成されている。また、スパイラルインダクタ３００は、インダクタとして機能させるために他の回路から隔離して形成する必要があり、他の回路と間隔３０５だけ隔てて形成されている。
【０００８】
【発明が解決しようとする課題】
このようにして形成されるスパイラルインダクタ３００の占有面積は、領域３０６の面積であり、伝送線路３０２の幅３０３、間隔３０４、３０５および伝送線路３０２の巻き数によって決定される。このスパイラルインダクタ３００を小型化するためには、伝送線路の幅３０３、間隔３０４または間隔３０５を小さくすれば良い。しかし、伝送線路の幅３０３を小さくすれば、抵抗Ｒの値が大きくなり、Ｑ値が低下して高周波信号の損失を招くことになり、インダクタとしての特性を低下させることになる。
【０００９】
また、間隔３０４はプロセスにおけるフォトリソグラフィ等の最小寸法の制約によって、ある一定の大きさ以上にする必要がある。また、間隔３０４があまりに狭いと、容量成分が発生することになり特性の低下を招くことになる。さらには、間隔３０５はスパイラルインダクタ３００を他の回路から隔離するために必要であるため、この間隔３０５を著しく小さくすることはできない。
【００１０】
このように、ＭＭＩＣを高集積化するために、従来のスパイラルインダクタの占有面積を小さくしようとすると、Ｑ値の低下や容量成分の発生等により特性の低下を招くという問題点があった。
【００１１】
本発明は、上記問題点を解決するためになされたものであり、第１の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、ＭＭＩＣの高集積化が可能なスパイラルインダクタを提供することである。
【００１２】
第２の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、高集積化が可能なスパイラルインダクタが形成されたＭＭＩＣを提供することである。
【００１３】
第３の目的は、Ｑ値の低下や容量成分の発生等により特性の低下を招くことなく、ＭＭＩＣの高集積化が可能なスパイラルインダクタを製造する方法を提供することである。
【００１４】
【課題を解決するための手段】
請求項１に記載のスパイラルインダクタは、信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部とを含み、第２の配線部が第１の配線部の上にならないように、第２の配線部が形成される。
【００１５】
第２の配線部は、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成されるので、特性の低下を招くことなく、スパイラルインダクタの占有面積を縮小することができる。
【００１６】
請求項２に記載のスパイラルインダクタは、請求項１記載のスパイラルインダクタであって、第１の配線部のうち第２の配線部に接していない方の端部が、隣接する第２の配線部のうち半導体基板から離れている方の端部の鉛直下にある。
【００１７】
第１の配線部のうち第２の配線部に接していない方の端部が、第２の配線部のうち半導体基板から離れている方の端部の鉛直下になるよう第２の配線部が形成されるので、スパイラルインダクタの占有面積を効果的に縮小することができる。
【００１８】
請求項３に記載のスパイラルインダクタは、請求項１または２記載のスパイラルインダクタであって、スパイラルインダクタはさらに半導体基板と第２の配線部との間に形成され、絶縁体によって形成されるパターンを含む。
【００１９】
半導体基板と第２の配線部との間に絶縁体のパターンが形成されるので、第２の配線部の強度を増すことが可能となる。
【００２０】
請求項４に記載のスパイラルインダクタは、信号伝送方向に沿って、一部が半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部と、半導体基板と第１の配線部および第２の配線部との間に形成され、絶縁体によって形成されるパターンとを含む。
【００２１】
半導体基板と第１の配線部および第２の配線部との間に絶縁体のパターンが形成されるので、第２の配線部の強度を増すことが可能となる。
【００２２】
請求項５に記載のモノリシックマイクロ波集積回路は、スパイラルインダクタを含む受動素子および能動素子が形成されるモノリシックマイクロ波集積回路であって、スパイラルインダクタは、信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成される第２の配線部とを含み、第２の配線部が第１の配線部の上にならないように、第２の配線部が形成される。
【００２３】
スパイラルインダクタに含まれる第２の配線部は、信号伝送方向に沿って、一方は第１の配線部に接するように形成され、他方は半導体基板から離れて形成されるので、特性の低下を招くことなく、スパイラルインダクタの占有面積を縮小することができる。
【００２４】
請求項６に記載のスパイラルインダクタの製造方法は、半導体基板上に配線膜をスパイラル形状に形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された配線膜の一方を覆うように第１のレジストパターンを形成するステップと、半導体基板に配線膜を蒸着するステップと、スパイラル形状に形成された配線膜と蒸着された配線膜とが重なる部分以外を覆うように第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして蒸着された配線膜を除去するステップと、第２のレジストパターンを除去するステップとを含む。
【００２５】
スパイラル形状に形成された配線膜と蒸着された配線膜とが重なる部分以外を覆うように第２のレジストパターンを形成し、第２のレジストパターンをマスクにして蒸着された配線膜を除去した後、第２のレジストパターンを除去するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００２６】
請求項７に記載のスパイラルインダクタの製造方法は、請求項６記載のスパイラルインダクタの製造方法であって、スパイラルインダクタの製造方法はさらに第１のレジストパターンを除去するステップを含む。
【００２７】
請求項８に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に第２のレジストを塗布するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００２８】
スパイラル形状に形成された第１のレジストパターンの一方を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００２９】
請求項９に記載のスパイラルインダクタの製造方法は、請求項８記載のスパイラルインダクタの製造方法であって、第２のレジストパターンを形成するステップは、第１のレジストパターン上にある第２のレジストパターンの端部を、断面が順テーパとなるよう形成し、第１のレジストパターンを除去するステップは、第１のレジストパターンの断面が逆テーパとなるよう除去する。
【００３０】
第１のレジストパターン上にある第２のレジストパターンの端部を、断面が順テーパとなるよう形成し、第１のレジストパターンの断面が逆テーパとなるよう第１のレジストパターンを除去するので、伝送線路を自己整合的に形成でき、特性誤差の少ないスパイラルインダクタを製造することが可能になる。
【００３１】
請求項１０に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に絶縁膜を形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして絶縁膜を除去するステップと、第２のレジストパターンを除去するステップと、絶縁膜をマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００３２】
スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして絶縁膜を除去し、第２のレジストパターンを除去し、絶縁膜をマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００３３】
請求項１１に記載のスパイラルインダクタの製造方法は、請求項１０記載のスパイラルインダクタので製造方法であって、絶縁膜を除去するステップは、第１のレジストパターン上にある絶縁膜の端部を、断面が順テーパとなるよう形成し、第１のレジストパターンを除去するステップは、第１のレジストパターンの断面が逆テーパとなるよう除去する。
【００３４】
第１のレジストパターン上にある絶縁膜の端部を、断面が順テーパとなるよう形成し、第１のレジストパターンの断面が逆テーパとなるよう第１のレジストパターンを除去するので、伝送線路を自己整合的に形成でき、特性誤差の少ないスパイラルインダクタを製造することが可能になる。
【００３５】
請求項１２に記載のスパイラルインダクタの製造方法は、半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、半導体基板に導電性膜を形成するステップと、信号伝送方向に沿って、スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、第２のレジストパターンをマスクにして導電性膜を除去するステップと、第２のレジストパターンを除去するステップと、導電性膜をマスクにして第１のレジストパターンを除去するステップと、半導体基板に配線膜を蒸着するステップとを含む。
【００３６】
スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成し、第２のレジストパターンをマスクにして導線性膜を除去し、第２のレジストパターンを除去し、導電性膜をマスクにして第１のレジストパターンを除去した後、半導体基板に配線膜を蒸着するので、信号伝送方向に沿って、配線部の一方は半導体基板に接するように形成され、他方は半導体基板から離れて形成される。したがって、特性の低下を招くことなく、占有面積を縮小することが可能なスパイラルインダクタを形成することができる。
【００３７】
【発明の実施の形態】
以下、図面を参照しながら、各実施の形態におけるスパイラルインダクタについて説明する。
【００３８】
（実施の形態１）
図１（ａ）は本発明の実施の形態１におけるスパイラルインダクタの断面斜視図を、図１（ｂ）はその平面図を示している。図１（ｂ）に示すように、スパイラルインダクタ１００は、半導体基板１０１上に金属等の導電性物質からなる伝送線路（１０２および１０３）を渦巻き状に配置した構造を有している。スパイラルインダクタ１００の伝送線路は、斜線で示した半導体基板１０１に接触している配線部１０２と、半導体基板１０１から離れて持ち上がった形状を有する配線部１０３とからなる。
【００３９】
間隔１０４は、伝送線路の配線部１０２の端部と、隣接する伝送線路の配線部１０２との間隔を示している。また、間隔１０５は、伝送線路の配線部１０３と、隣接する伝送線路の配線部１０２との最短距離を示している。ただし、これらの間隔１０４および１０５は、スパイラルインダクタの伝送線路を形成する際のプロセス上の制限において問題とならず、特性の低下をともなう容量成分が発生しない程度の寸法とする。具体的には、間隔１０４および１０５は、それぞれ１μｍ以上であれば良いが、高周波における特性を考慮すれば２μｍ以上である方が望ましい。
【００４０】
図１０を用いて説明した従来のスパイラルインダクタの場合、間隔３０４を上述した、たとえば１μｍ以上にする必要があった。しかし、本実施の形態におけるスパイラルインダクタにおいては、間隔１０４および１０５を１μｍ以上にすれば良い。すなわち、配線部１０３の幅に相当する長さだけ伝送線路を詰めて配置することが可能になる。このため、図１（ｂ）に示すように、本実施の形態におけるスパイラルインダクタ１００を上から見た場合、スパイラルインダクタ１００のうち、他の回路までの間隔（スペース）を除いた占有面積にくまなく伝送線路が巻かれたような構造となる。
【００４１】
また、スパイラルインダクタの占有面積を低減するには、配線部１０３の幅を配線部１０２の幅に対して１割以上に設定するのが望ましい。また、配線部１０３の下端は、配線部１０２の上端から間隔１０５だけ隔てて設けられている。したがって、スパイラルインダクタ１００を上から見た場合に、たとえ配線部１０３が隣接する配線部１０２にオーバラップして形成されたとしてもショートすることはなく、配線間の容量成分が増大することもない。
【００４２】
図２は、本実施の形態におけるスパイラルインダクタの製造工程の一例を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図２（ａ）に示すように、フォトリソグラフィ工程および蒸着等により、半導体基板上にスパイラル形状を有する配線パターン６０１を作成する。たとえば、半導体基板の全面に導電性金属膜を蒸着した後、レジスト等によりスパイラル形状のパターンを形成し、レジストに覆われた部分以外の部分をエッチング等によって除去することにより、配線パターン６０１を作成する。または、半導体基板上にレジストでスパイラル形状のパターンを形成し、その上に導電性金属膜を蒸着した後、レジストとその上の金属膜とを除去するリフトオフ工程を用いても良い。なお、本実施の形態においては、導電性金属膜としてＴｉ／Ａｕを用い、配線パターン６０１の厚さが２μｍ以下となるようにしている。
【００４３】
次に、図２（ｂ）に示すように、信号伝送方向に沿って、配線パターン６０１のいずれか一方の端を覆うようにレジストを形成し、フォトリソグラフィ工程によってこのレジストを加工して、スパイラル形状の配線パターン６０１に沿って連続したパターン６０２を形成する。本実施の形態においては、このパターン６０２の側面が角度６０５を有する順テーパとなるように形成され、パターン６０２の厚さが４μｍ以上となるようにしている。
【００４４】
次に、図２（ｃ）に示すように、配線膜６０３を半導体基板の全面に蒸着する。本実施の形態においては、配線膜６０３にＴｉ／Ａｕを用い、配線膜６０３の厚さが２μｍ以下となるようにしている。
【００４５】
そして、図２（ｄ）に示すように、レジストで覆った後にフォトリソグラフィ工程によりこのレジストを加工して、パターン６０４を形成する。
【００４６】
最後に、図２（ｄ）に示すレジスト６０４をマスクにして、上から見て配線パターン６０１と重なる配線膜６０３の部分をエッチングにより除去する。そして、有機溶剤による洗浄およびプラズマ処理等により、残ったレジスト６０２および６０４を除去することにより図２（ｅ）に示す配線パターンが形成される。このようにして、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００４７】
上述した工程においては、配線パターン６０１および６０３にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。また、レジスト６０２にノボラックポジレジストのフォトレジストやポリイミドを利用したり、絶縁体のＳｉＮ、ＳｉＯ２ 、酸化アルミニウムまたは窒化アルミニウム等を加工してパターン６０２を形成しても良い。
【００４８】
レジスト６０２に、上述したフォトレジストやポリイミド等の有機レジスト剤を用いた場合、図２（ｂ）に示す工程において露光、現像後に加熱処理を施すことにより、パターン６０２の順テーパ角６０５の形成に寄与するだけでなく、角度６０５を小さくしてパターン６０２の側面を滑らかにして、パターン６０２上に蒸着される配線膜の強度を向上させることもできる。
【００４９】
また、パターン６０２がポリイミド、ＳｉＮ、ＳｉＯ２ 、酸化アルミニウムまたは窒化アルミニウム等によって形成される場合、パターン６０２を除去せずに残すことができる。パターン６０２を残すことにより、スパイラルインダクタの強度が補強されるとともに、歩留まりが向上して量産に適した構造とすることができる。
【００５０】
次に、上述した本実施の形態におけるスパイラルインダクタの特性と、従来のスパイラルインダクタの特性とを比較した結果について説明する。図１０に示す従来のスパイラルインダクタにおける配線長を２，５７０μｍ、線路幅３０３を５μｍ、配線間隔３０４を５μｍ、およびインダクタ周囲スペース幅３０５を７０μｍとし、領域３０６の占有面積を１０２，４００μｍ２ とした。一方、本実施の形態におけるスパイラルインダクタの配線長および占有面積を従来のスパイラルインダクタと同じにし、配線幅（１０２、１０３）を１０μｍとした。
【００５１】
まず、本実施の形態におけるスパイラルインダクタのＳパラメータと、従来のスパイラルインダクタのＳパラメータとを求め、それぞれのインダクタンスを算出した結果、ほぼ同じ値を持つことが判った。
【００５２】
次に、ＳパラメータからそれぞれのＱ値を算出し、その周波数依存性を示すグラフを作成した。そのグラフを図３に示す。
【００５３】
図３に示すグラフは、横軸を周波数（ＧＨｚ）、縦軸をＱ値としており、本実施の形態におけるスパイラルインダクタのＱ値が、従来のスパイラルインダクタのＱ値よりも大きいことが判る。また、図４は本実施の形態におけるスパイラルインダクタのＱ値と、従来のスパイラルインダクタのＱ値との比を示すグラフである。本実施の形態におけるスパイラルインダクタのＱ値は、１０ＧＨｚ程度の周波数においても向上していることが判るが、１ＧＨｚまではほぼ一定値（約１．４３５）となっており、高周波領域では１ＧＨｚ付近において最も高い効果が得られることが判る。
【００５４】
図５は、本実施の形態におけるスパイラルインダクタと、従来のスパイラルインダクタとを、占有面積、配線長およびＱ値において比較した表である。ただし、従来のスパイラルインダクタの配線幅３０３を１０μｍ、および配線間隔３０４を１０μｍとし、本実施の形態における配線幅（１０２、１０３）を１０μｍとして、周波数２．２２３ＧＨｚにおいて同じインダクタンス（４．８ｎＨ）を持つときのスパイラルインダクタの各値を比較している。なお、インダクタ周囲スペース間隔はともに７０μｍとしている。
【００５５】
図５に示すように、インダクタンス４．８ｎＨのスパイラルインダクタを得るために必要な占有面積は、本実施の形態におけるスパイラルインダクタでは１０２，４００μｍ２ 、従来のスパイラルインダクタでは１５９，９００μｍ２ だけ必要になる。したがって、本実施の形態におけるスパイラルインダクタの占有面積は、従来のスパイラルインダクタの占有面積と比較して約６４％となり、面積を著しく縮小させることが可能になる。また、このときのＱ値においても、本実施の形態におけるスパイラルインダクタは４４．０であり、４１．９である従来のスパイラルインダクタと比較して向上していることが判る。
【００５６】
以上説明したように、本実施の形態におけるスパイラルインダクタによれば、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となった。
【００５７】
（実施の形態２）
図６は、本実施の形態におけるスパイラルインダクタの製造工程の一例を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図６（ａ）に示すように、有機または無機レジストを塗布し、フォトリソグラフィ工程によりレジストを加工して、半導体基板上にスパイラル形状を有するパターン７０１を作成する。このパターン７０１は、順テーパ角を有している。
【００５８】
次に、図６（ｂ）に示すように、レジスト７０２をその上に塗布する。そして、図６（ｃ）に示すように、レジスト７０２をフォトリソグラフィ工程により加工して、信号伝送方向に沿って、パターン７０１のいずれか一方のみを覆うようにパターン７０３を形成する。
【００５９】
次に、図６（ｄ）に示すように、パターン７０３をマスクにして、レジスト７０１を加工して逆テーパ角を有するパターン７０４を形成する。本実施の形態においては、このパターン７０３と７０４とを合わせた厚さを４μｍ以上となるようにしている。
【００６０】
次に、図６（ｅ）に示すように、配線膜７０５を半導体基板の全面に蒸着する。本実施の形態においては、配線膜７０５にＴｉ／Ａｕを用い、配線膜７０５の厚さが２μｍ以下となるようにしている。なお、配線パターン７０５にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。最後に、レジスト７０３および７０４を有機溶媒等によって洗浄して除去し、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００６１】
また、図６（ｄ）に示すレジスト７０４の形状をドライエッチングによって形成する場合、レジスト７０１とレジスト７０２とを選択エッチングが可能な材料とする必要がある。また、露光および現像により下地構造（７０３、７０４）を形成する場合、パターン７０２を露光および現像した後に、さらにパターン７０１を露光および現像できる材料を用いる必要がある。さらには、レジスト７０１とレジスト７０２とを、露光条件または現像条件が異なる組み合わせとする必要がある。たとえば、レジスト７０１に有機レジストであるポリメチルグルタルイミドポジフォトレジスト剤（以下、ＰＭＧＩと呼ぶ）を用い、レジスト７０２に有機レジストであるノボラックポジレジスト剤を用いる。そして、ＰＭＧＩを露光するときに、ノボラックポジレジスト剤の露光条件よりも短波長の紫外光を用いることにより、レジスト７０１とレジスト７０２とを別々に除去することが可能となる。
【００６２】
また、レジスト７０１に有機レジストを用いた場合、露光および現像によってレジスト７０１の断面を矩形の形状にすることができ、さらに加熱処理を施すことによってレジスト７０１を順テーパ角を有する形状にすることができるとともに、パターン側面を滑らかにすることも可能となる。したがって、レジスト７０１の上に形成されるパターン７０３の側面も滑らかになるため、その上に形成される配線膜７０５が切断されるのを防ぐことができる。
【００６３】
次に、パターン７０３および７０４を用いて伝送線路を形成する場合の自己整合的形成について説明する。図６（ｄ）に示すように、パターン７０３の左端が順テーパ角を有し、パターン７０４の左端が逆テーパ角を有している。このように、レジスト形状が順テーパ角と逆テーパ角とを有しているため、図６（ｅ）に示すように、配線膜７０５を蒸着した場合でもその上部先端位置７０６と半導体基板に接する配線部先端位置７０７とが水平位置において一致し、伝送線路が自己整合的に形成されることになる。しかも、上部先端位置７０６における配線７０５と、隣接する配線部先端位置７０７における配線７０５とがつながることはないため、アライメント精度に関係なく隣接する配線がショートしない。
【００６４】
このようにして、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することが可能となった。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００６５】
（実施の形態３）
図７は、本実施の形態におけるスパイラルインダクタの製造工程を示す図であり、（ａ）〜（ｅ）は、各工程におけるスパイラルインダクタの断面を示している。まず、図７（ａ）に示すように、有機または無機レジスト剤を塗布し、フォトリソグラフィ工程によりレジストを加工して、半導体基板上にスパイラル形状を有するパターン８０１を作成する。このパターン８０１は順テーパ角を有し、本実施の形態においては４μｍ以上となるようにしている。
【００６６】
次に、図７（ｂ）に示すように、Ｐ−ＣＶＤ法（Ｐｌａｓｍａ−Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）等により、その上から半導体基板全面に絶縁膜８０２を形成する。本実施の形態においては１μｍ以下となるようにしている。
【００６７】
次に、図７（ｃ）に示すように、絶縁膜８０２上にレジスト剤を塗布した後、フォトリソグラフィ工程によって絶縁膜８０２上にパターン８０３を形成する。このパターン８０３は、信号伝送方向に沿って、パターン８０１上に形成されたパターン８０２の片側のみが開口した形状を有している。
【００６８】
次に、図７（ｄ）に示すように、パターン８０３をマスクにし、絶縁膜８０２をエッチングしてパターン８０４を形成した後、レジスト８０３を剥離する。そして、図７（ｅ）に示すように、パターン８０４をマスクにしてエッチング等によりパターン８０１を加工する。
【００６９】
次に、図７（ｆ）に示すように、その上に配線膜８０５を蒸着してパターンを形成する。本実施の形態においては、配線膜８０５としてＴｉ／Ａｕを用い、配線膜８０５の厚さが２μｍ以下となるようにしている。なお、配線パターン８０５にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。最後に、レジスト８０１を有機溶媒等によって洗浄して除去し、図１（ａ）および（ｂ）に示すスパイラルインダクタが形成される。
【００７０】
また、レジスト８０１と絶縁膜８０２とは、選択エッチングができる材料を用いる必要がある。レジスト８０１にノボラックポジレジスト剤、ポリイミド、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等を用いた場合、図７（ｆ）に示す工程においてレジスト８０１を除去せずに残しても良い。これらの材料のうち、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等は互いに選択エッチングが可能であるので、絶縁膜８０２として用いることも可能である。
【００７１】
本実施の形態における工程で、パターン８０４を除去しないのは、持ち上がった配線パターン８０５の構造的な強度を増すためであり、レジスト８０１に除去する必要がない材料を用いることにより、さらに強度を増すことができる。その結果、スパイラルインダクタの歩留まりも向上し、量産に適した構造を有するということができる。
【００７２】
また、レジスト８０１に有機レジストを用いた場合、露光および現像によってレジスト８０１の断面を矩形の形状にすることができ、さらに加熱処理を施すことによってレジスト８０１を順テーパ角を有する形状にすることができるとともに、パターン側面を滑らかにすることも可能となる。したがって、レジスト８０１の上に形成されるパターン８０４の側面も滑らかになるため、その上に形成される配線膜８０５が切断されるのを防ぐことができる。
【００７３】
また、図７（ｅ）に示すように、パターン８０４の右端が順テーパ角を有し、パターン８０１の右端が逆テーパ角を有している。このように、レジスト形状が順テーパ角と逆テーパ角とを有しているため、図７（ｆ）に示すように、配線膜８０５を蒸着した場合でも伝送線路が自己整合的に形成されることになる。したがって、隣接する配線がつながることはないため、アライメント精度に関係なく隣接する配線がショートしない。
【００７４】
このようにして、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することが可能となった。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００７５】
（実施の形態４）
実施の形態４におけるスパイラルインダクタの製造工程は、図７に示す実施の形態３におけるスパイラルインダクタの製造工程と同じである。ただし、絶縁膜８０２の代わりに導電性膜を用いた点のみが異なる。したがって、重複する工程についての詳細な説明は繰返さない。なお、絶縁膜８０２の代わりに用いられる導電性膜の参照符号を８０２’とし、その導電性膜を加工することによって得られたパターンの参照符号を８０４’として説明する。
【００７６】
本実施の形態においては、導電性膜８０２’としてＴｉ／Ａｕを用い、レジストパターン８０１の厚さが４μｍ以上となるようにし、パターン８０４’および８０５を合わせた厚さが２μｍ以下となるようにしている。なお、導電性膜８０２’にＴｉ／Ａｕを用いたが、Ａｕ、Ｐｔ、ＴｉまたはＴｉ／Ｐｔ／Ａｕ等の導電性膜であれば同様の効果が得られる。
【００７７】
このように、配線パターン８０５の下に導電性膜８０４’を形成することにより、配線の導電性が増して抵抗が低減するので、高周波信号の損失を小さくすることが可能になる。すなわち、Ｑ値が増大してインダクタの特性が向上することになる。
【００７８】
また、実施の形態３において説明したように、レジスト８０１にノボラックポジレジスト剤、ポリイミド、ＳｉＯ２ 、ＳｉＮ、酸化アルミニウム、または窒化アルミニウム等を用いた場合、レジスト８０１を除去せずに残しても良い。
また、実施の形態３において説明したように、伝送線路が自己整合的に形成されるため、隣接する配線の間隔を一様にすることができ、特性誤差が少ないインダクタを形成することも可能となる。また、本実施の形態における工程によって作成されたスパイラルインダクタは、実施の形態１における工程によって作成されたスパイラルインダクタと同じ形状を有するため、同じインダクタンス値を有するスパイラルインダクタを、従来よりも小さい面積で実現することができ、Ｑ値においても改善することが可能となる。
【００７９】
（実施の形態５）
次に、本発明のスパイラルインダクタを適用したＭＭＩＣの実施の形態について説明する。このＭＭＩＣは、ＧａＡｓ等の半導体基板上にヘテロバイポーラトランジスタ（以下、ＨＢＴと呼ぶ）等の能動素子、およびインダクタやキャパシタ等の伝送線路が形成される。
【００８０】
図８は、１ＧＨｚ付近の周波数で使用されるＭＭＩＣに形成されたパワーアンプ回路の一例を示す図である。図８に示すように、ＨＢＴで構成される３段のトランジスタＴｒ１〜Ｔｒ３によって電力増幅をしている。また、ＨＢＴで構成されるトランジスタＴｄ１〜Ｔｄ２は、制御電圧ＶｃｔｒｌによってトランジスタＴｒ１〜Ｔｒ２への電源電圧Ｖｃｃの供給を制御している。さらには、インダクタ１１１〜１１４が整合回路として、トランジスタＴｒ１〜Ｔｒ３に電気的に接合されている。
【００８１】
図９は、図８に示すパワーアンプ回路の各素子を配置した場合を示す図である。図９に示すように、領域１２１〜１２３がそれぞれトランジスタＴｒ１〜Ｔｒ３に対応し、領域１３１〜１３４がそれぞれスパイラルインダクタ１１１〜１１４に対応し、その他の領域がトランジスタＴｄ１〜Ｔｄ２やキャパシタに対応し、各領域の間は素子間を接合する伝送線路等に対応している。
【００８２】
このパワーアンプ回路が形成されるチップ全体の面積は５ｍｍ２ となり、スパイラルインダクタ１１１〜１１４が形成される領域１３１〜１３４の面積の合計はチップ全体の面積の約２５％となる。これらのインダクタ１１１〜１１４に実施の形態１〜４において説明したスパイラルインダクタを適用した場合のチップ全体の面積は、従来のスパイラルインダクタを適用した場合のチップ全体の面積の約９０％に縮小されることになる。
【００８３】
また、本実施の形態におけるＭＭＩＣのパワーアンプ回路の電源電圧Ｖｃｃに４．７Ｖを、制御電圧Ｖｃｔｒｌに３．４Ｖを印加したときの入出力パワー特性は、１ＧＨｚの周波数における入力パワー１ｍＷ（０ｄＢｍ）に対し、出力パワーが３．４Ｗ（３５．３ｄＢｍ）となり、電力負荷効率が３４％となる。一方、従来のスパイラルインダクタを用いたパワーアンプ回路の場合には、出力パワーが３．２Ｗ（３５．１ｄＢｍ）、電力負荷効率が３２％となる。したがって、本実施の形態におけるＭＭＩＣの方が、出力パワーおよび電力負荷効率ともに向上していることが判る。
【００８４】
以上説明したように、本実施の形態におけるＭＭＩＣによれば、チップ全体の面積を縮小することができ、パワーアンプ回路等の整合回路にスパイラルインダクタを適用した場合に特性を向上させることが可能となった。
【図面の簡単な説明】
【図１】（ａ）は、本発明のスパイラルインダクタの断面斜視図、（ｂ）は、その平面図である。
【図２】本発明の実施の形態１におけるスパイラルインダクタの製造工程を示す図である。
【図３】本発明および従来のスパイラルインダクタのＱ値と周波数との関係を示すグラフである。
【図４】本発明のスパイラルインダクタのＱ値と従来のスパイラルインダクタのＱ値との比と周波数との関係を示すグラフである。
【図５】本発明および従来のスパイラルインダクタの占有面積、スパイラル配線長、およびＱ値を示す表である。
【図６】本発明の実施の形態２におけるスパイラルインダクタの製造工程を示す図である。
【図７】本発明の実施の形態３におけるスパイラルインダクタの製造工程を示す図である。
【図８】本発明のスパイラルインダクタをＭＭＩＣに適用した場合のパワーアンプ回路の構成の一例を示す図である。
【図９】図８に示すパワーアンプ回路の各素子の配置を説明するための図である。
【図１０】（ａ）は、従来のスパイラルインダクタの断面図、（ｂ）は、その平面図である。
【符号の説明】
１００ スパイラルインダクタ
１０１ 半導体基板
１０２ 半導体基板に接する配線部
１０３ 半導体基板から離れた配線部
３０１ 半導体基板
３０２ 伝送線路
６０１ 配線パターン
６０２ レジストパターン
６０３ 配線膜
６０４ レジストパターン
７０１ 第１のレジスト
７０２ 第２のレジスト
７０３ 第２のレジストパターン
７０４ 第１のレジストパターン
７０５ 配線膜
８０１ レジストパターン
８０２ 絶縁膜
８０３ レジストパターン
８０４ 絶縁体パターン
８０５ 配線膜
１１１〜１１４ インダクタ素子
Ｔｒ１〜Ｔｒ３，Ｔｄ１，Ｔｄ２ ＨＢＴ
Claims (12)
- 信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、
前記信号伝送方向に沿って、一方は前記第１の配線部に接するように形成され、他方は前記半導体基板から離れて形成される第２の配線部とを含み、
前記第２の配線部が前記第１の配線部の上にならないように、前記第２の配線部が形成される、スパイラルインダクタ。 - 前記第１の配線部のうち前記第２の配線部に接していない方の端部が、隣接する前記第２の配線部のうち前記半導体基板から離れている方の端部の鉛直下にある、請求項１記載のスパイラルインダクタ。
- 前記スパイラルインダクタはさらに、前記半導体基板と前記第２の配線部との間に形成され、絶縁体によって形成されるパターンを含む、請求項１または２記載のスパイラルインダクタ。
- 信号伝送方向に沿って、一部が半導体基板に接するように形成される第１の配線部と、
前記信号伝送方向に沿って、一方は前記第１の配線部に接するように形成され、他方は前記半導体基板から離れて形成される第２の配線部と、
前記半導体基板と前記第１の配線部および第２の配線部との間に形成され、絶縁体によって形成されるパターンとを含む、スパイラルインダクタ。 - スパイラルインダクタを含む受動素子および能動素子が形成されるモノリシックマイクロ波集積回路であって、
前記スパイラルインダクタは、信号伝送方向に沿って、半導体基板に接するように形成される第１の配線部と、
前記信号伝送方向に沿って、一方は前記第１の配線部に接するように形成され、他方は前記半導体基板から離れて形成される第２の配線部とを含み、
前記第２の配線部が前記第１の配線部の上にならないように、前記第２の配線部が形成される、モノリシックマイクロ波集積回路。 - 半導体基板上に配線膜をスパイラル形状に形成するステップと、
信号伝送方向に沿って、前記スパイラル形状に形成された配線膜の一方を覆うように第１のレジストパターンを形成するステップと、
前記半導体基板に配線膜を蒸着するステップと、
前記スパイラル形状に形成された配線膜と前記蒸着された配線膜とが重なる部分以外を覆うように第２のレジストパターンを形成するステップと、
前記第２のレジストパターンをマスクにして前記蒸着された配線膜を除去するステップと、
前記第２のレジストパターンを除去するステップとを含むスパイラルインダクタの製造方法。 - 前記スパイラルインダクタの製造方法はさらに、前記第１のレジストパターンを除去するステップを含む、請求項６記載のスパイラルインダクタの製造方法。
- 半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、
前記半導体基板に第２のレジストを塗布するステップと、
信号伝送方向に沿って、前記スパイラル形状に形成された第１のレジストパターンの一方を覆うように前記第２のレジストを加工して第２のレジストパターンを形成するステップと、
前記第２のレジストパターンをマスクにして前記第１のレジストパターンを除去するステップと、
前記半導体基板に配線膜を蒸着するステップとを含むスパイラルインダクタの製造方法。 - 前記第２のレジストパターンを形成するステップは、前記第１のレジストパターン上にある前記第２のレジストパターンの端部を、断面が順テーパとなるよう形成し、
前記第１のレジストパターンを除去するステップは、前記第１のレジストパターンの断面が逆テーパとなるよう除去する、請求項８記載のスパイラルインダクタの製造方法。 - 半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、
前記半導体基板に絶縁膜を形成するステップと、
信号伝送方向に沿って、前記スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、
前記第２のレジストパターンをマスクにして前記絶縁膜を除去するステップと、
前記第２のレジストパターンを除去するステップと、
前記絶縁膜をマスクにして前記第１のレジストパターンを除去するステップと、
前記半導体基板に配線膜を蒸着するステップとを含むスパイラルインダクタの製造方法。 - 前記絶縁膜を除去するステップは、前記第１のレジストパターン上にある前記絶縁膜の端部を、断面が順テーパとなるよう形成し、
前記第１のレジストパターンを除去するステップは、前記第１のレジストパターンの断面が逆テーパとなるよう除去する、請求項１０記載のスパイラルインダクタの製造方法。 - 半導体基板上に第１のレジストパターンをスパイラル形状に形成するステップと、
前記半導体基板に導電性膜を形成するステップと、
信号伝送方向に沿って、前記スパイラル形状に形成された第１のレジストパターンの一方以外を覆うように第２のレジストを加工して第２のレジストパターンを形成するステップと、
前記第２のレジストパターンをマスクにして前記導電性膜を除去するステップと、
前記第２のレジストパターンを除去するステップと、
前記導電性膜をマスクにして前記第１のレジストパターンを除去するステップと、
前記半導体基板に配線膜を蒸着するステップとを含むスパイラルインダクタの製造方法。
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| Application Number | Priority Date | Filing Date | Title |
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| JP22708998A JP3577222B2 (ja) | 1998-08-11 | 1998-08-11 | スパイラルインダクタ、それが形成されたモノリシックマイクロ波集積回路およびその製造方法 |
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| JP2000058758A JP2000058758A (ja) | 2000-02-25 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7977767B2 (en) | 2007-12-20 | 2011-07-12 | Panasonic Corporation | Spiral planar inductor and manufacturing method thereof |
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1998
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| JP2000058758A (ja) | 2000-02-25 |
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