JPH0936312A - インダクタンス素子およびその製造方法 - Google Patents
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Abstract
(57)【要約】
【目的】インダクタンス素子の小型化を図るとともに共
振周波数をより高周波数側にシフトし使用可能周波数帯
域を広げる。 【構成】第２層配線１０が、インダクタンス素子パター
ンの相互に隣接する導体の間の第２絶縁層１４にこれら
導体と沿うように形成した溝１７を有する。
振周波数をより高周波数側にシフトし使用可能周波数帯
域を広げる。 【構成】第２層配線１０が、インダクタンス素子パター
ンの相互に隣接する導体の間の第２絶縁層１４にこれら
導体と沿うように形成した溝１７を有する。
Description
【０００１】
【産業上の利用分野】本発明はインダクタンス素子およ
びその製造方法に関し、特に半導体基板上に形成した平
面形状型のインダクタンス素子およびその製造方法に関
する。
びその製造方法に関し、特に半導体基板上に形成した平
面形状型のインダクタンス素子およびその製造方法に関
する。
【０００２】
【従来の技術】従来、マイクロ波モノリシックＩＣ（Ｍ
ＭＩＣ）等に用いられる一般的なインダクタンス素子と
しては、半導体基板上に形成するスパイラル型のインダ
クタンス素子がある。
ＭＩＣ）等に用いられる一般的なインダクタンス素子と
しては、半導体基板上に形成するスパイラル型のインダ
クタンス素子がある。
【０００３】従来のインダクタンス素子を平面図および
そのＸ−ｘ断面図でそれぞれ示す図８（Ａ），（Ｂ）を
参照すると、この従来のインダクタンス素子は、半導体
基板１１上に形成した第１絶縁層１２と、第２絶縁層１
４と、第２絶縁層１４上にスパイラル状に形成したイン
ダクタンス素子である第２層配線１０と、第１絶縁層１
２上の一部に形成し外部回路との接続線となる第１層配
線１３と、第２層配線１０のスパイラルの中心部および
外部にそれぞれ形成され第２層配線１０と第１層配線１
３とを接続しスルーホールで形成された２つのコンタク
トホール１６Ａ，１６Ｂとを備える。
そのＸ−ｘ断面図でそれぞれ示す図８（Ａ），（Ｂ）を
参照すると、この従来のインダクタンス素子は、半導体
基板１１上に形成した第１絶縁層１２と、第２絶縁層１
４と、第２絶縁層１４上にスパイラル状に形成したイン
ダクタンス素子である第２層配線１０と、第１絶縁層１
２上の一部に形成し外部回路との接続線となる第１層配
線１３と、第２層配線１０のスパイラルの中心部および
外部にそれぞれ形成され第２層配線１０と第１層配線１
３とを接続しスルーホールで形成された２つのコンタク
トホール１６Ａ，１６Ｂとを備える。
【０００４】次に、図８を参照して、従来のインダクタ
ンス素子の動作について説明すると、このスパイラル型
のインダクタンス素子は、その形状寸法によりおおよそ
のインダクタンス値が次の実験式により計算できる。 Ｌ＝０．２７×Ｄ8/3 ／｛Ｐ5/3 ×（１＋１／ｒ）5/3 ｝………………（１） ただし、Ｌ：インダクタンス値（ｎＨ） Ｄ：スパイラルの１辺（ｍｍ） ｒ＝ｐ／ｑ ｐ：導体幅（ｍｍ） ｑ：導体間隔（ｍｍ） 特にｐ＝ｑならば（１）式は次のようになる。 Ｌ＝０．０８５×Ｄ8/3 ／Ｐ5/3 ……………………………………………（２） 例えば、図８のインダクタンス素子でｐ＝ｑ＝０．０５
ｍｍ，Ｄ＝０．５ｍｍとするとインダクタンス値Ｌは
（１）または（２）式よりおおよそ２ｎＨと計算でき
る。
ンス素子の動作について説明すると、このスパイラル型
のインダクタンス素子は、その形状寸法によりおおよそ
のインダクタンス値が次の実験式により計算できる。 Ｌ＝０．２７×Ｄ8/3 ／｛Ｐ5/3 ×（１＋１／ｒ）5/3 ｝………………（１） ただし、Ｌ：インダクタンス値（ｎＨ） Ｄ：スパイラルの１辺（ｍｍ） ｒ＝ｐ／ｑ ｐ：導体幅（ｍｍ） ｑ：導体間隔（ｍｍ） 特にｐ＝ｑならば（１）式は次のようになる。 Ｌ＝０．０８５×Ｄ8/3 ／Ｐ5/3 ……………………………………………（２） 例えば、図８のインダクタンス素子でｐ＝ｑ＝０．０５
ｍｍ，Ｄ＝０．５ｍｍとするとインダクタンス値Ｌは
（１）または（２）式よりおおよそ２ｎＨと計算でき
る。
【０００５】このようなスパイラル型のインダクタンス
素子はスパイラルの中心部から外部へ電気的接続をとる
必要があり、第１層配線１３を引き出し線として２つの
コンタクトホール１６Ａ，１６Ｂにより第２層配線１０
と第１層配線１３を電気的に接続して外部回路へ接続し
ている。
素子はスパイラルの中心部から外部へ電気的接続をとる
必要があり、第１層配線１３を引き出し線として２つの
コンタクトホール１６Ａ，１６Ｂにより第２層配線１０
と第１層配線１３を電気的に接続して外部回路へ接続し
ている。
【０００６】近年、半導体装置の小型化やコストダウン
のために受動素子に対しても小型化の要求が強くなって
きている。インダクタンス素子では、小型化のためスパ
イラルパターンを小さくすることにより達成される。こ
の場合、第２層配線１０のインダクタンス形成部の導体
幅ｐおよび導体間隔ｑを小さくする方法がある。
のために受動素子に対しても小型化の要求が強くなって
きている。インダクタンス素子では、小型化のためスパ
イラルパターンを小さくすることにより達成される。こ
の場合、第２層配線１０のインダクタンス形成部の導体
幅ｐおよび導体間隔ｑを小さくする方法がある。
【０００７】例えば、図８（Ａ）において、Ｐ＝０．０
５ｍｍ，ｑ＝０．１ｍｍ，Ｄ＝０．６４ｍｍとすると、
（１）式よりインダクタンスは約２ｎＨとなる。このパ
ターンを比誘電率εｒ＝１２．７のＧａＡｓ基板上に形
成すると、この形状での線間容量は導体間をコプレナー
ストリップ線路構造と考えた場合約０．１２ｐＦとな
る。この場合の共振周波数ｆ０＝１／（２π ＬＣ）を
計算すると、ｆ０＝１０．３ＧＨｚ程度である。
５ｍｍ，ｑ＝０．１ｍｍ，Ｄ＝０．６４ｍｍとすると、
（１）式よりインダクタンスは約２ｎＨとなる。このパ
ターンを比誘電率εｒ＝１２．７のＧａＡｓ基板上に形
成すると、この形状での線間容量は導体間をコプレナー
ストリップ線路構造と考えた場合約０．１２ｐＦとな
る。この場合の共振周波数ｆ０＝１／（２π ＬＣ）を
計算すると、ｆ０＝１０．３ＧＨｚ程度である。
【０００８】次にこのスパイラルパターンを小型化のた
め面積比で６０％に低減するように、ｐ＝ｑ＝０．０５
ｍｍ，Ｄ＝０．５ｍｍとすると、インダクタンスは約２
ｎＨと同一であるが、配線間容量は約０．１４ｐＦと増
加し、共振周波数ｆ０も９．５ＧＨｚと上記に比べ０．
８ＧＨｚ程度低下する。
め面積比で６０％に低減するように、ｐ＝ｑ＝０．０５
ｍｍ，Ｄ＝０．５ｍｍとすると、インダクタンスは約２
ｎＨと同一であるが、配線間容量は約０．１４ｐＦと増
加し、共振周波数ｆ０も９．５ＧＨｚと上記に比べ０．
８ＧＨｚ程度低下する。
【０００９】
【発明が解決しようとする課題】上述した従来のインダ
クタンス素子は、小型化のためインダクタンス形成部の
導体間隔を小さくすると、導体間の線間容量の影響が大
きくなり共振周波数が低減するため動作上限周波数が制
限されるという欠点があった。
クタンス素子は、小型化のためインダクタンス形成部の
導体間隔を小さくすると、導体間の線間容量の影響が大
きくなり共振周波数が低減するため動作上限周波数が制
限されるという欠点があった。
【００１０】
【課題を解決するための手段】本発明のインダクタンス
素子は、基板の一主面に形成した絶縁層と前記絶縁層上
に形成した導体層とを有し、前記導体層が所望のインダ
クタンス値を持つように予め定めたパターンで形成した
インダクタンス部と、前記インダクタンス部を外部回路
に接続するリード部とから成るインダクタンス素子にお
いて、前記インダクタンス部が、前記パターンの相互に
隣接する第１，第２の導体の間の前記絶縁層にこれら第
１，第２の導体と沿うように形成した溝を有して構成さ
れている。
素子は、基板の一主面に形成した絶縁層と前記絶縁層上
に形成した導体層とを有し、前記導体層が所望のインダ
クタンス値を持つように予め定めたパターンで形成した
インダクタンス部と、前記インダクタンス部を外部回路
に接続するリード部とから成るインダクタンス素子にお
いて、前記インダクタンス部が、前記パターンの相互に
隣接する第１，第２の導体の間の前記絶縁層にこれら第
１，第２の導体と沿うように形成した溝を有して構成さ
れている。
【００１１】本発明のインダクタンス素子の製造方法
は、基板の一主面に形成した絶縁層と前記絶縁層上に形
成した導体層とを有し、前記導体層が所望のインダクタ
ンス値を持つように予め定めたパターンで形成したイン
ダクタンス部と、前記インダクタンス部を外部回路に接
続するリード部とから成り、前記インダクタンス部が前
記パターンの相互に隣接する第１，第２の導体の間の前
記絶縁層にこれら第１，第２の導体と沿うように形成し
た溝を有するインダクタンス素子の製造方法において、
前記基板に第１の膜厚で第１の絶縁層を成膜し、この第
１の絶縁層上に第１層配線を形成し、この第１層配線を
所望の形状にパターニングし、前記第１の絶縁層および
第１層配線の上に第２の絶縁層を第２の膜厚で成膜し、
前記第２の絶縁層の表面を平坦化する工程と、コンタク
トホールと前記溝とを開口・形成する工程と、前記第２
の絶縁層上にフォトレジストをパターニングし、めっき
用の導電路となるめっきパスを形成するため少なくとも
１つの金属を第３の膜厚で成膜する工程と、めっき法を
用いて前記インダクタンス部となる第２層配線を形成し
てフォトレジストを除去する工程とを含むことを特徴と
するものである。
は、基板の一主面に形成した絶縁層と前記絶縁層上に形
成した導体層とを有し、前記導体層が所望のインダクタ
ンス値を持つように予め定めたパターンで形成したイン
ダクタンス部と、前記インダクタンス部を外部回路に接
続するリード部とから成り、前記インダクタンス部が前
記パターンの相互に隣接する第１，第２の導体の間の前
記絶縁層にこれら第１，第２の導体と沿うように形成し
た溝を有するインダクタンス素子の製造方法において、
前記基板に第１の膜厚で第１の絶縁層を成膜し、この第
１の絶縁層上に第１層配線を形成し、この第１層配線を
所望の形状にパターニングし、前記第１の絶縁層および
第１層配線の上に第２の絶縁層を第２の膜厚で成膜し、
前記第２の絶縁層の表面を平坦化する工程と、コンタク
トホールと前記溝とを開口・形成する工程と、前記第２
の絶縁層上にフォトレジストをパターニングし、めっき
用の導電路となるめっきパスを形成するため少なくとも
１つの金属を第３の膜厚で成膜する工程と、めっき法を
用いて前記インダクタンス部となる第２層配線を形成し
てフォトレジストを除去する工程とを含むことを特徴と
するものである。
【００１２】
【実施例】次に、本発明の第１の実施例を図８と共通の
構成要素には共通の参照文字／数字を付して同様に平面
図およびそのＸ−ｘ断面図でそれぞれ示す図１（Ａ），
（Ｂ）を参照すると、この図に示す本実施例のインダク
タンス素子は、従来と共通の半導体基板１１上に形成し
た第１絶縁層１２と、第２絶縁層１４と、第２層配線１
０と、第１層配線１３と、２つのコンタクトホール１６
Ａ，１６Ｂとに加えて、第２層配線１０の導体間の第１
絶縁層１２と第２絶縁層１４とに形成した溝１７を備え
る。
構成要素には共通の参照文字／数字を付して同様に平面
図およびそのＸ−ｘ断面図でそれぞれ示す図１（Ａ），
（Ｂ）を参照すると、この図に示す本実施例のインダク
タンス素子は、従来と共通の半導体基板１１上に形成し
た第１絶縁層１２と、第２絶縁層１４と、第２層配線１
０と、第１層配線１３と、２つのコンタクトホール１６
Ａ，１６Ｂとに加えて、第２層配線１０の導体間の第１
絶縁層１２と第２絶縁層１４とに形成した溝１７を備え
る。
【００１３】次に、図１およびその形成工程を工程断面
図で示す図２（Ａ）〜（Ｄ）を参照して本実施例のイン
ダクタンス素子の製造方法について説明すると、まず半
導体基板１１に７００ｎｍの膜厚でプラズマＣＶＤ等の
方法により第１絶縁層１２を成膜し、その上に第１層配
線１３を蒸着あるいはスパッタリングにより形成し、フ
ォトレジストをマスクに用いてドライエッチングにより
所望の形状にパターニングする。次に、第１絶縁層１２
および第１層配線１３の上に層間膜である第２絶縁層１
４をプラズマＣＶＤ等により１μｍの厚さで成膜した
後、ＳＯＧやフォトレジストによるエッチング等で第２
絶縁層１４の表面を平坦化する（Ａ）。
図で示す図２（Ａ）〜（Ｄ）を参照して本実施例のイン
ダクタンス素子の製造方法について説明すると、まず半
導体基板１１に７００ｎｍの膜厚でプラズマＣＶＤ等の
方法により第１絶縁層１２を成膜し、その上に第１層配
線１３を蒸着あるいはスパッタリングにより形成し、フ
ォトレジストをマスクに用いてドライエッチングにより
所望の形状にパターニングする。次に、第１絶縁層１２
および第１層配線１３の上に層間膜である第２絶縁層１
４をプラズマＣＶＤ等により１μｍの厚さで成膜した
後、ＳＯＧやフォトレジストによるエッチング等で第２
絶縁層１４の表面を平坦化する（Ａ）。
【００１４】次に、公知のリソグラフィ技術によりパタ
ーニング済のフォトレジスト１５をマスクに用いて、コ
ンタクトホール１６と溝１７とを公知のエッチング技術
で開口・形成する（Ｂ）。
ーニング済のフォトレジスト１５をマスクに用いて、コ
ンタクトホール１６と溝１７とを公知のエッチング技術
で開口・形成する（Ｂ）。
【００１５】この後、公知のリソグラフィ技術でフォト
レジスト１８をパターニングし、蒸着法あるいはスパッ
タリング法によってめっき用の導電路となるめっきパス
１９を形成するためＴｉ，Ｐｔ，Ａｕの各々を１５０，
５０，２００ｎｍの厚さでそれぞれ成膜する（Ｃ）。
レジスト１８をパターニングし、蒸着法あるいはスパッ
タリング法によってめっき用の導電路となるめっきパス
１９を形成するためＴｉ，Ｐｔ，Ａｕの各々を１５０，
５０，２００ｎｍの厚さでそれぞれ成膜する（Ｃ）。
【００１６】次に、Ａｕ等の電解あるいは無電解のめっ
き法を用いてスパイラル部となる第２層配線１０を形成
してフォトレジストＢ１８を除去する（Ｄ）。
き法を用いてスパイラル部となる第２層配線１０を形成
してフォトレジストＢ１８を除去する（Ｄ）。
【００１７】このような構造にすることにより第２層配
線１０の導体間すなわち溝１７の誘電率は空気の誘電率
１に近くなる。例えば、第２絶縁層１がＳｉＯ2 の場
合、その誘電率３．８であるので第２層配線１０間の配
線間容量は約１／３に低減し、共振周波数の低下を抑制
できる。
線１０の導体間すなわち溝１７の誘電率は空気の誘電率
１に近くなる。例えば、第２絶縁層１がＳｉＯ2 の場
合、その誘電率３．８であるので第２層配線１０間の配
線間容量は約１／３に低減し、共振周波数の低下を抑制
できる。
【００１８】次に、本発明の第２の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図３
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、外部接続用の第１層配線１３とコンタクトホール１
６の代りに外部接続用のＡｕあるいはＡｇ等のボンディ
ングワイヤ２１を備えることである。
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図３
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、外部接続用の第１層配線１３とコンタクトホール１
６の代りに外部接続用のＡｕあるいはＡｇ等のボンディ
ングワイヤ２１を備えることである。
【００１９】本実施例の構造は、第１の実施例と同様の
溝１７による第１層配線間１０の導体間の誘電率低下に
よる配線間容量減少に加えて、外部回路の接続にボンデ
ィングワイヤ２１による空中配線を用いることにより、
インダクタンス素子全体の寄生容量が減少するため、共
振周波数の低下を一層抑制できる。
溝１７による第１層配線間１０の導体間の誘電率低下に
よる配線間容量減少に加えて、外部回路の接続にボンデ
ィングワイヤ２１による空中配線を用いることにより、
インダクタンス素子全体の寄生容量が減少するため、共
振周波数の低下を一層抑制できる。
【００２０】次に、本発明の第３の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図４
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１，第２の実施例との相
違点は、半導体基板１１に形成した第１絶縁層１２と第
２絶縁層１４との代りに、アルミナ基板等の絶縁基板３
１に直接溝１７と第２層配線１０を形成することであ
る。
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図４
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１，第２の実施例との相
違点は、半導体基板１１に形成した第１絶縁層１２と第
２絶縁層１４との代りに、アルミナ基板等の絶縁基板３
１に直接溝１７と第２層配線１０を形成することであ
る。
【００２１】次に、本発明の第４の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図５
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、インダクタンス素子をスパイラル型に形成した第１
層配線１０の代りに、インダクタンス素子をつずら折れ
状（メアンダ型）に形成した第１層配線１０Ａを備える
ことである。
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図５
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、インダクタンス素子をスパイラル型に形成した第１
層配線１０の代りに、インダクタンス素子をつずら折れ
状（メアンダ型）に形成した第１層配線１０Ａを備える
ことである。
【００２２】次に、本発明の第５の実施例を図１と共通
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図６
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、溝１７の代りに第２層配線の導体間および導体の外
側に沿うように第１絶縁層上に形成した接地配線５１
と、接地接続用コンタクトホール５２とを備えることで
ある。
の構成要素には共通の参照文字／数字を付して同様に平
面図およびそのＸ−ｘ断面図でそれぞれ示す図６
（Ａ），（Ｂ）を参照すると、この図に示す本実施例の
インダクタンス素子と上述の第１の実施例との相違点
は、溝１７の代りに第２層配線の導体間および導体の外
側に沿うように第１絶縁層上に形成した接地配線５１
と、接地接続用コンタクトホール５２とを備えることで
ある。
【００２３】次に、図６およびその形成工程を工程断面
図で示す図７（Ａ）〜（Ｄ）を参照して本実施例のイン
ダクタンス素子の製造方法における第１の実施例との相
違点について説明すると、第１絶縁層１２の形成後、公
知のエッチング技術により第１層配線１３対応の場所に
開口し、第１絶縁層１２の全面に蒸着またはスパッタリ
ング法により接地配線５１対応の導体膜としてＷ，Ａｕ
の各々を１００，４００ｎｍの厚さでそれぞれ成膜す
る。次に公知のリソグラフィ技術およびドライエッチン
グ技術により第１層配線１３と接地配線５１とを形成す
る（Ａ）。次に、膜厚１μｍの第２絶縁層１４の成膜お
よび平坦化後（Ｂ）、コンタクトホール１６と接地用コ
ンタクトホール５２とを所望の場所に形成し、全面にめ
っきパス１９を成膜する（Ｃ）。以下第１の実施例と同
様に、フォトレジストのパターニング、第２層配線１０
の形成を行う（Ｄ，Ｅ）。
図で示す図７（Ａ）〜（Ｄ）を参照して本実施例のイン
ダクタンス素子の製造方法における第１の実施例との相
違点について説明すると、第１絶縁層１２の形成後、公
知のエッチング技術により第１層配線１３対応の場所に
開口し、第１絶縁層１２の全面に蒸着またはスパッタリ
ング法により接地配線５１対応の導体膜としてＷ，Ａｕ
の各々を１００，４００ｎｍの厚さでそれぞれ成膜す
る。次に公知のリソグラフィ技術およびドライエッチン
グ技術により第１層配線１３と接地配線５１とを形成す
る（Ａ）。次に、膜厚１μｍの第２絶縁層１４の成膜お
よび平坦化後（Ｂ）、コンタクトホール１６と接地用コ
ンタクトホール５２とを所望の場所に形成し、全面にめ
っきパス１９を成膜する（Ｃ）。以下第１の実施例と同
様に、フォトレジストのパターニング、第２層配線１０
の形成を行う（Ｄ，Ｅ）。
【００２４】接地配線５１は接地用コンタクトホール５
２経由して接地されているため、第２層配線１０の導体
間は接地配線５１で静電遮蔽され、これら導体間の容量
が減少し、共振周波数の低下を抑制できる。
２経由して接地されているため、第２層配線１０の導体
間は接地配線５１で静電遮蔽され、これら導体間の容量
が減少し、共振周波数の低下を抑制できる。
【００２５】
【発明の効果】以上説明したように、本発明のインダク
タンス素子およびその製造方法は、インダクタンス部
が、相互に隣接する導体間の絶縁層にこれら導体と沿う
ように形成した溝を有することにより、導体間の実効誘
電率したがって容量が減少し、共振周波数の低下を抑制
できるので、動作周波数の上限の制約を緩和するととも
に、小型化した回路素子を提供できるという効果を有す
る。
タンス素子およびその製造方法は、インダクタンス部
が、相互に隣接する導体間の絶縁層にこれら導体と沿う
ように形成した溝を有することにより、導体間の実効誘
電率したがって容量が減少し、共振周波数の低下を抑制
できるので、動作周波数の上限の制約を緩和するととも
に、小型化した回路素子を提供できるという効果を有す
る。
【図１】本発明のインダクタンス素子の第１の実施例を
示す平面図および断面図である。
示す平面図および断面図である。
【図２】本実施例のインダクタンス素子の製造方法を断
面図で示す工程図である。
面図で示す工程図である。
【図３】本発明のインダクタンス素子の第２の実施例を
示す平面図および断面図である。
示す平面図および断面図である。
【図４】本発明のインダクタンス素子の第３の実施例を
示す平面図および断面図である。
示す平面図および断面図である。
【図５】本発明のインダクタンス素子の第４の実施例を
示す平面図および断面図である。
示す平面図および断面図である。
【図６】本発明のインダクタンス素子の第５の実施例を
示す平面図および断面図である。
示す平面図および断面図である。
【図７】本実施例のインダクタンス素子の製造方法を断
面図で示す工程図である。
面図で示す工程図である。
【図８】従来のインダクタンス素子の一例を示す平面図
および断面図である。
および断面図である。
【符号の説明】 １１ 半導体基板 １２ 第１絶縁層 １３ 第１層配線 １４ 第２絶縁層 １５，１８ フォトレジスト １６ コンタクトホール １７ 溝 １９ めっきパス ２１ ボンディングワイヤ ３１ 絶縁基板 ５１ 接地配線 ５２ 接地用コンタクトホール
Claims (9)
- 【請求項１】 基板の一主面に形成した絶縁層と前記絶
縁層上に形成した導体層とを有し、前記導体層が所望の
インダクタンス値を持つように予め定めたパターンで形
成したインダクタンス部と、前記インダクタンス部を外
部回路に接続するリード部とから成るインダクタンス素
子において、 前記インダクタンス部が、前記パターンの相互に隣接す
る第１，第２の導体の間の前記絶縁層にこれら第１，第
２の導体と沿うように形成した溝を有することを特徴と
するインダクタンス素子。 - 【請求項２】 前記基板が半導体基板であることを特徴
とする請求項１記載のインダクタンス素子。 - 【請求項３】 前記基板が誘電体基板であることを特徴
とする請求項１記載のインダクタンス素子。 - 【請求項４】 前記パターンがスパイラル型であること
を特徴とする請求項１記載のインダクタンス素子。 - 【請求項５】 前記パターンがメアンダ型であることを
特徴とする請求項１記載のインダクタンス素子。 - 【請求項６】 基板の一主面に形成した絶縁層と前記絶
縁層上に形成した導体層とを有し、前記導体層が所望の
インダクタンス値を持つように予め定めたパターンで形
成したインダクタンス部と、前記インダクタンス部を外
部回路に接続するリード部とから成るインダクタンス素
子において、 前記インダクタンス部が、前記パターンの外周および相
互に隣接する第１，第２の導体の間の前記絶縁層内にこ
れら第１，第２の導体と沿うように形成した接地用導体
を有することを特徴とするインダクタンス素子。 - 【請求項７】 前記リード部が、前記外部回路と接続す
るボンディングワイヤを備える特徴とする請求項１また
は２記載のインダクタンス素子。 - 【請求項８】 基板の一主面に形成した絶縁層と前記絶
縁層上に形成した導体層とを有し、前記導体層が所望の
インダクタンス値を持つように予め定めたパターンで形
成したインダクタンス部と、前記インダクタンス部を外
部回路に接続するリード部とから成り、前記インダクタ
ンス部が前記パターンの相互に隣接する第１，第２の導
体の間の前記絶縁層にこれら第１，第２の導体と沿うよ
うに形成した溝を有するインダクタンス素子の製造方法
において、 前記基板に第１の膜厚で第１の絶縁層を成膜し、この第
１の絶縁層上に第１の配線層を形成し、この第１の配線
層を所望の形状にパターニングして第１層配線を形成
し、前記第１の絶縁層および第１層配線の上に第２の絶
縁層を所定の膜厚で成膜し、この第２の絶縁層の表面を
平坦化する工程と、 前記第２の絶縁層にコンタクトホールと前記溝とを開口
・形成する工程と、 前記第２の絶縁層上にフォトレジストをパターニング
し、少なくとも１つの金属層を第３の膜厚で成膜する工
程と、 めっき法を用いて前記インダクタンス部となる第２層配
線を形成してフォトレジストを除去する工程とを含むこ
とを特徴とするインダクタンス素子の製造方法。 - 【請求項９】 基板の一主面に形成した絶縁層と前記絶
縁層上に形成した導体層とを有し、前記導体層が所望の
インダクタンス値を持つように予め定めたパターンで形
成したインダクタンス部と、前記インダクタンス部を外
部回路に接続するリード部とから成り、前記インダクタ
ンス部が前記パターンの外周および相互に隣接する第
１，第２の導体の間の前記絶縁層内にこれら第１，第２
の導体と沿うように形成した接地用導体を有するインダ
クタンス素子の製造方法において、 前記基板に第１の膜厚で第１の絶縁層を成膜し、この第
１の絶縁層の全面に前記接地用導体対応の導体膜を少な
くとも１つの金属層を第２の膜厚で成膜し、前記第１層
配線と接地用導体とを形成する工程と、 前記第１の絶縁層と前記接地用導体および前記第１層配
線の上に第２の絶縁層を第３の膜厚で成膜し、前記第２
の絶縁層の表面を平坦化する工程と、 前記第２の絶縁層にコンタクトホールを開口・形成する
工程と、 前記第２の絶縁層上にフォトレジストをパターニング
し、めっき用の導電路となるめっきパスを形成するため
少なくとも１つの金属を第４の膜厚で成膜する工程と、 めっき法を用いて前記インダクタンス部となる第２層配
線を形成してフォトレジストを除去する工程とを含むこ
とを特徴とするインダクタンス素子の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181350A JPH0936312A (ja) | 1995-07-18 | 1995-07-18 | インダクタンス素子およびその製造方法 |
| US08/683,266 US5874883A (en) | 1995-07-18 | 1996-07-18 | Planar-type inductor and fabrication method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181350A JPH0936312A (ja) | 1995-07-18 | 1995-07-18 | インダクタンス素子およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936312A true JPH0936312A (ja) | 1997-02-07 |
Family
ID=16099179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181350A Pending JPH0936312A (ja) | 1995-07-18 | 1995-07-18 | インダクタンス素子およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5874883A (ja) |
| JP (1) | JPH0936312A (ja) |
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