JP2000101067A - 半導体装置および集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 電界効果型トランジスタでは、ソース抵抗お
よびドレイン抵抗が大きくばらつき、またその中心値も
設計値からずれ、素子性能安定性に欠けていた。 【解決手段】 半導体基板上に少なくともチャネル層，
キャリア供給層，オーミックコンタクト層からなる多層
膜を有し、前記オーミックコンタクト層上に形成された
ソース電極およびドレイン電極と、前記ソース電極とド
レイン電極の間の少なくとも前記オーミックコンタクト
層を除去して形成されたリセス領域に形成されたゲート
電極とで構成された電界効果型トランジスタであって、
ゲート電極に対面するソース電極端と、ソース電極とゲ
ート電極間のリセス領域端の距離をＬｓとし、ゲート電
極に対面するドレイン電極端と、ドレイン電極とゲート
電極間のリセス領域端の距離をＬｄとしたとき、距離Ｌ
ｓは２μｍ≦Ｌｓ≦６μｍなる関係式を満足し、距離Ｌ
ｄは２μｍ≦Ｌｄ≦６μｍなる関係式を満足する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
集積回路装置に係わり、特にリセスゲート構造の電解効
果型トランジスタやリセス領域を利用して形成された抵
抗体に適用して有効な技術に関する。

【０００２】

【従来の技術】近年、移動体通信機器の需要の急成長に
伴い、通信機器に用いる半導体素子の研究開発が盛んに
行われている。通信に用いられる周波数帯域は有限のも
のであるため、新しい通信サービスの開設のためには、
それまでよりも高い周波数帯域を利用するシステムが必
要となる。ＧＨｚ帯以上の周波数を利用するようになる
と、通信機器の送受信部には、高性能な化合物半導体装
置が必要になってくる。この化合物半導体装置として、
電界効果型トランジスタが一つの候補となっている。特
に、ヒ化ガリウム等を材料とする電界効果トランジスタ
により構成される増幅器（電力増幅器）は、上記用途に
おいてキーデバイスとなっている。

【０００３】従来の半導体装置として、電界効果型トラ
ンジスタの一例が、エクステンディド アブストラクト
オブ ザ 1995 インターナショナル コンフアレン
スオン ソリッド スティト デバイス アンド マテ
リアルズ 大阪 1995 947頁（ Extended Abstract of
the 1995 International Conference on Solid State D
evices and Materials, Osaka, 1995, p.947）に記載さ
れている。

【０００４】本従来技術は、半導体基板上の半導体多層
膜と、電流の供給および取り出しをつかさどるソース電
極およびドレイン電極ならびにソース電極とドレイン電
極の間に設けられたリセス領域に電流を制御するための
ゲート電極を配置して成る電界効果型トランジスタであ
る。また、上記従来技術においてゲート電極を除くこと
により電子回路の部品の一つである抵抗体としても用い
る事が出来る。

【０００５】一方、移動体通信機器としての自動車電
話，携帯電話には、高周波電力増幅回路（パワーモジュ
ール）が組み込まれている。このパワーモジュールの送
信出力は自動制御（Automatic Power Control:ＡＰＣ）
回路によって制御されている。このパワーモジュール
は、前記増幅器がハイブリッド・マイクロ波集積回路あ
るいはモノリシック・マイクロ波集積回路（ＭＭＩＣ）
の形で組み込まれている。このような集積回路装置につ
いては、たとえば、日立評論社発行「日立評論」VOL.75
No.4（1994-4）、Ｐ21〜Ｐ26〔高周波電力増幅用ＭＯ
Ｓ・パワーモジュール〕や、工業調査会発行「電子材
料」1995年４月号、Ｐ59〜Ｐ63〔ＰＨＳ送信用ＧａＡｓ
パワーアンプモジュール〕に記載されている。

【０００６】

【発明が解決しようとする課題】従来のリセスゲート構
造の電界効果型トランジスタ（ＭＥＳＦＥＴ）では、ソ
ース抵抗およびドレイン抵抗が大きくばらつき、またそ
の中心値も設計値からずれる場合が生じ、素子性能安定
性に欠けていた。また、ゲート電極を除いて抵抗体とし
て用いた場合、抵抗値が所望の設計値から大きくずれる
場合が生じていた。

【０００７】本発明の目的は、リセスゲート構造の電界
効果型トランジスタにおけるソース抵抗およびドレイン
抵抗のばらつきを抑え、かつその値を最小にすることが
できる高性能，高歩留りな電界効果型トランジスタを提
供することにある。本発明の他の目的は、所望の設計値
に近い高歩留りの半導体抵抗を提供することにある。

【０００８】本発明の他の目的は、リセスゲート構造の
電界効果型トランジスタを多段に組み込んで高周波電力
増幅回路（パワーモジュール）を構成する高性能，高歩
留りの集積回路装置を提供することにある。本発明の前
記ならびにそのほかの目的と新規な特徴は、本明細書の
記述および添付図面からあきらかになるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記のとおりである。 （１）半導体基板上に少なくともチャネル層，キャリア
供給層，オーミックコンタクト層からなる多層膜を有
し、前記オーミックコンタクト層上に形成されたソース
電極およびドレイン電極と、前記ソース電極とドレイン
電極の間の少なくとも前記オーミックコンタクト層を除
去して形成されたリセス領域に形成されたゲート電極と
で構成された電界効果型トランジスタを有する半導体装
置であって、前記ゲート電極に対面する前記ソース電極
端と、前記ソース電極と前記ゲート電極間のリセス領域
端の距離をＬｓとし、前記ゲート電極に対面する前記ド
レイン電極端と、前記ドレイン電極と前記ゲート電極間
のリセス領域端の距離をＬｄとしたとき、Ｌｓは２μｍ
≦Ｌｓ≦６μｍなる関係式を満足し、Ｌｄは２μｍ≦Ｌ
ｄ≦６μｍなる関係式を満足する構造になっている。

【００１０】（２）半導体基板上に少なくともチャネル
層，キャリア供給層，オーミックコンタクト層からなる
多層膜を有し、少なくとも前記オーミックコンタクト層
が除去されて形成されたリセス領域と、前記リセス領域
を挟んだ前記オーミックコンタクト層の一方の上面に形
成された第一の電極と、他方の上面に形成された第二の
電極とで構成される抵抗体を有する半導体装置であっ
て、前記リセス領域に近い第一の電極端と前記第一の電
極に近いリセス領域端の距離をＬ１とし、前記リセス領
域に近い第二の電極端と前記第二の電極に近いリセス領
域端の距離をＬ２としたとき、Ｌ１は２μｍ≦Ｌ１≦６
μｍなる関係式を満足し、Ｌ２は２μｍ≦Ｌ２≦６μｍ
なる関係式を満足する構造になっている。

【００１１】（３）前記手段（１）の構成の電界効果型
トランジスタと前記手段（２）の構成の抵抗体を有する
半導体装置。

【００１２】（４）電界効果型トランジスタを多段に組
み込んで高周波電力増幅回路を構成した集積回路装置で
あって、前記電界効果型トランジスタは前記手段（１）
の構成になっている。

【００１３】（５）電界効果型トランジスタを多段に組
み込んで高周波電力増幅回路を構成した集積回路装置で
あって、前記電界効果型トランジスタは前記手段（１）
の構成になり、前記抵抗体は前記手段（２）の構成にな
っている。

【００１４】前記（１）の手段によれば、前記ゲート電
極に対面する前記ソース電極端と、前記ソース電極と前
記ゲート電極間のリセス領域端の距離Ｌｓ、および前記
ゲート電極に対面する前記ドレイン電極端と、前記ドレ
イン電極と前記ゲート電極間のリセス領域端の距離Ｌｄ
の最適化が図れる。この結果、（ａ）ソース抵抗のばら
つきを小さくでき素子性能安定性が向上する。 （ｂ）ソース抵抗を小さくできる。特にＬｓが３μｍ程
度で最もソース抵抗が小さくなる。 （ｃ）ドレイン抵抗のばらつきを小さくでき素子性能安
定性が向上する。 （ｄ）ドレイン抵抗を小さくできる。特にＬｄが３μｍ
程度で最もドレイン抵抗が小さくなる。 （ｅ）ソース抵抗およびドレイン抵抗共にばらつきを小
さくでき、素子性能安定性を高めることができ、高性能
の電界効果型トランジスタを製造できるとともに歩留り
の向上を図ることができる。この結果、電界効果型トラ
ンジスタ（半導体装置）のコストの低減が達成できる。

【００１５】前記（２）の手段によれば、前記リセス領
域に近い第一の電極端と前記第一の電極に近いリセス領
域端の距離（Ｌ１）、および前記リセス領域に近い第二
の電極端と前記第二の電極に近いリセス領域端の距離
（Ｌ２）の最適化が図れ、この結果抵抗値のばらつきが
小さくかつ抵抗が小さい半導体抵抗体を得ることができ
る。また、抵抗値のばらつきを小さくできることから抵
抗体の歩留りの向上が図れる。

【００１６】前記（３）の手段によれば、ソース・ドレ
イン抵抗のばらつきが小さくかつ両抵抗が小さい高性
能，高歩留りの電界効果型トランジスタと、抵抗のばら
つきが小さくかつ抵抗が小さい高性能，高歩留りの半導
体抵抗値を有する半導体装置を提供することができる。

【００１７】前記（４）の手段によれば、高性能でかつ
安価な電界効果型トランジスタの組み込みにより高性能
で安価な集積回路装置（パワーモジュール）を提供する
ことができる。

【００１８】前記（５）の手段によれば、高性能でかつ
安価な電界効果型トランジスタの組み込みと高性能な半
導体抵抗体のモノリシックな組み込みにより高性能で安
価な集積回路装置（パワーモジュール）を提供すること
ができる。

【００１９】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。なお、発明の実施の形態を
説明するための全図において、同一機能を有するものは
同一符号を付け、その繰り返しの説明は省略する。

【００２０】（実施形態１）図１乃至図５は本発明の一
実施形態（実施形態１）である半導体装置に係わる図で
ある。本実施形態１ではヒ化ガリウム（ＧａＡｓ）等を
材料とする電界効果トランジスタ（ＭＥＳＦＥＴ）に本
発明を適用した例について説明する。

【００２１】本実施形態１の半導体装置（ＧａＡｓ−Ｍ
ＥＳＦＥＴ）を説明する前に、本発明の原理を確認する
ための実験素子と、その実験データについて図２に基づ
いて説明する。

【００２２】実験素子19はその幅（紙面に垂直方向の長
さ）が100μｍになっている。実験素子19は半絶縁性GaA
s基板１上に多層の半導体層を有する構造になってい
る。前記半導体層は、半絶縁性GaAs基板１上に順次積層
形成されたノンドープAlGaAs層（AlAs組成0.2）とノン
ドープGaAs層を交互に積層させたバッファー層２、第一
のキャリア供給層となるｎ型AlGaAs層３（Al組成0.2，S
iドープ濃度５×10¹⁷cm~³，厚さ10ｎｍ）、半絶縁性GaA
s基板１側から第一のスペーサ層となるノンドープAlGaA
s層（AlAs組成0.2，厚さ２ｎｍ）、第二のスペーサ層と
なるノンドープGaAs層（厚さ２ｎｍ）、チャネル層とな
るノンドープInGaAs層（InAs組成0.2，厚さ12ｎｍ）、
第三のスペーサ層となるノンドープGaAs層（厚さ２ｎ
ｍ）、第四のスペーサ層となるノンドープAlGaAs層（Al
As組成0.2，厚さ２ｎｍ）を積層させた半導体層４、第
二のキャリア供給層となるｎ型AlGaAs層５（AlAs組成0.
2，Siドープ濃度３×10¹⁸cm~³，厚さ１０ｎｍ）、耐圧
層となるｎ型AlGaAs層６（AlAs組成0.2，Siドープ濃度
２×10¹⁶cm~³，厚さ33ｎｍ）、カバー層となるｎ型GaAs
層７（Siドープ濃度２×10¹⁶cm~³，厚さ30ｎｍ)、エッ
チングストッパー層となるｎ型AlGaAs層８（AlAs組成0.
15，Siドープ濃度5×10¹⁸cm~³，厚さ６ｎｍ）、オーミ
ックコンタクト層となるGaAs層９（Siドープ濃度5×10
¹⁸cm~³，厚さ230ｎｍ）からなっている。これらの各層
は分子線エピタキシャル成長法によって順次積層形成さ
れた層である。

【００２３】また、前記半導体層は通常の化合物半導体
プロセスにてAuGe系のオーミック電極16、17が形成さ
れ、かつ前記電極16と電極17との間のGaAs層（オーミッ
クコンタクト層）９をｎ型AlGaAs層（エッチングストッ
パー層）８に至るまでエッチング除去してリセス領域12
を形成したものであり、電界効果型トランジスタに近似
させた構成にしたものである。

【００２４】本実験素子19の構造において、電極16とリ
セス領域12端の距離Ｌ（この距離は電極17とリセス領域
12端の距離と等しく設定した）を変化させた場合の電極
16と電極17の間の抵抗値を測定した。測定結果を図３の
グラフに示す。図３の結果から、寸法Ｌが２μｍ以下に
なると抵抗値が大きくなり、かつばらつきも急激に増大
することが分かる。また、寸法Ｌが３μｍよりも大きく
なると抵抗値のばらつきは小さいものの、抵抗値自体が
増加し、寸法Ｌが６μｍを超えるとＬ＝３μｍで得られ
る最小抵抗値の110％を超えることが分かる。

【００２５】前記実験における抵抗値の増大およびばら
つきは、前記リセス領域12にゲート電極を設けて形成し
た場合の電界効果型トランジスタのソース抵抗およびド
レイン抵抗の増大ならびにばらつきに相当し、素子性能
の劣化や歩留り低下の要因となる。

【００２６】したがって、前記寸法（距離）Ｌを２μｍ
≦Ｌ≦６μｍに設定することにより、ソース抵抗および
ドレイン抵抗のばらつきが小さくかつソース・ドレイン
抵抗の抵抗値の小さい高性能な電界効果型トランジスタ
を歩留り良く作製することが出来る。

【００２７】また、前記実験素子で測定した抵抗値の増
大およびばらつきは、半導体抵抗体の寄生抵抗の増大お
よびばらつきに相当し、設計値に近い半導体抵抗を歩留
り良く作製出来ない要因となる。従って、前記寸法Ｌを
２μｍ≦Ｌ≦６μｍに設定することにより、寄生抵抗の
少ない設計値に近い半導体抵抗体を歩留り良く作製する
ことが出来る。

【００２８】つぎに、このような事実に基づいて製造す
る本実施形態１である電界効果型トランジスタ（ＧａＡ
ｓ−ＭＥＳＦＥＴ）を有する半導体装置について説明す
る。ここでは電界効果型トランジスタ部分のみを説明す
ることにする。

【００２９】本実施形態１の電界効果型トランジスタ40
は、図１に示すような構造になっている。なお、図１に
おいては本発明に係わる電界効果型トランジスタの本質
に関係しない絶縁膜や配線といった構造物は省略してあ
る。

【００３０】電界効果型トランジスタ40は、半絶縁性Ga
As基板１上に設けた多層膜に形成される。すなわち、半
絶縁性GaAs基板１上には、ノンドープAlGaAs層（AlAs組
成0.2）とノンドープGaAs層を交互に積層させたバッフ
ァー層２、第一のキャリア供給層となるｎ型AlGaAs層３
（Al組成0.2，Siドープ濃度5×10¹⁷cm~³，厚さ10ｎ
ｍ)、半絶縁性基板１側から第一のスペーサ層となるノ
ンドープAlGaAs層（AlAs組成0.2，厚さ２ｎｍ）、第二
のスペーサ層となるノンドープGaAs層（厚さ２ｎｍ）、
チャネル層となるノンドープInGaAs層（InAs組成0.2，
厚さ12ｎｍ)、第三のスペーサ層となるノンドープGaAs
層（厚さ２ｎｍ）、第四のスペーサ層となるノンドープ
AlGaAs層（AlAs組成0.2，厚さ２ｎｍ）を積層させた半
導体層４、第二のキャリア供給層となるｎ型AlGaAs層５
（AlAs組成0.2，Siドープ濃度３×10¹⁸cm~³，厚さ10ｎ
ｍ)、耐圧層となるｎ型AlGaAs層６（AlAs組成0.2，Siド
ープ濃度２×10¹⁶cm~³，厚さ33ｎｍ）、カバー層となる
ｎ型GaAs層７（Siドープ濃度２×10¹⁶cm~³，厚さ30ｎ
ｍ）、エッチングストッパー層となるｎ型AlGaAs層８
（AlAs組成0.15，Siドープ濃度5×10¹⁸cm~³，厚さ６ｎ
ｍ）、オーミックコンタクト層となるGaAs層９（Siドー
プ濃度5×10¹⁸cm~³，厚さ230ｎｍ）が順次積層されてい
る。

【００３１】前記多層膜はメサエッチングされた構造に
なるとともに、その中央部分にはリセス領域12が設けら
れている。このリセス領域12は前記多層膜の最上層がス
トライプ状に除去されて形成されたものである。そし
て、前記リセス領域12によって区画された一方のGaAs層
９上にはソース電極10が設けられ、他方のGaAs層９上に
はドレイン電極11か設けられている。

【００３２】また、前記リセス領域12の中央に沿ってゲ
ート電極13が設けられている。このゲート電極13は前記
多層膜のエッチングストッパー層８内に亘って設けられ
ている。

【００３３】ソース電極10およびドレイン電極11はそれ
ぞれＡｕＧｅ系金属で形成されている。たとえば、電極
は下から上に向かってGeが８％となる厚さ60ｎｍのAuG
e、厚さ10ｎｍのＷ、厚さ10ｎｍのNi、厚さ300ｎｍのAu
とで構成されている。ゲート電極13は、基板側からPt/T
i/Mo/Ti/Pt/Auの６層構造からなるゲート長0.65μｍの
ゲート電極であり、各層の厚さは各々10ｎｍ／５ｎｍ／
20ｎｍ／50ｎｍ／50ｎｍ／300ｎｍである。

【００３４】前記ゲート電極13に対面するソース電極10
端と、ソース電極10とゲート電極13間のリセス領域12端
の距離をＬｓとし、前記ゲート電極13に対面するドレイ
ン電極11端と、ドレイン電極11とゲート電極13間のリセ
ス領域12端の距離をＬｄとしたとき、距離Ｌｓは２μｍ
≦Ｌｓ≦６μｍなる関係式を満足し、距離Ｌｄは２μｍ
≦Ｌｄ≦６μｍなる関係式を満足する構造になってい
る。たとえば、Ｌｓ，Ｌｄはともに３μｍとなってい
る。これは、図３のグラフからも分かるように、最も抵
抗を下げることができる数値であり、またそのばらつき
も小さい寸法である。

【００３５】図４は本発明の電界効果型トランジスタの
ソース抵抗を従来技術と比較して示すグラフである。従
来技術の電界効果型トランジスタのゲート電極側のソー
ス電極端と、ソース電極とゲート電極間のリセス領域端
の距離、およびゲート電極側のドレイン電極端と、ドレ
イン電極とゲート電極間のリセス領域端の距離はいずれ
も1.5μｍである。

【００３６】図４から明らかの如く、本発明によればソ
ース抵抗値、およびそのばらつきが従来技術に比べ格段
に低減出来、高性能の電界効果型トランジスタを歩留り
良く作製出来ると言う効果がある。すなわち、図４に示
すように、本実施形態１による電界効果型トランジスタ
のソース抵抗は１．６〜１．９Ωｍｍ程度となり、従来
技術による電界効果型トランジスタのソース抵抗の３．
３〜６．２Ωｍｍ程度に比較して、数値も大幅に小さく
なるとともに、そのばらつきも大幅に小さくなり、再現
性が良くなる。

【００３７】つぎに、本実施形態１の電界効果型トラン
ジスタ40の製造方法について、図５（ａ）〜（ｄ）を参
照しながら説明する。図５（ａ）に示すように、最初に
半絶縁性GaAs基板１上に分子線エピタキシャル成長法に
よって順次半導体層を形成して多層膜を有する半導体ウ
エハ41を形成する。

【００３８】多層膜は、ノンドープAlGaAs層（AlAs組成
0.2）とノンドープGaAs層を交互に積層させたバッファ
ー層２、第一のキャリア供給層となるｎ型AlGaAs層３
（Al組成0.2，Siドープ濃度5×10¹⁷cm~³，厚さ10ｎ
ｍ）、半絶縁性基板１側から第一のスペーサ層となるノ
ンドープAlGaAs層（AlAs組成0.2，厚さ２ｎｍ）、第二
のスペーサ層となるノンドープGaAs層（厚さ２ｎｍ）、
チャネル層となるノンドープInGaAs層（InAs組成0.2，
厚さ12ｎｍ）、第三のスペーサ層となるノンドープGaAs
層（厚さ２ｎｍ）、第四のスペーサ層となるノンドープ
AlGaAs層（AlAs組成0.2，厚さ２ｎｍ）を積層させた半
導体層４、第二のキャリア供給層となるｎ型AlGaAs層５
（AlAs組成0.2，Siドープ濃度３×10¹⁸cm~³，厚さ10ｎ
ｍ）、耐圧層となるｎ型AlGaAs層６（AlAs組成0.2，Si
ドープ濃度２×10¹⁶cm~³，厚さ33ｎｍ）、カバー層とな
るｎ型GaAs層７（Siドープ濃度２×10¹⁶cm~³，厚さ30ｎ
ｍ）、エッチングストッパー層となるｎ型AlGaAs層８
（AlAs組成0.15，Siドープ濃度5×10¹⁸cm~³，厚さ６ｎ
ｍ）、オーミックコンタクト層となるGaAs層９（Siドー
プ濃度5×10¹⁸cm~³，厚さ230ｎｍ）が順次積層された構
造になっている。

【００３９】つぎに、図５（ｂ）に示すように、常用の
エッチング手法によって、半導体ウエハ41の主面（上
面）側をメサエッチングしてメサ部42を形成した後、こ
のメサ部42上に離してソース電極10およびドレイン電極
11を形成する。このソース電極10およびドレイン電極11
の形成は、半導体ウエハ41の主面に設けた絶縁膜43上に
選択的に設けられるホトレジスト膜をマスクとして前記
絶縁膜43を選択的にエッチングした後、半導体ウエハ41
の主面側全域に電極材料を蒸着し、その後前記ホトレジ
スト膜を除去する所謂リフトオフ法によって形成され
る。

【００４０】前記電極材料は、ＡｕＧｅ系金属で形成さ
れ、たとえば、電極は下から上に向かってGeが８％とな
る厚さ60ｎｍのAuGe、厚さ10ｎｍのＷ、厚さ10ｎｍのN
i、厚さ300ｎｍのAuとで構成されている。

【００４１】つぎに、図５（ｃ）に示すように、半導体
ウエハ41の主面側全域に絶縁膜44を形成した後、前記絶
縁膜44上に選択的にホトレジスト膜45（1.5μｍ厚さ）
を形成し、その後前記ホトレジスト膜45をマスクとして
絶縁膜44をエッチングし、ついで絶縁膜44をエッチング
マスクとしてGaAs層９をエッチングする。この際、エッ
チングストッパー層８はエッチングストッパーとして作
用する。前記ホトレジスト膜45は前記ソース電極10とド
レイン電極11との中間部分にスリット状の開口部が形成
される。この開口部の幅は、たとえば、0.6μｍとな
り、ゲート電極のゲート長を決定することになる。前記
絶縁膜44は前記絶縁膜43を除去した後新たに設ける構
造、または絶縁膜43上に重ねて設けた構造となりいずれ
でもよい。

【００４２】つぎに、図５（ｃ）に示すように、半導体
ウエハ41の主面側全域にゲート電極を形成さるための電
極材料46を蒸着によって形成する。電極材料46は、基板
側からたとえばPt/Ti/Mo/Ti/Pt/Auの６層からなる構造
であり、各層の厚さは各々10ｎｍ／５ｎｍ／20ｎｍ／50
ｎｍ／50ｎｍ／300ｎｍとなっている。

【００４３】つぎに、前記ホトレジスト膜45を除去す
る。ホトレジスト膜45上の電極材料４６はホトレジスト
膜４５の除去と共に除去されることから、GaAs層９上に
堆積された電極材料46、すなわち、ゲート電極13のみ
が、図５（ｄ）に示すように残留する。つぎに、図示は
しないが、この半導体ウエハ41をシンタリング（440℃
で10〜20分）する。これにより、電極材料46の下層はエ
ッチングストッパー層８内に拡散する（図５（ａ）参
照）。

【００４４】つぎに、半導体ウエハ41の主面側に絶縁膜
からなるパッシベーション膜47を形成するとともに、ソ
ース電極10,ドレイン電極11およびゲート電極13上の一
部のパッシベーション膜47を除去して電極を露出させ、
ワイヤボンディングためのパッド48を形成する。

【００４５】その後、半導体ウエハ41を縦横に切断する
ことによって図１に示すような単体の半導体装置、すな
わち電界効果型トランジスタ40（電界効果型トランジス
タが組み込まれた半導体チップ）が製造される。なお、
ＩＣ（集積回路装置）の場合には、メサ溝上に絶縁膜を
介して形成される配線によって他のメサ部の素子と電気
的に接続する構造となる。

【００４６】本実施形態１の半導体装置は、たとえば図
７に示すように高周波パワーモジュール（集積回路装
置）に組み込まれる。図６は高周波パワーモジュール30
の外観を示す斜視図である。高周波パワーモジュール30
は、外観的には、図６に示すように、ケース構造のパッ
ケージ31の両端下縁から表面実装用フィン32を横方向に
突出させるとともに、パッケージ31の一側面側に面付け
形状のリード33を突出させた構造となっている。パッケ
ージ31は、フランジ34と、このフランジ34に係止部を介
して着脱自在に嵌合されるキャップ35とで形成されてい
る。前記フランジ34およびキャップ35は金属で作製され
ている。

【００４７】フランジ34は、その上面に図７に示すよう
な回路基板36を載置固定する長方形板となるとともに、
両端に前記表面実装用フィン32を有する構造になってい
る。また、フランジ34は、前記回路基板36に固定された
電界効果型トランジスタ（半導体増幅素子等）の能動素
子から発生される熱を前記表面実装用フィン32を介して
実装基板に伝達するように熱伝導性の良好な金属で形成
されている。

【００４８】キャップ35は、下側が開口した箱型構造と
なり、フランジ34上の回路基板36やこの回路基板36上に
搭載される能動部品、チップ抵抗やチップコンデンサ等
の受動部品等を覆い保護する構造になっている。

【００４９】図示はしないが前記回路基板36は半田等の
導電性接合材を介して電気・機械的にフランジ34上に固
定されている。また、回路基板36の下面の接合面にはグ
ランド配線が形成され、フランジ34は電気的には接地電
位となる。前記リード33は前記回路基板36の一縁に固定
され、かつ所定の配線部分に電気的に接続されている。

【００５０】高周波パワーモジュール30は、たとえば、
本実施形態１の構成の増幅器（電界効果型トランジスタ
40）を電気的に２段に組み込んだ高出力高周波パワーモ
ジュールとなっている。

【００５１】図７はパッケージ31を構成するフランジ34
の上面に固定される回路基板36の平面図であり、すでに
所定の電子部品が搭載されかつワイヤボンディングされ
ている図である。

【００５２】回路基板36は、常用のセラミック基板やガ
ラスエポキシ基板等で形成されている。回路基板36の主
面には、導体層によって配線20や厚膜抵抗21a〜21cが形
成されている。また、導体層によってリード33を接続す
るためのリード接続パッド22a〜22dや、チップコンデン
サやチップ抵抗のようなチップ部品23の電極を固定する
ための接続パッドが形成されている。また、配線20は所
定部分でマイクロストリップ線路構成になっている。

【００５３】増幅器は、図７の上部の左右にそれぞれ電
界効果型トランジスタ40a,40bとして配置されている。
電界効果型トランジスタ40a,40bは、図１に示す構造そ
のものである。

【００５４】電界効果型トランジスタ40a,40bにおい
て、電界効果トランジスタが形成された半導体チップの
左側には入力用の配線２０に連なる幅広の入力端子25が
位置し、右側には出力用の配線２０に連なる幅広の出力
端子26が位置する。入力側では半導体チップの図示しな
い入力電極と入力端子25が複数のワイヤ27で接続され、
出力側では半導体チップの図示しない出力電極と出力端
子26が複数のワイヤ27で接続されている。これらのワイ
ヤ27は、たとえば、金線で形成されている。

【００５５】本実施形態では、リード33は４本となり、
図７に示すように左から右に向かって入力端子
（Ｐ_in），ゲインコントロール端子（Ｖ_apc），電源端
子（Ｖ_dd），出力端子（Ｐ_out）となっている。

【００５６】このような電界効果型トランジスタ40a,40
bは、携帯電話の配線基板に表面実装用フィン32を利用
してビス等によって取り付けられる。また、表面実装用
フィン32は配線基板のグランド配線に接続され、フラン
ジ34とキャップ35とからなるケース（パッケージ）31
は、電気的シールド作用を果たすようになっている。

【００５７】本実施形態１によれば以下のような効果を
有する。 （１）ゲート電極13に対面するソース電極10端と、前記
ソース電極10と前記ゲート電極13間のリセス領域12端の
距離Ｌｓ、および前記ゲート電極13に対面する前記ドレ
イン電極11端と、前記ドレイン電極11と前記ゲート電極
13間のリセス領域12端の距離Ｌｄの最適化が図れる。こ
の結果、（ａ）ソース抵抗およびドレイン抵抗のばらつ
きを小さくでき、かつその抵抗値を小さくでき素子性能
安定性が向上する。特にＬｓ，Ｌｄが３μｍ程度で最も
前記抵抗値が小さくなる。 （ｂ）ソース抵抗およびドレイン抵抗共にばらつきを小
さくでき、素子性能安定性を高めることができ、高性能
の電界効果型トランジスタを製造できるとともに歩留り
の向上を図ることができる。この結果、電界効果型トラ
ンジスタ（半導体装置）のコストの低減が達成できる。

【００５８】（２）本実施形態の高周波パワーモジュー
ル30では、各増幅器での特性が向上するとともに、多段
（２段）になっていることからさらに特性が向上する。
また、さらなる高出力化も達成できる。

【００５９】（実施形態２）図８は本発明の他の実施形
態（実施形態２）である半導体抵抗体を示す模式的断面
図である。図８においては本発明に係わる半導体抵抗体
の本質に関係しない絶縁膜や配線といった構造物は省略
してある。

【００６０】本実施形態２では、半導体装置の一部に形
成される抵抗体（半導体抵抗体）部分のみについて説明
する。また、本実施形態２による抵抗体60は、その構成
部分の多くが前記実施形態１と同一であることから、同
一機能を有するものは前記実施形態１と同一の符号を付
ける。

【００６１】本実施形態２の抵抗体60は、前記実施形態
１の電界効果型トランジスタの製造において、リセス領
域12には電極を設けず、リセス領域12によって区画され
た両側のGaAs層９上にそれぞれ電極14，15を設け、この
電極14，15を抵抗の電極として用いるものである。

【００６２】すなわち、抵抗体60は、半絶縁性GaAs基板
１上にノンドープAlGaAs層（AlAs組成0.2）とノンドー
プGaAs層を交互に積層させたバッファー層２、第一のキ
ャリア供給層となるｎ型AlGaAs層３（Al組成0.2，Siド
ープ濃度5×10¹⁷cm~³，厚さ10ｎｍ）、半絶縁性基板１
側から第一のスペーサ層となるノンドープAlGaAs層（Al
As組成0.2，厚さ２ｎｍ）、第二のスペーサ層となるノ
ンドープGaAs層（厚さ２ｎｍ）、チャネル層となるノン
ドープInGaAs層（InAs組成0.2，厚さ12ｎｍ）、第三の
スペーサ層となるノンドープGaAs層（厚さ２ｎｍ）、第
四のスペーサ層となるノンドープAlGaAs層（AlAs組成0.
2，厚さ２ｎｍ）を積層させた半導体層４、第二のキャ
リア供給層となるｎ型AlGaAs層５（AlAs組成0.2，Siド
ープ濃度３×10¹⁸cm~³、厚さ１０ｎｍ）、耐圧層となる
ｎ型AlGaAs層６（AlAs組成0.2，Siドープ濃度２×10¹⁶c
m~³，厚さ33ｎｍ）、カバー層となるｎ型GaAs層７（Si
ドープ濃度２×10¹⁶cm~³，厚さ30ｎｍ）、エッチングス
トッパー層となるｎ型AlGaAs層８（AlAs組成0.15，Siド
ープ濃度5×10¹⁸cm~³，厚さ6ｎｍ）、オーミックコンタ
クト層となるGaAs層９（Siドープ濃度5×10¹⁸cm~³，厚
さ230ｎｍ）が順次積層された多層構造からなる。

【００６３】前記多層膜はメサエッチングによってメサ
構造（メサ部42）とされているとともに、多層膜の最上
層のGaAs層９は、その中央に沿って除去され、リセス領
域12が形成されている。前記リセス領域12によって区画
される両側のGaAs層９において、一方のGaAs層９上には
電極14が設けられ、他方のGaAs層９上には電極15が設け
られている。電極14，15はそれぞれＡｕＧｅ系の第一の
電極、第二の電極である。たとえば、この電極14，15
は、前記実施形態１と同様に下から上に向かってGeが８
％となる厚さ60ｎｍのAuGe、厚さ10ｎｍのＷ、厚さ10ｎ
ｍのNi、厚さ300ｎｍのAuとで構成されている。

【００６４】また、これが本発明の特徴の一つである
が、前記リセス領域12に近い第一の電極14端と第一の電
極14に近いリセス領域12端の距離をＬ１とし、前記リセ
ス領域12に近い第二の電極15端と前記第二の電極15に近
いリセス領域12端の距離をＬ２としたとき、距離Ｌ１は
２μｍ≦Ｌ１≦６μｍなる関係式を満足し、距離Ｌ２は
２μｍ≦Ｌ２≦６μｍなる関係式を満足する構造になっ
ている。本実施形態２では、前記距離Ｌ１および距離Ｌ
２は、たとえば３μｍとなっている。

【００６５】図９に本発明の半導体抵抗を従来技術と比
較して示す。図９に示す抵抗体の設計値は2000Ωであ
る。従来技術の抵抗体のリセス領域に近い第一の電極端
と第一の電極に近いリセス領域端の距離、およびリセス
領域に近い第二の電極端と第二の電極に近いリセス領域
端の距離はいずれも1.5μｍである。

【００６６】図９から明らかの如く、本発明によれば抵
抗値が従来技術に比べ格段に設計値（1000Ω）に近い値
を示し、しかもそのばらつきが大幅に低減出来、所望の
抵抗体が歩留り良く作製出来ると言う効果がある。

【００６７】以上本発明者によってなされた発明を実施
形態に基づき具体的に説明したが、本発明は上記実施形
態に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。

【００６８】たとえば、前記実施形態ではソース抵抗と
ドレイン抵抗を規定する構成としたが、ソース抵抗のみ
を規定するようにしてもよい。また、実施形態１の電界
効果型トランジスタと実施形態２の半導体抵抗体を有す
る半導体装置構成やパワーモジュールであってもよい。

【００６９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＧａＡ
ｓ系材料による電界効果型トランジスタや半導体抵抗体
の製造技術に適用した場合について説明したが、それに
限定されるものではない。本発明は少なくともリセス構
造の半導体装置には適用できる。

【００７０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。

【００７１】（１）ソース電極端とリセスの縁との間の
距離を２μｍ以上６μｍ以下とすることにより、ソース
抵抗値およびそのばらつきを従来に比較して格段に小さ
くすることができるため、高性能の電界効果型トランジ
スタを高歩留りで製造することができ、電界効果型トラ
ンジスタのコストの低減が達成できる。

【００７２】（２）リセスによって区画された両側のオ
ーミックコンタクト層の一方の上面に第一の電極を有
し、他方の上面に第二の電極を有する半導体抵抗体にお
いて、第一の電極端とリセスの縁との間の距離および第
二の電極端とリセスの縁との間の距離を、それぞれ２μ
ｍ以上６μｍ以下とすることにより、抵抗値およびその
ばらつきを従来に比較して格段に小さくすることができ
るため、高性能の半導体抵抗体を高歩留りで製造するこ
とができる。

【００７３】（３）ソース電極端とリセスの縁との間の
距離を２μｍ以上６μｍ以下とすることにより、ソース
抵抗値およびそのばらつきを従来に比較して格段に小さ
くすることができるため、この電界効果型トランジスタ
を多段に組み込んだパワーモジュールの特性向上が達成
できる。

【図面の簡単な説明】

【図１】本発明の一実施形態（実施形態１）である半導
体装置の一部を示す模式的断面図である。

【図２】本発明の原理を確認するための実験素子の模式
的断面図である。

【図３】本発明の原理を示すための実験データ図であ
る。

【図４】本発明の半導体装置の効果を示すためのデータ
図である。

【図５】本実施形態１の半導体装置の製造における各工
程での模式的断面図である。

【図６】本実施形態１の半導体装置を組み込んだ集積回
路装置（パワーモジュール）の外観を示す斜視図であ
る。

【図７】前記パワーモジュールにおける回路基板の平面
図である。

【図８】本発明の他の実施形態（実施形態２）である半
導体抵抗体を示す模式的断面図である。

【図９】本実施形態２の抵抗体の効果を示すためのデー
タ図である。

【符号の説明】

１…半絶縁性GaAs基板、２…バッファー層、３…ｎ型Al
GaAs層、４…半導体層、５…ｎ型AlGaAs層、６…ｎ型Al
GaAs層、７…ｎ型GaAs層、８…エッチングストッパー
層、９…GaAs層、10…ソース電極、11…ソース電極、12
…リセス領域、13…ゲート電極、14,15,16,17…電極、1
9…実験素子、20…配線、21a〜21c…厚膜抵抗、22a〜22
d…リード接続パッド、23…チップ部品、25…入力端
子、26…出力端子、27…ワイヤ、30…高周波パワーモジ
ュール、31…パッケージ、32…表面実装用フィン、33…
リード、34…フランジ、35…キャップ、36…回路基板、
40…電界効果型トランジスタ、41…半導体ウエハ、42…
メサ部、43,44…絶縁膜、45…ホトレジスト膜、46…電
極材料、47…パッシベーション膜、48…パッド、60…抵
抗体。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０３Ｆ 3/189 Ｆターム(参考） 5F038 AC19 AR30 AZ01 DF02 EZ14 EZ15 5F102 GA01 GA16 GA17 GA18 GB01 GC01 GD01 GJ05 GK05 GK06 GK08 GL04 GM05 GM06 GN05 GQ03 GR04 GR10 GS02 GT01 GV05 HC01 HC15 HC19 5J092 AA04 AA35 AA41 CA15 CA87 CA88 FA16 HA09 HA11 HA16 KA68 QA02 SA14 VL08

Claims (6)

【特許請求の範囲】
1. 【請求項１】 半導体基板上に少なくともチャネル層，
   キャリア供給層，オーミックコンタクト層からなる多層
   膜を有し、前記オーミックコンタクト層上に形成された
   ソース電極およびドレイン電極と、前記ソース電極とド
   レイン電極の間の少なくとも前記オーミックコンタクト
   層を除去して形成されたリセス領域に形成されたゲート
   電極とで構成された電界効果型トランジスタを有する半
   導体装置であって、前記ゲート電極に対面する前記ソー
   ス電極端と、前記ソース電極と前記ゲート電極間のリセ
   ス領域端の距離をＬｓとしたとき、距離Ｌｓは２μｍ≦
   Ｌｓ≦６μｍなる関係式を満足する構造になっているこ
   とを特徴とする半導体装置。
2. 【請求項２】 半導体基板上に少なくともチャネル層，
   キャリア供給層，オーミックコンタクト層からなる多層
   膜を有し、前記オーミックコンタクト層上に形成された
   ソース電極およびドレイン電極と、前記ソース電極とド
   レイン電極の間の少なくとも前記オーミックコンタクト
   層を除去して形成されたリセス領域に形成されたゲート
   電極とで構成された電界効果型トランジスタを有する半
   導体装置であって、前記ゲート電極に対面する前記ソー
   ス電極端と、前記ソース電極と前記ゲート電極間のリセ
   ス領域端の距離をＬｓとし、前記ゲート電極に対面する
   前記ドレイン電極端と、前記ドレイン電極と前記ゲート
   電極間のリセス領域端の距離をＬｄとしたとき、距離Ｌ
   ｓは２μｍ≦Ｌｓ≦６μｍなる関係式を満足し、距離Ｌ
   ｄは２μｍ≦Ｌｄ≦６μｍなる関係式を満足する構造に
   なっていることを特徴とする半導体装置。
3. 【請求項３】 半導体基板上に少なくともチャネル層，
   キャリア供給層，オーミックコンタクト層からなる多層
   膜を有し、少なくとも前記オーミックコンタクト層が除
   去されて形成されたリセス領域と、前記リセス領域を挟
   んだ前記オーミックコンタクト層の一方の上面に形成さ
   れた第一の電極と、他方の上面に形成された第二の電極
   とで構成される抵抗体を有する半導体装置であって、前
   記リセス領域に近い第一の電極端と前記第一の電極に近
   いリセス領域端の距離をＬ１とし、前記リセス領域に近
   い第二の電極端と前記第二の電極に近いリセス領域端の
   距離をＬ２としたとき、距離Ｌ１は２μｍ≦Ｌ１≦６μ
   ｍなる関係式を満足し、距離Ｌ２は２μｍ≦Ｌ２≦６μ
   ｍなる関係式を満足する構造になっていることを特徴と
   する半導体装置。
4. 【請求項４】 請求項１または請求項２に記載の構成の
   電界効果型トランジスタと請求項３に記載の構成の抵抗
   体を有することを特徴とする半導体装置。
5. 【請求項５】 電界効果型トランジスタを多段に組み込
   んで高周波電力増幅回路を構成した集積回路装置であっ
   て、前記電界効果型トランジスタは請求項１または請求
   項２に記載の構成になっていることを特徴とする集積回
   路装置。
6. 【請求項６】 請求項３に記載の構成の抵抗体を有する
   ことを特徴とする請求項５に記載の集積回路装置。