JP2001308610A

JP2001308610A - マイクロストリップ線路、その製造方法、インダクタ素子及び高周波半導体装置

Info

Publication number: JP2001308610A
Application number: JP2000119604A
Authority: JP
Inventors: Mitsuru Tanabe; 充田邊
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2000-04-20
Filing date: 2000-04-20
Publication date: 2001-11-02
Also published as: US20010033210A1; US6768400B2

Abstract

(57)【要約】【課題】マイクロストリップ線路の線路幅の狭小化を
行なったとしても、導体損失が増加しないようにする。【解決手段】半絶縁性ＧａＡｓからなる基板１１上に
は、接地電極１２と、厚さが約０．５μｍのチタン酸ス
トロンチウムからなる誘電体層１３と、線状導体層１４
とにより構成されるマイクロストリップ線路が形成され
ている。線状導体層１４は、幅が約０．５μｍの狭小部
１４ａと、幅が約５μｍの幅広部１４ｂとにより構成さ
れている。この線状導体層１４は、異なる材料からなる
積層体であって、基板１１側から順次形成された、厚さ
が約０．１μｍの窒化タングステンシリコンからなる第
１層１５と、厚さが約０．０５μｍのＴｉと厚さが約
０．５μｍのＡｕとの積層体からなる第２層１６と、厚
さが約３μｍのＡｕからなる第３層１７とから構成され
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロストリッ
プ線路及びその製造方法、インダクタ素子並びに高周波
半導体装置に関する。

【０００２】

【従来の技術】携帯電話等の無線通信機器の利用者は年
々増加しており、これら無線通信機器の携帯用端末機器
の小型化及び低コスト化に対する要求はますます高まっ
ている。携帯端末機器の主要な構成要素である高周波装
置は、これまで能動素子と受動素子とを基板上に別体に
集積化するマルチチップＩＣ（Multichip IC）から、こ
れらの素子を基板上に一体に形成する、いわゆるＭＭＩ
Ｃ（Monolithic Microwave IC）化によって、低コスト
化が図られてきた。

【０００３】図１５は従来の高周波回路を示し、図１６
は図１５に示す高周波回路を基板上に実現した高周波半
導体装置の平面構成を示している。図１６において、図
１５に示す構成要素と同一の構成要素には同一の符号を
付している。

【０００４】図１５及び図１６に示すように、入力端子
３１１と直流遮蔽容量３０６との間に設けられているス
パイラルインダクタ３０２、３０３及び増幅用ＦＥＴ３
０１のドレインと出力端子３１２との間に設けられてい
るスパイラルインダクタ３０４、３０５並びに増幅用Ｆ
ＥＴ３０１のゲートに直列に接続されている直流遮蔽容
量３０６は、能動素子である増幅用ＦＥＴ３０１と比べ
て、大きな面積を占めていることが分かる。

【０００５】高周波半導体装置の一層の低コスト化を実
現するには、これら受動素子の小型化を図り、１スライ
ス当たりのチップ収穫率を高める必要がある。これま
で、高誘電体であるストロンチウムチタン酸化物（ＳＴ
Ｏ）を直流遮蔽容量やバイパス容量の誘電体として用い
ることにより、容量面積を低減し、チップ面積を縮小す
ることが行なわれている（ＧａＡｓＩＣシンポジウム
１９９８）。

【０００６】また、特開平８−１１６０２８号公報及び
特開平９−１４８５２５号公報には、マイクロストリッ
プ線路の誘電体にＳＴＯを用いて、信号電磁波の波長を
短縮することにより、インダクタ素子の小型化を図る技
術を開示している。

【０００７】

【発明が解決しようとする課題】しかしながら、前記従
来のマイクロストリップ線路は、一般に線路の特性イン
ピーダンスの高インピーダンス化又はインダクタの高イ
ンダクタンス化を図るために線路幅を縮小すると、線路
の断面積が縮小されて導体損が増えるため、ＭＭＩＣの
特性が劣化するという問題がある。

【０００８】特に、特開平８−１１６０２８号公報又は
特開平９−１４８５２５号公報のマイクロストリップ線
路は誘電体に高誘電体を用いているため、高インピーダ
ンス化を図るには、線路幅を０．５μｍ以下にまで縮小
する必要があり、実用上の問題がある。これは、スパッ
タ法やＣＶＤ法等の物理的蒸着又は化学的蒸着法により
形成される誘電体薄膜は厚膜化が難しいためである。一
般に、マイクロストリップ線路を高インピーダンス化す
るには、線状導体部の幅を小さくする必要があり、その
際に、線状導体部の損失が大きくなる。

【０００９】本発明は、前記従来の問題を解決し、マイ
クロストリップ線路の高インピーダンス化又はインダク
タ素子の高インダクタ化を図るために線路幅の狭小化を
行なったとしても、導体損失が増加しないようにするこ
とを目的とする。

【００１０】

【課題を解決するための手段】前記の目的を達成するた
め、本発明に係るマイクロストリップ線路は、接地導体
層と、接地導体層の上に形成された誘電体層と、誘電体
層の上に形成された線状の線状導体層とを備え、線状導
体層は、該線状導体層が延びる方向に対して垂直な方向
の断面の上部が幅広部であり、該断面の下部が幅広部よ
りも幅が小さい狭小部である。

【００１１】本発明のマイクロストリップ線路による
と、線状導体層が延びる方向に対して垂直な方向の断面
において、上部が幅広部であり、下部が幅広部よりも幅
が小さい狭小部であるため、誘電体層に近い側で高イン
ピーダンス化及び高インダクタンス化を図れると共に、
誘電体層から離れた上部は、狭小部よりも幅が広いた
め、導体損失が増加しない。

【００１２】本発明のマイクロストリップ線路は、接地
導体層の下側に、該接地導体層を保持する誘電体からな
る基板をさらに備え、誘電体層の誘電率が基板の誘電率
よりも大きいことが好ましい。このようにすると、線状
導体を伝播する高周波信号の波長が小さくなるため、高
周波回路を小型化できる。

【００１３】本発明のマイクロストリップ線路におい
て、誘電体層がチタン酸化物を含むことが好ましい。

【００１４】この場合に、チタン酸化物がチタン酸スト
ロンチウムであることが好ましい。

【００１５】本発明に係るマイクロストリップ線路の製
造方法は、誘電体からなる基板の上に接地導体層を形成
する工程と、接地導体層の上に誘電体層を形成する工程
と、誘電体層の上に、線状の開口部を持つマスクパター
ンを形成する工程と、開口部を含むマスクパターンの上
に線状導体層形成層を堆積する工程と、マスクパターン
上の線状導体層形成層の幅が開口部の幅よりも大きくな
るように線状導体層形成層を成形する工程とを備えてい
る。

【００１６】本発明のマイクロストリップ線路の製造方
法によると、線状の開口部を含むマスクパターンの上に
線状導体層形成層を堆積した後、マスクパターン上の線
状導体層形成層の幅が開口部の幅よりも大きくなるよう
に線状導体層形成層を成形することにより、線状導体層
形成層から、断面上部が幅広部で、断面下部が幅広部よ
りも小さい線状導体層を形成するため、本発明に係るマ
イクロストリップ線路の線状導体層における幅広部と狭
小部とを確実に形成できる。

【００１７】本発明に係るインダクタ素子は、本発明に
係るマイクロストリップ線路の線状導体層を有し、該線
状導体層は、誘電体層と平行な面内でスパイラル状に形
成されている。

【００１８】本発明に係る高周波半導体装置は、基板上
に形成された能動素子と、基板上に形成され、能動素子
に対する入出力信号を伝播するマイクロストリップ線路
とを備え、マイクロストリップ線路は、基板上に形成さ
れた接地導体層と、接地導体層の上に形成された誘電体
層と、誘電体層の上に形成された線状の線状導体層とを
有し、線状導体層は、該線状導体層が延びる方向に対し
て垂直な方向の断面の上部が幅広部であり、該断面の下
部が幅広部よりも幅が小さい狭小部である。

【００１９】

【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。

【００２０】図１は第１の実施形態に係るマイクロスト
リップ線路の断面構成を示している。図１に示すよう
に、半絶縁性のＧａＡｓからなる基板１１上には、接地
導体層としての接地電極１２と、厚さが約０．５μｍの
チタン酸ストロンチウム（ＳｒＴｉＯ₃ ）からなる誘電
体層１３と、線状導体層１４とにより構成されるマイク
ロストリップ線路が形成されている。

【００２１】接地電極１２は、基板１１側から、厚さが
約０．０５μｍのチタン（Ｔｉ）と厚さが約０．５μｍ
の金（Ａｕ）との積層体からなる第１層１２ａと、厚さ
が約２．５μｍのＡｕからなる第２層１２ｂと、厚さが
約０．２μｍの白金（Ｐｔ）と厚さが約０．０２μｍの
Ｔｉとの積層体からなる第３層１２ｃとにより構成され
ている。

【００２２】線状導体層１４は、幅が約５μｍの幅広部
１４ｂと、該幅広部１４ｂの下側に延びる幅が約０．５
μｍの狭小部１４ａとにより構成されている。さらに、
線状導体層１４は、複数の材料からなる積層体であっ
て、基板１１側から順次形成された、厚さが約０．１μ
ｍの窒化タングステンシリコン（ＷＳｉＮ）からなる第
１層１５と、厚さが約０．０５μｍのＴｉと厚さが約
０．５μｍのＡｕとの積層体からなる第２層１６と、厚
さが約３μｍのＡｕからなる第３層１７とから構成され
ている。

【００２３】さらに、誘電体層１３の上面、線状導体層
１４の側面及び上面は、膜厚が約０．５μｍの酸化シリ
コンからなる保護絶縁膜１８により覆われている。

【００２４】以下、前記のように構成されたマイクロス
トリップ線路の製造方法について図面を参照しながら説
明する。

【００２５】図２（ａ）〜図２（ｃ）及び図３（ａ）、
図３（ｂ）は第１の実施形態に係るマイクロストリップ
線路の製造方法の工程順の断面構成を示している。

【００２６】まず、図２（ａ）に示すように、蒸着法を
用いて、基板１１上に、ＴｉとＡｕとの積層体からなる
第１層１２ａと、Ａｕからなる第２層１２ｂと、Ｐｔと
Ｔｉとの積層体からなる第３層１２ｃとを順次堆積する
ことにより、第１層１２ａ、第２層１２ｂ及び第３層１
２ｃからなる接地電極１２を形成する。

【００２７】次に、図２（ｂ）に示すように、基板温度
を約３００℃とするＲＦスパッタ法を用いて、接地電極
１２の上に全面にわたってＳＴＯからなる誘電体層１３
を堆積する。続いて、ＲＦスパッタ法を用いて、ＷＳｉ
Ｎからなる線状導体層の第１層１５を堆積する。その
後、幅が約０．５μｍのラインパターンを持つ第１のレ
ジスト膜２１を形成し、該第１のレジスト膜２１をマス
クとし、四フッ化炭素（ＣＦ₄ ）を用いて第１層１５に
対してエッチバックを行なって狭小部１４ａとなるパタ
ーニングを行なう。続いて、温度が約４５０℃の酸素雰
囲気でシンタリング（熱処理）を行なう。このシンタリ
ングにより、誘電体層１３が再結晶化し、結晶の配向が
揃うことによって高い誘電率が実現される。

【００２８】次に、図２（ｃ）に示すように、基板１１
上の全面にポジ型の第２のレジスト膜２２を塗布した
後、リソグラフィ法を用いて、塗布した第２のレジスト
膜２２に第１層１５を露出する開口パターンを形成す
る。続いて、蒸着法により、第２のレジスト膜２２の上
に開口パターンの壁面及び底面を含む全面にわたって、
ＴｉとＡｕとの積層体からなる線状導体層の第２層形成
層１６Ａを堆積する。

【００２９】次に、図３（ａ）に示すように、第２層形
成層１６Ａの上に、ネガ型の第３のレジスト膜２３を塗
布した後、リソグラフィ法により、幅が約５μｍの開口
パターンを線状導体層の第１層１５を含むように形成す
る。続いて、第３のレジスト膜２３をマスクとして、め
っき法により、線状導体層の第２層形成１６Ａの上に、
Ａｕからなる線状導体層の第３層１７を形成する。

【００３０】次に、図３（ｂ）に示すように、第３のレ
ジスト膜２３を除去した後、ヨウ化カリウム（ＫＩ）か
らなるエッチャントを用いて、第２層形成層１６Ａにお
ける積層体上部であるＡｕ層の不要部分を除去する。続
いて、フッ酸を用いて第２層形成層１６Ａにおける積層
体下部であるＴｉ層の不要部分を除去することにより、
第２層形成層１６Ａから線状導体層１４の第２層１６の
パターニングを行なう。その後、第２のレジスト膜２２
をレジストリムーバで除去した後、ＣＶＤ法を用いて、
誘電体層１３の上に線状導体層１４を覆うように全面に
わてって酸化シリコンからなる保護絶縁膜１８を堆積す
る。

【００３１】以上の製造工程により、断面上部が幅広部
１４ｂで、断面下部が幅広部１４ｂよりも小さい狭小部
１４ａからなる、断面Ｔ字状のマイクロストリップ線路
を得ることができる。

【００３２】なお、第２のレジスト膜２２の代わりに、
窒化シリコンからなるマスクパターンを用いてもよい。
この場合のエッチャントは、例えば熱リン酸である。

【００３３】このように、マイクロストリップ線路にお
ける線状導体層１４と接地電極１２との間に形成される
誘電体層１３にＳＴＯを用いると、ＳＴＯの比誘電率は
２００にも達するため、マイクロストリップ線路を伝播
する電磁波の波長はＧａＡｓを誘電体に用いたマイクロ
ストリップ線路の場合の約４分の１となる。このこと
は、ＳＴＯを誘電体層１３に用いると、誘電体層１３に
ＧａＡｓを用いた場合に周波数が５ＧＨｚで４分の１波
長（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．
５ｍｍ程度にまで短縮されることを意味する。この波長
の短縮効果により、５ＧＨｚではチップサイズの制限か
ら採用できなかった分布定数回路を採用できるようにな
り、チップサイズを大幅に縮小できるようになる。

【００３４】但し、現状では、膜厚が０．５μｍのＳＴ
Ｏ膜を形成するには、その成膜に２時間を要するため、
これ以上の厚膜化はスループットがより低下するので、
適当ではない。従って、マイクロストリップ線路の高イ
ンピーダンス化には導電体幅を狭小化することが必須と
なるものの、前述したように、単なる狭小化ではマイク
ロストリップ線路の高損失化を招いてしまう。

【００３５】第１の実施形態は、線状導体層１４におけ
る誘電体層１３と隣接する側を狭小部１４ａとし該狭小
部１４ａにより線路のインピーダンスを定義すると共
に、誘電体層１３から離れた側を幅広部１４ｂとし該幅
広部１４ｂにより損失を定義しており、これにより、高
インピーダンスで且つ低損失な線路を実現できる。

【００３６】また、線状導体層１４の幅広部１４ｂと誘
電体層１３との間には酸化シリコン（ＳｉＯ₂ ）からな
る保護絶縁膜１８を充填したが、保護絶縁膜１８を充填
しないか、充填する場合には、誘電率が低い低誘電率
膜、例えばベンゾシクロブテン（ＢＣＢ）、Ｄｕｒｏｉ
ｄ又はポリイミド膜等からなる有機材料を用いることが
好ましい。

【００３７】また、誘電体層１３と幅広部１４ｂとの距
離は大きいほうが良い。これは、幅広部１４ｂと接地電
極１２との間のカップリング容量を抑えるためである。
カップリング容量が大きくなると、幅広部１４ｂがスト
リップ線路のインピーダンスに大きく影響してしまうた
め、高インピーダンス化の妨げとなるからである。

【００３８】また、第１の実施形態に係るマイクロスト
リップ線路を用いたインダクタ素子、例えば、スパイラ
ルインダクタ素子を形成すると良い。このようにする
と、スパイラルインダクタ素子のインダクタンスは、線
状導体層１４と接地電極１２との間の距離に対する線状
導体層１４の幅の比の値で決定される相関係数が大きく
なるため、スパイラルインダクタのインダクタンス値を
大きくできる。

【００３９】この相関係数は、スパイラル状以外の形状
のインダクタ素子に対しても適用されるため、本実施形
態に係るマイクロストリップ線路は、スパイラルインダ
クタ素子だけでなく、つづら折り状（メアンダ状）、ル
ープ状等の他の形状のインダクタ素子にも有効である。

【００４０】また、第１の実施形態においては、線状導
体層１４及び接地電極１２の主要な材料としてＡｕを用
いたが、ＡｇやＣｕ等のＡｕよりもさらに導電率が高い
材料を用いれば、より一層導体損失を低下させることが
できる。さらには、線状導体層１４及び接地電極１２の
主材料に超伝導材料を用いてもよい。

【００４１】また、第１の実施形態においては、マイク
ロストリップ線路の構成を、誘電体層１３にＳＴＯを用
いたＴＦＭＳ（薄膜マイクロストリップ）としたが、誘
電体層１３として、有機材からなる薄膜又は他の誘電体
を用いたＴＦＭＳとしてもよい。

【００４２】また、第１の実施形態においては、基板１
１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等
のガラス材料又はアルミナからなる無機材料、又はポリ
スチレン、テフロン（登録商標）等からなる有機材料を
用いてもよい。

【００４３】また、本実施形態の断面形状を有する線状
導体層１４をコプレーナ線路の信号線として用いても良
い。

【００４４】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。

【００４５】図４は第２の実施形態に係るマイクロスト
リップ線路の断面構成を示している。図４に示すよう
に、半絶縁性のＧａＡｓからなる基板３１には、接地導
体層としての接地電極３２と、厚さが約０．５μｍのチ
タン酸ストロンチウム（ＳＴＯ）からなる誘電体層３３
と、線状導体層３４とにより構成されるマイクロストリ
ップ線路が形成されている。

【００４６】接地電極３２は、基板３１側から、厚さが
約０．０５μｍのＴｉと厚さが約０．５μｍのＡｕとの
積層体からなる第１層３２ａと、厚さが約２．５μｍの
Ａｕからなる第２層３２ｂと、厚さが約０．２μｍのＰ
ｔと厚さが約０．０２μｍのＴｉとの積層体からなる第
３層３２ｃとにより構成されている。

【００４７】線状導体層３４は、幅が約０．５μｍの狭
小部３４ａと、幅が約５μｍの幅広部３４ｂとにより構
成されている。さらに、線状導体層３４は、複数の材料
からなる積層体であって、基板３１側から順次形成され
た、厚さが約０．１μｍのＷＳｉＮからなる第１層３５
と、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍ
のＡｕとの積層体からなる第２層３６と、厚さが約３μ
ｍのＡｕからなる第３層３７とから構成されている。

【００４８】誘電体層３３の上面と線状導体層３４の狭
小部３４ａとの間には、低誘電率の誘電体、例えば厚さ
が約１μｍの酸化シリコン（ＳｉＯ₂ ）からなる支持絶
縁膜３８が充填されている。

【００４９】以下、前記のように構成されたマイクロス
トリップ線路の製造方法について図面を参照しながら説
明する。

【００５０】図５（ａ）〜図５（ｃ）及び図６（ａ）、
図６（ｂ）は第２の実施形態に係るマイクロストリップ
線路の製造方法の製造方法の工程順の断面構成を示して
いる。

【００５１】まず、図５（ａ）に示すように、蒸着法を
用いて、基板３１上に、ＴｉとＡｕとの積層体からなる
第１層３２ａと、Ａｕからなる第２層３２ｂと、Ｐｔと
Ｔｉとの積層体からなる第３層３２ｃとを順次堆積する
ことにより、第１層３２ａ、第２層３２ｂ及び第３層３
２ｃからなる接地電極３２を形成する。

【００５２】次に、図５（ｂ）に示すように、基板温度
を３００℃とし、ＲＦスパッタ法を用いて接地電極１２
の上に全面にわたってＳＴＯからなる誘電体層１３を堆
積する。堆積した誘電体層１３の上における線状導体層
の狭小部形成領域に、幅が約０．５μｍのラインパター
ンを持つ第１のレジスト膜４１を形成し、続いて、例え
ばイオンビームスパッタ法を用いて、誘電体層３３の上
に第１のレジスト膜４１を含む全面にＳｉＯ₂ からなる
支持絶縁膜形成膜３８Ａを堆積する。

【００５３】次に、図５（ｃ）に示すように、第１のレ
ジスト膜４１に対してリフトオフを行なうことにより、
誘電体層３３における狭小部形成領域を露出させる。続
いて、ＲＦスパッタ法を用いて、ＷＳｉＮからなる線状
導体層の第１層３５を堆積し、堆積した第１層３５の上
に、第２のレジスト膜４２を塗布した後、リソグラフィ
法により、幅が約５μｍのラインパターンを狭小部形成
領域を含むように形成する。続いて、形成された第２の
レジスト膜４２をマスクとし、ＣＦ₄ を用いて第１層３
５に対してエッチバックを行なって狭小部３４ａを含む
パターニングを行なう。その後、温度が約４５０℃の酸
素雰囲気でシンタリングを行なって、誘電体層３３を再
結晶化することにより、誘電体層３３の高誘電率化を図
る。

【００５４】次に、図６（ａ）に示すように、蒸着法を
用いて、支持絶縁膜３８及び第１層３５の上に全面にわ
たって線状導体層の第２層形成層３６Ａを形成する。そ
の後、第２層形成層３６Ａの上に、第３のレジスト膜４
３を塗布した後、リソグラフィ法により、幅が約５μｍ
の開口パターンを線状導体層の第１層３５を含むように
形成する。続いて、めっき法により第３のレジスト膜４
３をマスクとして、線状導体層の第２層形成層３６Ａの
上に、Ａｕからなる線状導体層の第３層３７を形成す
る。

【００５５】次に、図６（ｂ）に示すように、第３のレ
ジスト膜４３を除去した後、ＫＩからなるエッチャント
を用いて、第２層形成層３６Ａにおける積層体上部であ
るＡｕ層の不要部分を除去する。続いて、フッ酸を用い
て第２層形成層３６Ａにおける積層体下部であるＴｉ層
の不要部分を除去することにより、第２層形成層３６Ａ
から線状導体層３４の第２層３６となるパターニングを
行なう。

【００５６】以上の製造工程により、狭小部３４ａであ
る下部と、幅広部３４ｂである上部とからなり、斜辺が
湾曲した断面逆台形状のマイクロストリップ線路を得る
ことができる。なお、支持絶縁膜３８の膜厚によっては
斜辺の湾曲はほぼ直線状を示す。

【００５７】第２の実施形態のように、マイクロストリ
ップ線路における線状導体層３４と接地電極３２との間
に形成される誘電体層３３にＳＴＯを用いると、マイク
ロストリップ線路を伝播する電磁波の波長はＧａＡｓを
誘電体に用いたマイクロストリップ線路の場合の約４分
の１となる。従って、ＳＴＯを誘電体層３３に用いる
と、ＧａＡｓの場合に周波数が５ＧＨｚで４分の１波長
（λ／４）が６ｍｍの電磁波が、そのλ／４長が１．５
ｍｍ程度にまで短縮される。この波長の短縮効果によ
り、５ＧＨｚではチップサイズの制限から不可能であっ
た分布定数回路を可能にし、チップサイズの大幅な縮小
が可能となる。

【００５８】但し、前述したように、膜厚が０．５μｍ
のＳＴＯ膜を形成するには２時間を要し、現状のプロセ
スでは、これ以上の厚膜化は現実的ではない。従って、
マイクロストリップ線路の高インピーダンス化には導電
体幅を狭小化することが必須となるものの、単なる狭小
化ではマイクロストリップ線路の高損失化を招く。

【００５９】第２の実施形態においては、線状導体層３
４における誘電体層３３と隣接する側を狭小部３４ａと
し該狭小部３４ａにより線路のインピーダンスを定義す
ると共に、誘電体層３３から離れた側を幅広部３４ｂと
し該幅広部３４ｂにより損失を定義する。これにより、
高インピーダンスで且つ低損失な線路を実現できる。

【００６０】また、線状導体層３４の狭小部３４ａの形
状を決定する支持絶縁膜３８にＳｉＯ₂ を用いたが、絶
縁体を充填しないのが好ましい。ＳｉＯ₂ を充填しない
場合には、ＳｉＯをフッ酸で除去すればよい。また、Ｓ
ｉＯ₂ よりも誘電率が小さい低誘電率膜、例えばＢＣ
Ｂ、Ｄｕｒｏｉｄ又はポリイミド膜等からなる有機材料
を用いることが好ましい。この場合には、有機材料をＣ
ＶＤ法等により堆積すると良い。

【００６１】また、誘電体層３３と幅広部３４ｂとの距
離は大きいほうが良い。これは、幅広部３４ｂと接地電
極３２との間のカップリング容量を抑えるためである。
カップリング容量が大きくなると、幅広部３４ｂがスト
リップ線路のインピーダンスに大きく影響してしまうた
め、高インピーダンス化の妨げとなるからである。

【００６２】また、第２の実施形態に係るマイクロスト
リップ線路を用いたインダクタ素子、例えば、スパイラ
ルインダクタ素子を形成すると良い。このようにする
と、スパイラルインダクタ素子のインダクタンスは、線
状導体層３４と接地電極３２との間の距離に対する線状
導体層３４の幅の比の値で決定される相関係数が大きく
なるため、スパイラルインダクタのインダクタンス値を
大きくできる。

【００６３】この相関係数は、スパイラル状以外の形状
のインダクタ素子に対しても適用されるため、本実施形
態に係るマイクロストリップ線路は、スパイラルインダ
クタ素子だけでなく、つづら折り状（メアンダ状）、ル
ープ状等の他の形状のインダクタ素子にも有効である。

【００６４】また、第２の実施形態においては、線状導
体層３４及び接地電極３２の主要な材料としてＡｕを用
いたが、ＡｇやＣｕ等のＡｕよりさらに導電率が高い材
料を用いればさらに導体損失を低下させることができ
る。さらには、線状導体層３４及び接地電極３２の主要
な材料として超伝導材料を用いてもよい。

【００６５】また、第２の実施形態においては、マイク
ロストリップ線路の構成を、誘電体層３３にＳＴＯを用
いたＴＦＭＳとしたが、誘電体層３３として、有機材料
からなる薄膜又は他の誘電体を用いたＴＦＭＳとしても
有効である。

【００６６】また、第２の実施形態においては、基板３
１にＧａＡｓを用いたが、これに代えて、Ｓｉ、石英等
のガラス材料又はアルミナからなる無機材料又はポリス
チレン、テフロン等からなる有機材料を用いてもよい。

【００６７】また、本実施形態の断面形状を有する線状
導体層３４をコプレーナ線路の信号線として用いても良
い。

【００６８】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。

【００６９】図７は第３の実施形態に係る高周波半導体
装置の回路構成を示している。図７に示すように、高周
波増幅用素子であるＦＥＴ５１の入力側には入力整合回
路が接続され、出力側には出力整合回路が接続されてい
る。

【００７０】入力整合回路は、ＲＦ入力端子５２とＦＥ
Ｔ５１のゲートとの間に直列に接続された直流遮蔽用の
第１の容量素子５４及びλ／４長線路（マイクロストリ
ップ線路）５５と、バイアス供給用のＲＦチョークであ
る第１のインダクタ素子５６と、該第１のインダクタ素
子５６を高周波的に短絡する第２の容量素子５７とによ
り構成されている。

【００７１】出力整合回路は、ＦＥＴ５１のドレインと
ＲＦ出力端子５３との間に直列に接続され直流遮蔽を兼
ねる第３の容量素子５８と、ドレインと並列に接続され
た第２のインダクタ素子５９と、第２のインダクタ素子
５９を高周波的に短絡する第４の容量素子６０とにより
構成されている。ここで、第２のインダクタ素子５９及
び第４の容量素子６０はバイアス信号の供給を兼ねてい
る。この構成により、ＦＥＴ５１の入出力インピーダン
スは５０Ω付近にそれぞれ変換される。

【００７２】図８はＦＥＴ５１の入出力インピーダンス
の変換の様子を説明するスミスチャートである。図８に
示すように、ここでは、ＦＥＴ５１の入力インピーダン
スがチャート上の点Ａの位置にあり、出力インピーダン
スが点Ｂの位置にあると仮定する。入力インピーダンス
は、λ／４長線路５５によって５０Ω付近に変換され、
出力インピーダンスは、第２のインダクタ素子５９及び
第３の容量素子５８によって５０Ω付近に変換されるこ
とを表わしている。

【００７３】図９は図７に示す高周波半導体装置の部分
的な斜視図である。ここでは、一例として、第１の実施
形態に示したマイクロストリップ線路を入力側にのみ適
用することにし、従って、図７に示す領域５０、すなわ
ち、入力整合回路及びＦＥＴ５１を含む構成要素のみを
表わすことにする。

【００７４】図９に示すように、本高周波装置は、半絶
縁性のＧａＡｓからなる基板１１１上に、接地電極１１
２及び厚さが約０．５μｍのＳＴＯからなる誘電体層１
１３が順次形成されて、マイクロストリップ線路部の基
板を構成している。なお、接地電極１１２は、図１に示
した構成と同一の構成を採る。すなわち、接地電極１１
２は、基板１１１側から、厚さが約０．０５μｍのＴｉ
と厚さが約０．５μｍのＡｕとの積層体からなる第１層
と、厚さが約２．５μｍのＡｕからなる第２層と、厚さ
が約０．２μｍのＰｔと厚さが約０．０２μｍのＴｉと
の積層体からなる第３層とにより構成されている。ま
た、図面を簡単化するために、ＦＥＴ１５１は直方体と
して表わしている。

【００７５】ＦＥＴ１５１の入力側は、図７に示すλ／
４長線路５５と対応するメアンダ状のマイクロストリッ
プ線路１５５の一端と接続されている。

【００７６】マイクロストリップ線路１５５の他端は、
図７に示す第１の容量素子５４と対応し且つＳＴＯを容
量絶縁膜とする第１のＭＩＭキャパシタ１５４の一方の
電極と接続されている。第１のＭＩＭキャパシタ１５４
の他方の電極は、図７に示すＲＦ入力端子５２と対応す
るＲＦ入力端子１５２と接続されている。

【００７７】ＲＦ入力端子１５２はＲＦ評価用プローブ
を用いて本高周波装置のＲＦ特性を評価できるように、
グランド−シグナル−グランド（Ｇ−Ｓ−Ｇ）構成を有
しており、グランド端子１５２ａがヴィア１５２ｂを通
して接地電極１１２と接続されている。

【００７８】また、マイクロストリップ線路１５５と第
１のＭＩＭキャパシタ１５４との接続部は、図７に示す
第１のインダクタ素子５６と対応するスパイラルインダ
クタ１５６の一端部が接続されている。スパイラルイン
ダクタ１５６の他端部は、図７に示す第２の容量素子５
７と対応し且つＳＴＯを容量絶縁膜とする第２のＭＩＭ
キャパシタ１５７の一方の電極と接続されている。ま
た、第２のＭＩＭキャパシタ１５７の他方の電極は、Ｄ
Ｃ供給用パッド１２１と接続されている。

【００７９】以下、前記のように構成された高周波半導
体装置の製造方法について図面を参照しながら説明す
る。

【００８０】図１０〜図１４は第３の実施形態に係る高
周波半導体装置の工程順の断面構成を示している。ここ
では、説明を簡単にするために、図１０（ａ）に示すよ
うに、基板２１１の上に、増幅用素子であるＦＥＴを形
成するＦＥＴ形成領域１とマイクロストリップ線路を形
成する線路形成領域２とを含み、図７に示す領域５０と
は異なる他の領域の製造方法を説明する。

【００８１】まず、図１０（ａ）に示すように、半絶縁
性のＧａＡｓからなる基板２１１の上に、ＦＥＴ用のヘ
テロ接合の能動層（チャネル層）を含むエピタキシャル
層が形成された基板を用意する。このエピタキシャル層
は、例えば、基板２１１側から、ＡｌＧａＡｓ又はＩｎ
ＧａＡｓからなるバッファ層と、基板２１１に近い側か
ら組成がＡｌＡｓからＩｎＡｌＡｓに徐々に変化するグ
レイデッドバッファ層と、ＩｎＧａＡｓからなるチャネ
ル層と、該チャネル層よりもエネルギーギャップが大き
く、チャネル層との接合面で２次元電子ガス層を形成す
るＩｎＡｌＡｓからなる障壁層と、ＩｎＧａＡｓからな
るコンタクト層とが順次形成されて構成されている。

【００８２】次に、ＦＥＴ形成領域１に対して、メサエ
ッチングを行なう。続いて、基板２１１上に第１のレジ
スト膜２５１を塗布した後、リソグラフィにおける位相
送シフト法を用いて、ＦＥＴ形成領域１にＦＥＴのゲー
ト長を決定するための幅が約０．２μｍのラインパター
ン２５１ａを形成する。その後、イオンビームスパッタ
法を用い、第１のレジスト膜２５１をマスクとして基板
２１１上の全面に、膜厚が約０．２μｍのＳｉＯ₂ から
なる第１の保護絶縁膜２１２を堆積する。

【００８３】次に、図１０（ｂ）に示すように、第１の
レジスト膜２５１に対してリフトオフを行なった後、Ｃ
ＶＤ法等を用いて、基板２１１上に第１の保護絶縁膜２
１２を含む全面にわたって膜厚が約０．３μｍのＳｉＮ
からなる第２の保護絶縁膜２１３を形成する。

【００８４】次に、図１０（ｃ）に示すように、蒸着法
を用いて、第２の保護絶縁膜２１３の上に全面にわたっ
て、厚さが約０．０５μｍのＴｉと厚さが約０．５μｍ
のＡｕとの積層体からなる接地電極の第１層形成層２１
５Ａを形成する。

【００８５】次に、図１０（ｄ）に示すように、ＦＥＴ
形成領域１を覆う第２のレジスト膜２５２を形成する。
その後、めっき法を用いて、厚さが約２．５μｍのＡｕ
からなる接地電極の第２層形成層２１５Ｂを形成し、続
いて、再度蒸着法を用いて、厚さが約０．２μｍのＰｔ
と厚さが約０．０２μｍのＴｉとの積層体からなる接地
電極の第３層形成層２１５Ｃを形成する。

【００８６】次に、図１１（ａ）に示すように、第２の
レジスト膜２５２を除去した後、ＫＩエッチャント及び
フッ酸により、ＦＥＴ形成領域１の第１層形成層２１５
Ａを除去することにより、線路形成領域２に、第１層形
成層２１５Ａ、第２層形成層２１５及び第３層形成層２
１５Ｃからなる接地電極２１５を形成する。続いて、Ｃ
ＶＤ法を用いて、基板２１１上の全面にわたって膜厚が
約０．３μｍＳｉＮからなる第３の保護絶縁膜２１６を
堆積する。

【００８７】次に、図１１（ｂ）に示すように、リソグ
ラフィ法により、第３の保護絶縁膜２１６上に、線路形
成領域２に開口パターンを有する第３のレジスト膜２５
３を形成する。続いて、ＲＩＥ法を用いて、第３のレジ
スト膜２５３をマスクとして第３の保護絶縁膜２１６に
対してエッチングを行なうことにより接地電極２１５を
露出する。

【００８８】次に、図１１（ｃ）に示すように、基板温
度を約３００度とするＲＦスパッタ法を用いて、基板２
１１上に線路形成領域２を含む全面にわたって、厚さが
約０．５μｍのＳＴＯからなる誘電体層２１７を堆積す
る。

【００８９】次に、図１１（ｄ）に示すように、誘電体
層２１７上に、該誘電体層２１７の線路形成領域２を覆
う第４のレジスト膜２５４をマスクとし、ミリング法を
用いて、誘電体層２１７のＦＥＴ形成領域１を除去す
る。

【００９０】次に、図１２（ａ）に示すように、第４の
レジスト膜２５４を除去した後、ＲＦスパッタ法によ
り、基板２１１上に全面にわたって、厚さが約０．１μ
ｍのＷＳｉＮからなる線状導体層の第１層形成層２１８
Ａを堆積する。その後、温度が約４５０℃の酸素雰囲気
でシンタリングを行なって、誘電体層２１７を再結晶化
する。

【００９１】次に、図１２（ｂ）に示すように、第１層
形成層２１８Ａの上に、線状導体層の狭小部となる、幅
が約０．５μｍのラインパターンを持つ第５のレジスト
膜を形成する。続いて、ＣＦ₄ とＳＦ₆ とをエッチャン
トとするＲＩＥ法を用いて、第５のレジスト膜２５５を
マスクとし、第１層形成層２１８Ａに対してエッチング
を行なうことにより、線路形成領域２に第１層形成層２
１８Ａからなる線状導体層の第１層２１８を形成する。

【００９２】次に、図１２（ｃ）に示すように、リソグ
ラフィ法により、基板２１１上に、該基板２１１上のＦ
ＥＴ形成領域１が露出する開口パターンを有する第６の
レジスト膜２５６を形成する。続いて、ＣＦ₄ をエッチ
ャントとするＲＩＥ法により、第６のレジスト膜２５６
をマスクとし、第３の保護絶縁膜２１６及び第２の保護
絶縁膜２１３に対してエッチングを行なうことにより、
ＦＥＴ形成領域１に、第１の保護絶縁膜２１２を露出す
る。

【００９３】次に、図１２（ｄ）に示すように、リソグ
ラフィ法により、基板２１１上に、ＦＥＴ形成領域１の
ソースドレイン形成領域が露出する開口パターンを有す
る第７のレジスト膜２５７を形成する。続いて、第７の
レジスト膜２５７をマスクとし、第１の保護絶縁膜２１
２に対してフッ酸によるエッチングを行なうことによ
り、基板２１１の上面のソースドレイン形成領域を露出
する。

【００９４】次に、図１３（ａ）に示すように、蒸着法
を用いて、第７のレジスト膜２５７上の開口パターンを
含む全面にわたって、厚さが約５０ｎｍのＡｕＧｅと、
厚さが約５０ｎｍのＮｉと、厚さが約１０００ｎｍのＡ
ｕとの積層体からなるソースドレイン電極形成膜を堆積
した後、第７のレジスト膜２５７に対してリフトオフを
行なうことにより、この電極形成膜からソースドレイン
電極２１９を形成する。その後、基板温度を約４００℃
に昇温して熱処理を行なって、ソースドレイン電極２１
９と基板２１１の上部との合金化を図る。続いて、リソ
グラフィ法により、基板２１１上に、ＦＥＴ形成領域１
におけるゲート形成領域が露出する開口パターンを有す
る第８のレジスト膜２５８を形成する。続いて、第８の
レジスト膜２５８及び第１の保護絶縁膜２１２をマスク
として、基板２１１の上部に対してエッチャントにリン
酸を用いたリセスエッチングを行なう。

【００９５】次に、図１３（ｂ）に示すように、蒸着法
を用いて、第８のレジスト膜２５８上の開口パターンを
含む全面にわたって、厚さが約５００ｎｍのＴｉと、厚
さが約５０００ｎｍのＡｌと、厚さが約５００ｎｍのＴ
ｉとの積層体からなるゲート電極形成膜を形成した後、
第８のレジスト膜２５８に対してリフトオフを行なうこ
とにより、この形成膜からゲート電極２２０を形成す
る。その後、ＣＶＤ法を用いて、基板２１１上の全面に
わたってＳｉＮからなる第４の保護絶縁膜２２１を堆積
する。

【００９６】次に、図１３（ｃ）に示すように、リソグ
ラフィ法により、ＦＥＴ形成領域１におけるソースドレ
イン電極２１９の上側及びゲート電極２２０の上側の各
領域、並びに線路形成領域２における線状導体層の第１
層２１８の上側の領域がそれぞれ露出する開口パターン
を有する第９のレジスト膜２５９を形成する。続いて、
ＣＦ₄ を用いたＲＩＥ法により、第９のレジスト膜２５
８をマスクとして、第４の保護絶縁膜２２１に対してエ
ッチングを行なうことにより、ＦＥＴ形成領域１におい
ては各電極２１９、２２０を露出し、線路形成領域２に
おいては第１層２１８を露出する。

【００９７】次に、図１４（ａ）に示すように、第９の
レジスト膜２５９を除去した後、蒸着法を用いて、基板
２１１上の全面にわたって、厚さが約０．０５μｍのＴ
ｉと厚さが約０．１５μｍのＡｕとの積層体層２２２Ａ
を形成する。この積層体層２２２Ａは、線路形成領域２
においては、線状導体層の第２層形成層２２２Ａとな
る。

【００９８】次に、図１４（ｂ）に示すように、リソグ
ラフィ法により、ＦＥＴ形成領域１におけるソースドレ
イン電極２１９の上側及びゲート電極２２０の上側の各
領域、並びに線路形成領域２における線状導体層の第１
層２１８の上側を含む領域に開口パターンを有する第１
０のレジスト膜２６０を形成する。ここで、この開口パ
ターンは、ＦＥＴ形成領域１においては、マイクロスト
リップ線路と接続されるパターンであり、線路形成領域
２においては、線状導体層の幅が約５μｍの幅広部を決
定するパターンである。続いて、めっき法を用いて、厚
さが３μｍのＡｕ層２２３を各開口パターン内に形成す
る。

【００９９】次に、図１４（ｃ）に示すように、第１０
のレジスト膜２６０を除去した後、ＫＩエッチャント及
びフッ酸により、不要なＴｉ／Ａｕ積層体層２２２Ａを
除去することにより、線路形成領域２に、第２層２２２
及びＡｕ層２２３を含む線状導体層の幅広部２２５ｂが
形成される。従って、この幅広部２２５ｂと該幅広部２
２５ｂの下側に連続する狭小部２２５ａとにより、断面
Ｔ字上のマイクロストリップ線路２２５を得ることがで
きる。

【０１００】なお、マイクロストリップ線路１５５又は
スパイラルインダクタ１５６の構成材料であるＡｕは、
Ａｇ又はＣｕであってもよい。

【０１０１】また、第３の実施形態においては、能動素
子の一例としてＦＥＴを用いたが、ダイオード、又はＨ
ＢＴ等のバイポーラトランジスタであってもよい。ま
た、基板にはＧａＡｓを用いたが、シリコン（Ｓｉ）を
用いてもよい。

【０１０２】なお、本実施形態のように基板にＧａＡｓ
を用いて、さらにＦＥＴの能動層を含むエピタキシャル
層が前述したような構成を採る場合には、以下に述べる
ような、特性上有利な構成を採ることができる。すなわ
ち、基板とグレイデッドバッファ層との間に設けられ
る、ＡｌＧａＡｓ又はＩｎＧａＰからなるバッファ層
は、ＧａＡｓとの格子整合が良好であるため、相対的に
膜厚を大きくできる。これにより、基板の形成時に含ま
れ、キンク発生の原因となるため有害なフッ素原子が、
基板又は該バッファ層側からグレイデッドバッファ層
側、さらにはチャネル層側に拡散することを防止でき
る。

【０１０３】また、本実施形態に係るマイクロストリッ
プ線路をガラス又は石英等のように能動素子を形成でき
ない基板上に形成し、別に用意された能動素子をマイク
ロストリップ線路が形成された基板上にフリップチップ
実装してもよい。

【０１０４】また、本実施形態は、図１４（ｃ）に示す
ように、線状導体層２２５の幅広部２２５ｂと誘電体層
２１７との間隙がＳｉＮからなる第４の保護絶縁膜２２
２によって埋められるが、ＳｉＯ₂ 等の無機薄膜、又は
ＢＣＢやＤｕｒｏｉｄ等の有機薄膜等の、さらに誘電率
が小さい材料で埋めてもよい。

【０１０５】本実施形態によると、マイクロストリップ
線路の延長方向に対する垂直な方向の断面の周囲長が大
きくなるため、特に表皮効果が支配的で線路の周囲長が
導体損に大きな影響を及ぼすマイクロ波又はミリ波の領
域において、大幅に導体損失の改善を図ることができ
る。

【０１０６】さらに、マイクロストリップ線路の主要な
材料をＣｕ又はＡｇとすることにより、より一層損失を
低減できる。

【０１０７】また、マイクロストリップ線路の誘電体を
ＳＴＯのような高誘電体とすることの効果を説明する。
誘電体中を伝播する電磁波の波長は１／√εに比例す
る。ＳＴＯの比誘電率は２００程度で、ＧａＡｓの比誘
電率１２．９の１０倍以上であるため、マイクロストリ
ップ線路を伝播する電磁波の波長はＧａＡｓの４分の１
以下となる。従って、本実施形態に係る、ＳＴＯを誘電
体とするマイクロストリップ線路を用いると、周波数が
５ＧＨｚの場合、λ／４長が１．６ｍｍとなるため、メ
アンダ状に線路を畳み込めば十分に集積化ができるの
で、本実施形態のようにオンチップでλ／４線路による
インピーダンス変換を実現できる。このことは、大電力
ＭＭＩＣの整合回路にとって極めて有効である。

【０１０８】また、２５ＧＨｚのような準ミリ波帯のＭ
ＭＩＣに応用した場合には、λ／４長が３００μｍ程度
に縮小されるため、分布定数を用いた整合回路の面積を
大幅に低減できる。すなわち、マイクロ波又はミリ波の
いずれの周波数領域においてもチップサイズの縮小を図
れるため、特に高コストなミリ波帯のＭＭＩＣのコスト
の低減に寄与する効果は大きい。

【０１０９】さらに、線状導体層と接地電極との接続を
行なうヴィアに対しても、従来は４０μｍ〜１００μｍ
程度の接続長（孔長）となるため、そのインピーダンス
の影響が特にミリ波帯では無視できなかったが、本実施
形態に係るマイクロストリップ線路によれば、０．５μ
ｍ程度の孔長を実現できるので、数１００ＧＨｚの領域
まで電気長が０となる理想的なショートを実現できる。

【０１１０】

【発明の効果】本発明のマイクロストリップ線路による
と、上部が幅広部で下部が幅広部よりも狭い狭小部を有
しているため、誘電体層に近い側で高インピーダンス化
及び高インダクタンス化を図れると共に、誘電体層から
離れた上部は、狭小部よりも幅が広いため、導体損失が
増加しない。これにより、高周波半導体装置の小型化を
実現できる。

【０１１１】さらに、誘電体層に高誘電体材料を用いる
と、線状導体を伝播する高周波信号の波長が小さくなる
ため、高周波半導体装置を確実に小型化できるようにな
る。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るマイクロストリ
ップ線路を示す構成断面図である。

【図２】（ａ）〜（ｃ）は本発明の第１の実施形態に係
るマイクロストリップ線路の製造方法を示す工程順の構
成断面図である。

【図３】（ａ）及び（ｂ）は本発明の第１の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図４】本発明の第２の実施形態に係るマイクロストリ
ップ線路を示す構成断面図である。

【図５】（ａ）〜（ｃ）は本発明の第２の実施形態に係
るマイクロストリップ線路の製造方法を示す工程順の構
成断面図である。

【図６】（ａ）及び（ｂ）は本発明の第２の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図７】本発明の第３の実施形態に係る高周波半導体装
置を示す回路図である。

【図８】本発明の第３の実施形態に係る高周波半導体装
置における入出力インピーダンス整合を説明するための
スミスチャートである。

【図９】本発明の第３の実施形態に係る高周波半導体装
置の入力整合回路付近を示す部分的な斜視図である。

【図１０】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図１１】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図１２】（ａ）〜（ｄ）は本発明の第３の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図１３】（ａ）〜（ｃ）は本発明の第３の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図１４】（ａ）〜（ｃ）は本発明の第３の実施形態に
係るマイクロストリップ線路の製造方法を示す工程順の
構成断面図である。

【図１５】従来の高周波半導体装置を示す回路図であ
る。

【図１６】従来のＭＭＩＣ化された高周波半導体装置を
示す平面図である。

【符号の説明】

１１基板１２接地電極（接地導体層）１２ａ第１層１２ｂ第２層１２ｃ第３層１３誘電体層１４線状導体層１４ａ狭小部１４ｂ幅広部１５第１層１６第２層１６Ａ第２層形成層１７第３層１８保護絶縁膜２１第１のレジスト膜２２第２のレジスト膜２３第３のレジスト膜３１基板３２接地電極（接地導体層）３２ａ第１層３２ｂ第２層３２ｃ第３層３３誘電体層３４線状導体層３４ａ狭小部３４ｂ幅広部３５第１層３６第２層３６Ａ第２層形成層３７第３層３８支持絶縁膜４１第１のレジスト膜４２第２のレジスト膜４３第３のレジスト膜５１ＦＥＴ５２ＲＦ入力端子５３ＲＦ出力端子５４第１の容量素子５５ λ／４長線路（マイクロストリップ線路）５６第１のインダクタ素子５７第２の容量素子５８第３の容量素子５９第２のインダクタ素子６０第４の容量素子１１１基板１１２接地電極１１３誘電体層１２１ＤＣ供給用パッド１５１ＦＥＴ１５２ＲＦ入力端子１５２ａグランド端子１５２ｂヴィア１５４第１のＭＩＭキャパシタ１５５マイクロストリップ線路１５６スパイラルインダクタ１５７第２のＭＩＭキャパシタ１ＦＥＴ形成領域１２線路形成領域２１１基板２１２第１の保護絶縁膜２１３第２の保護絶縁膜２１５第１層２１５Ａ第１層形成層２１５Ｂ第２層形成層２１５Ｃ第３層形成層２１６第３の保護絶縁膜２１７誘電体層２１８第１層層２１８Ａ第１層形成層２１９ソースドレイン電極２２０ゲート電極２２１第４の保護絶縁膜２２２第２層２２２Ａ積層体層（第２層形成層）２２３Ａｕ層２２５線状導体層２２５ａ狭小部２２５ｂ幅広部２５１第１のレジスト膜２５２第２のレジスト膜２５３第３のレジスト膜２５４第４のレジスト膜２５５第５のレジスト膜２５６第６のレジスト膜２５７第７のレジスト膜２５８第８のレジスト膜２５９第９のレジスト膜２６０第１０のレジスト膜

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 21/338 Ｈ０１Ｌ 29/80 Ｅ 27/095 Ｆターム(参考） 5E070 AA01 AB01 AB10 CB13 CB20 5E082 AB03 AB06 BB02 BC39 DD08 EE05 EE18 EE23 EE37 EE38 EE39 EE47 FG03 FG26 FG27 HH43 KK01 LL01 LL11 LL15 LL35 MM24 5F102 FA07 GA01 GA15 GA16 GA18 GB01 GC01 GD01 GJ05 GR04 GS02 GT03 GV08 5J014 CA02 CA33 CA42 CA56

Claims

【特許請求の範囲】

【請求項１】接地導体層と、前記接地導体層の上に形成された誘電体層と、前記誘電体層の上に形成された線状の線状導体層とを備
え、前記線状導体層は、該線状導体層が延びる方向に対して
垂直な方向の断面の上部が幅広部であり、前記断面の下
部が前記幅広部よりも幅が小さい狭小部であることを特
徴とするマイクロストリップ線路。
【請求項２】前記接地導体層の下側に、該接地導体層
を保持する誘電体からなる基板をさらに備え、前記誘電体層の誘電率は、前記基板の誘電率よりも大き
いことを特徴とする請求項１に記載のマイクロストリッ
プ線路。
【請求項３】前記誘電体層はチタン酸化物を含むこと
を特徴とする請求項１又は２に記載のマイクロストリッ
プ線路。
【請求項４】前記チタン酸化物はチタン酸ストロンチ
ウムであることを特徴とする請求項３に記載のマイクロ
ストリップ線路。
【請求項５】誘電体からなる基板の上に接地導体層を
形成する工程と、前記接地導体層の上に誘電体層を形成する工程と、前記誘電体層の上に、線状の開口部を持つマスクパター
ンを形成する工程と、前記開口部を含む前記マスクパタ
ーンの上に線状導体層形成層を堆積する工程と、前記マスクパターン上の前記線状導体層形成層の幅が前
記開口部の幅よりも大きくなるように前記線状導体層形
成層を成形する工程とを備えていることを特徴とするマ
イクロストリップ線路の製造方法。
【請求項６】請求項１に記載のマイクロストリップ線
路を有し、前記マイクロストリップ線路における前記線状導体層
は、前記誘電体層と平行な面内でスパイラル状に形成さ
れていることを特徴とするインダクタ素子。
【請求項７】基板上に形成された能動素子と、前記基板上に形成され、前記能動素子に対する入出力信
号を伝播するマイクロストリップ線路とを備え、前記マイクロストリップ線路は、前記基板上に形成され
た接地導体層と、前記接地導体層の上に形成された誘電
体層と、前記誘電体層の上に形成された線状の線状導体
層とを有し、前記線状導体層は、該線状導体層が延びる
方向に対して垂直な方向の断面の上部が幅広部であり、
前記断面の下部が前記幅広部よりも幅が小さい狭小部で
あることを特徴とする高周波半導体装置。