JP2018125332A - モノリシックマイクロ波集積回路およびその製造方法 - Google Patents
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Abstract
【課題】各MIMキャパシタに必要な耐電圧を維持し、かつ小型化が可能なモノリシックマイクロ波集積回路およびその製造方法を提供する。
【解決手段】モノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体増幅素子と、入力端子と、出力端子と、第1の入力MIMキャパシタと、第1の出力MIMキャパシタと、を有する。窒化物半導体増幅素子は、半導体基板の上に設けられる。入力端子は、半導体基板の上に設けられる。出力端子は、半導体基板の上に設けられる。第1の入力MIMキャパシタは、半導体基板の上に設けられ、入力端子と窒化物半導体増幅素子との間に配置される。第1の出力MIMキャパシタは、半導体基板の上に設けられ、窒化物半導体増幅素子と出力端子との間に配置される。第1の出力MIMキャパシタの誘電体層の厚さは、第1の入力MIMキャパシタの誘電体層の厚さよりも大きい。
【選択図】図1
【解決手段】モノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体増幅素子と、入力端子と、出力端子と、第1の入力MIMキャパシタと、第1の出力MIMキャパシタと、を有する。窒化物半導体増幅素子は、半導体基板の上に設けられる。入力端子は、半導体基板の上に設けられる。出力端子は、半導体基板の上に設けられる。第1の入力MIMキャパシタは、半導体基板の上に設けられ、入力端子と窒化物半導体増幅素子との間に配置される。第1の出力MIMキャパシタは、半導体基板の上に設けられ、窒化物半導体増幅素子と出力端子との間に配置される。第1の出力MIMキャパシタの誘電体層の厚さは、第1の入力MIMキャパシタの誘電体層の厚さよりも大きい。
【選択図】図1
Description
本発明の実施形態は、モノリシックマイクロ波集積回路およびその製造方法に関する。
モノリシックマイクロ波集積回路では、様々な容量のMIM(Metal-Insulator-Metal)キャパシタが整合回路、直流阻止、バイアス回路などに用いられる。
キャパシタの耐電圧は誘電体層の厚さに比例する。他方、キャパシタの容量当たりの面積は誘電体層の厚さに比例する。このため、キャパシタの容量当たりの面積は、耐電圧に比例する。
所定の容量を有するキャパシタにおいて耐電圧を高めようとすると、その面積を大きくすることが必要になる。一般に、複数のキャパシタを有するモノリシックマイクロ波集積回路において、誘電体層の厚さはその複数のキャパシタの中で最大耐電圧を要求されるキャパシタを実現するように決定される。
このため、高い耐電圧が要求されないキャパシタの面積も大きくなり、その結果モノリシックマイクロ波集積回路のサイズが大きくなる。
各MIMキャパシタに必要な耐電圧を維持し、かつ小型化が可能なモノリシックマイクロ波集積回路およびその製造方法を提供する。
実施形態のモノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体増幅素子と、入力端子と、出力端子と、第1の入力MIMキャパシタと、第1の出力MIMキャパシタと、を有する。前記窒化物半導体増幅素子は、前記半導体基板の上に設けられる。前記入力端子は、前記半導体基板の上に設けられる。前記出力端子は、前記半導体基板の上に設けられる。前記第1の入力MIMキャパシタは、前記半導体基板の上に設けられ、前記入力端子と前記窒化物半導体増幅素子との間に配置される。前記第1の出力MIMキャパシタは、前記半導体基板の上に設けられ、前記窒化物半導体増幅素子と前記出力端子との間に配置される。前記第1の出力MIMキャパシタの誘電体層の厚さは、前記第1の入力MIMキャパシタの誘電体層の厚さよりも大きい。
以下、図面を参照しつつ、本発明の実施形態について説明する。
図1(a)は第1の実施形態にかかるモノリシックマイクロ波集積回路の配置例の模式平面図、図1(b)はA−A線に沿った模式断面図、図1(c)はA−A線に沿った構成を説明する回路図、図1(d)はA−A線に沿った他の構成を説明する回路図、である。
図1(b)、(c)に表すように、モノリシックマイクロ波集積回路(MMIC:Monolithic Microwave Integrated Circuit)は、半導体基板40と、窒化物半導体増幅素子10と、入力端子50と、出力端子52と、入力MIM(Metal-Insulator-Metal)キャパシタ24と、出力MIMキャパシタ34と、を有する。
図1(a)は第1の実施形態にかかるモノリシックマイクロ波集積回路の配置例の模式平面図、図1(b)はA−A線に沿った模式断面図、図1(c)はA−A線に沿った構成を説明する回路図、図1(d)はA−A線に沿った他の構成を説明する回路図、である。
図1(b)、(c)に表すように、モノリシックマイクロ波集積回路(MMIC:Monolithic Microwave Integrated Circuit)は、半導体基板40と、窒化物半導体増幅素子10と、入力端子50と、出力端子52と、入力MIM(Metal-Insulator-Metal)キャパシタ24と、出力MIMキャパシタ34と、を有する。
なお、図1(a)および図1(b)は、伝送線路22、32が図示されていない模式図である。
窒化物半導体増幅素子10は、半導体基板40の上に設けられる。窒化物半導体増幅素子10は、たとえば、HEMT(High Electron Mobility Transistor)とすることができる。半導体基板40は、GaN層と、GaN層の上に設けられたAlGaN層と、を含むことができ、GaN層とAlGaN層との界面には、2次元電子ガス(2DEG: 2 Dimensional Electron Gas)層が形成されチャネルとして作用する(HEMT構造を形成)。
入力端子50は、半導体基板40の上に設けられる。出力端子52は、半導体基板の上に設けられる。
入力MIMキャパシタ24は、半導体基板40の上に設けられ、かつ入力端子50と窒化物半導体増幅素子10との間に配置される。出力MIMキャパシタ34は、半導体基板40の上に設けられ、かつ窒化物半導体増幅素子10と出力端子52との間に配置される。
なお、図1(c)において、第1の入力MIMキャパシタ24および第1の出力MIMキャパシタ34は、窒化物半導体増幅素子10と並列に配置かつ、接地され、整合回路(インピーダンス変換回路)の一部となる。図1(d)のように、さらに第2の入力MIMキャパシタ26を入力端子50と、伝送線路22との間に直列に接続し、第2の出力MIMキャパシタ36を出力端子52と、伝送線路32との間に直列に接続し直流阻止キャパシタとしてもよい。
図1(c)に表すように、入力端子50と窒化物半導体増幅素子10との間には、入力整合回路20が設けられる。入力整合回路20は、たとえば、伝送線路22と、接地された入力MIMキャパシタ24と、を有する。また、窒化物半導体増幅素子10と出力端子52との間には、出力整合回路30が設けられる。出力整合回路30は、たとえば、伝送線路32と、接地された出力MIMキャパシタ34と、を有する。
一般にMMICにおいて、出力MIMキャパシタ34にかかる電圧は入力MIMキャパシタ24にかかる電圧よりも大きい。とくにHEMTが窒化物系材料を含む場合、直流ドレイン電圧を、たとえば、50Vなどとすることができる。マイクロ波で大信号動作をすると、ドレインのピーク電圧はたとえば100Vを越えることがある。第1の実施形態では、出力MIMキャパシタ34の誘電体層35の厚さT2を大きくして耐電圧を高めることにより耐電力を高める。
他方、入力側ではマイクロ波信号の振幅も小さいのでゲートのピーク電圧も低く、耐電圧は低くてもよい。このため、入力MIMキャパシタ24の誘電体層25の厚さT1を、出力MIMキャパシタ34の誘電体層35の厚さT2よりも小さくすることができる。この結果、入力MIMキャパシタ24の面積を小さくすることができ、MMICのサイズを縮小できる。
なお、AlGaAs/GaAs系HEMTの場合、ドレイン電圧は、たとえば、10V近傍と低い。このため、入力MIMキャパシタに要求される耐電圧と、出力MIMキャパシタに要求される耐電圧と、の間に大きな差異はなく、入力MIMキャパシタより出力MIMキャパシタの誘電体層を厚くする効果は小さい。
また、図1(c)の回路において、分岐回路および合成回路により窒化物半導体増幅素子10を複数個並列接続すると、MMICを高出力化が容易となる。この場合、入力MIMキャパシタ24の数も複数倍となる。このため、本実施形態のMIMキャパシタを用いることにより、MMICのサイズ縮小の効果を高めることができる。
図2(a)〜(f)は、第1の実施形態にかかるMMIC製造方法のうちMIMキャパシタの製造プロセスを説明する模式断面図である、すなわち、図2(a)はフォトレジストパターニング後に第1の誘電体層をECRスパッタリングにより形成した後の断面図、図2(b)はフォトレジスト除去(リフトオフ)後の断面図、図2(c)は第2の誘電体層をリフトオフするためのフォトレジストパターニング後の断面図、図2(d)は第2の誘電体層をECRスパッタリングにより形成した後の断面図、図2(e)はフォトレジストを除去(リフトオフ)後の断面図、図2(f)はMIMキャパシタの上部電極を形成後の断面図、である。
半導体基板40の上に、窒化物半導体増幅素子10を形成する(図1(b))。
図2(a)に表すように、半導体基板40の上面において、第1の領域に第1電極60を、第2の領域に第2電極62をそれぞれ形成する。この場合、電極金属(たとえば、Ti/Pt/Au)を蒸着後にエッチバックによりパターニングしても良いし、リフトオフを用いてもよい。続いて、第1電極60の上の所定の位置のみが開口部となるようにリフトオフ用のフォトレジスト80をパターニングする。さらに、窒化Si(Si3N4など)などからなる第1の誘電体層25を形成する。
続いて、フォトレジスト80とともにフォトレジスト80上の窒化Siを除去(リフトオフ)することにより、図2(b)のように、厚さがT1で面積がS1である第1の誘電体層25を第1電極60の上のみに形成する。第1電極60は、入力MIMキャパシタ24の下部電極となる。第1の誘電体層25の形成に、電子サイクロトロン共鳴(ECR:Electron Cyclotron Resonance)スパッタ法 を用いると、低温で成膜できるので、リフトオフが容易にできるので好ましい。
続いて、図2(c)に表すように、第2電極62の上の所定の位置のみが開口部となるようにリフトオフ用のフォトレジスト82をパターニングする。
続いて、図2(d)に表すように、窒化Si(Si3N4など)などからなる厚さがT2の第2の誘電体層35をECRスパッタ法により形成する。なお、窒化Siに代えて酸化Si(SiO2など)などを用いてもよい。
続いて、フォトレジスト82とともにフォトレジスト82上の窒化Siを除去することにより、図2(e)に表すように、面積がS2である第2の誘電体層35が第2電極62の上のみに形成される。第2電極62は、出力MIMキャパシタ34の下部電極となる。
続いて、図2(f)に表すように、第2の誘電体層35の上に上部電極として第3電極69を設けて出力MIMキャパシタ34形成し、第1の誘電体層35の上に上部電極として第4電極68を設けて入力MIMキャパシタ24を形成する。さらに、伝送線路やインダクタなどを含む回路部品を形成すると、MMICが完成する。
図3(a)は第1比較例にかかるMMICの配置例の模式平面図、図3(b)はA−A線に沿った模式断面図、である。
第1比較例にかかるMMICは、半導体基板140と、窒化物半導体増幅素子110と、入力MIMキャパシタと、出力MIMキャパシタと、を有する。
第1比較例にかかるMMICは、半導体基板140と、窒化物半導体増幅素子110と、入力MIMキャパシタと、出力MIMキャパシタと、を有する。
第1比較例において、入力MIMキャパシタの第1の誘電体層125aの厚さT11と、出力MIMキャパシタの第2の誘電体層125bの厚さT12と、は、同一である。
図4(a)〜(d)は、第1比較例のMMICの製造方法のうちMIMキャパシタの製造プロセスを説明する模式断面図である。すなわち、図4(a)は誘電体層をプラズマ化学気相成長(PE−CVD:Plasma-Enhanced Chemical Vapor Deposition)法により形成した後の断面図、図4(b)はエッチング用のフォトレジストのパターニング後の断面図、図4(c)は誘電体層をエッチングしレジスト除去(エッチバック)後の断面図、図4(d)はMIMキャパシタの上部電極を形成後の断面図、である。
図4(a)に表すように、半導体基板140の上面において、第1の領域に第1電極160を、第2の領域に第2電極162を、それぞれ形成する。この場合、電極金属を蒸着後にエッチバックを用いてパターニングしても良いし、リフトオフを用いてもよい。
図4(a)に表すように、半導体基板140、第1電極160、および第2電極162の上面に誘電体層125を形成する。誘電体層125は、窒化Siまたは酸化Siなどとすることができる。
続いて、フォトレジストを塗布し、第1電極160の上の所定の位置、および第2電極162の所定の位置を覆うようにフォトレジスト180のパターニングを行う。
続いて、フォトレジスト180をマスクにして、誘電体層125のエッチングを行い、面積がS11である第1の誘電体層125aと面積がS12である第2の誘電体層125bとを形成する。エッチングは、ウエットエッチングでもドライエッチングでもよい。第1比較例では、PE−CVDにより誘電体層を形成する。PE−CVDの場合、半導体基板を高温(300℃程度)にするため半導体基板上にフォトレジストがあると直接プラズマにさらされ温度上昇により硬化が進行する。このため、レジスト剥離が困難となり、リフトオフによるパターン形成は使えず、成膜後のエッチバックによるパターン形成となる。
続いて、図4(d)に表すように、第1の誘電体層125aの上に上部電極168、第2の誘電体層125bに上部電極169を形成すると、MIMキャパシタ124、134が完成する。
第1比較例の出力MIMキャパシタを構成する第2の誘電体層125bが、第1の実施形態の出力MIMキャパシタ34を構成する第2の誘電体層35と同一の厚さ(T12=T2)および同一の面積(S12=S2)であるとする(キャパシタの静電容量も同一)。この場合、耐電圧は同一となる。他方、第1比較例の入力MIMキャパシタ124の静電容量と第1の実施形態の入力MIMキャパシタ24の静電容量とを同一にする場合、第1比較例の第1の誘電体層125の面積S11は、式(1)で表される。
S11=(T11/T1)×S1 式(1)
但し、T11:第1比較例の第1の誘電体層の厚さ
T1:第1の実施形態の第1の誘電体層の厚さ
S1:第1の実施形態の第1の誘電体層の面積
第1の実施形態において、入力MIMキャパシタ24の耐電圧を出力MIMキャパシタ34の耐電圧のN分の1とできる場合、第1の実施形態の入力MIMキャパシタ24の第1の誘電体層25の厚さT1を、第1比較例の第1の誘電体層125aの厚さT11の概ねN分の1にできる。このため、同一の静電容量を保ちながら、第1の誘電体層25の面積S1をN分の1に縮小し、MMICのサイズを縮小できる。
図5(a)〜(f)は、第2比較例のMMICの製造方法のうち、MIMキャパシタの製造プロセスを説明する模式断面図である。すなわち、図5(a)は誘電体層をPE−CVD法により形成した後の断面図、図5(b)はエッチング用のフォトレジストのパターニング後の断面図、図5(c)は誘電体層をエッチングしレジスト除去(エッチバック)後の断面図、図5(d)は第1の誘電体層以外をフォトレジストで覆うようにフォトレジストをパターニングした後の断面図、図5(e)は第1の誘電体層の上層をエッチングし、フォトレジストを除去(エッチバック)後の断面図、図5(f)はMIMキャパシタの上部電極を形成後の断面図、である。
図5(a)に表すように、半導体基板140の上面において、第1の領域に第1電極160を、第2の領域に第2電極162をそれぞれ形成する。
また、半導体基板140、第1電極160、および第2電極162の上面に誘電体層150を形成する。誘電体層150は、たとえば、窒化Si層151、酸化Si層152、窒化Si層153、の積層体とすることができる。
続いて、図5(b)に表すように、フォトレジスト180を塗布し、第1電極160の上の所定の位置、および第2電極162の所定の位置を覆うようにフォトレジスト180のパターニングを行う。
続いて、フォトレジスト180をマスクにして、溶液エッチングなどを行い、第1の誘電体層150aと第2の誘電体層150bとに分離する。
続いて、図5(d)に表すように、第1の誘電体層150aのみが露出し、第2の誘電体層150bがマスクされるように、フォトレジスト182をパターニングする。
続いて、図5(e)に表すように、第1の誘電体層150aの最上層である窒化Si層153を、溶液エッチングなどにより選択的に除去する。酸化Si層152は、窒化Si層153の溶液エッチングのエッチングストップ層として作用する。
続いて、第1の誘電体層150cの上に上部電極168、第2の誘電体層150bに上部電極169を形成すると、MIMキャパシタ124、134が完成する。
第2比較例では、第1の誘電体層150cの厚さT13を薄くできるので、入力MIMキャパシタ124の面積を縮小できる。しかし、溶液エッチングによる薄層化では、第1の誘電体層150cの厚さの制御精度が不十分である。また、絶縁膜を多層とするため、成膜プロセスおよびエッチングプロセスが増え生産性が低下する。すなわち、量産性が低下する。
図6(a)は第1の実施形態にかかるMMICの出力整合回路の一例の模式平面図、図6(b)はB−B線に沿った部分模式断面図、である。
出力整合回路は、インピーダンス変換回路70と、伝送線路(マイクロストリップ線路)32と、出力MIMキャパシタ34と、を有する。伝送線路(マイクロストリップ線路)32の一方の端部32aは、インピーダンス変換回路70を介してHEMTなどの窒化物半導体増幅素子10のドレインに接続される。マイクロストリップ線路32の他方の端部32bは、外部負荷に接続される。半導体基板40の下面には接地導体層66が設けられる。出力MIMキャパシタ34の下部電極62は、半導体基板40のバイアホール40aに設けられた導電層64を介して接地導体層66に接続される。
出力整合回路は、インピーダンス変換回路70と、伝送線路(マイクロストリップ線路)32と、出力MIMキャパシタ34と、を有する。伝送線路(マイクロストリップ線路)32の一方の端部32aは、インピーダンス変換回路70を介してHEMTなどの窒化物半導体増幅素子10のドレインに接続される。マイクロストリップ線路32の他方の端部32bは、外部負荷に接続される。半導体基板40の下面には接地導体層66が設けられる。出力MIMキャパシタ34の下部電極62は、半導体基板40のバイアホール40aに設けられた導電層64を介して接地導体層66に接続される。
本発明の実施形態によれば、MIMキャパシタの耐電圧を維持しつつ、小型化が可能なMMICが提供される。MMICが窒化物半導体増幅素子を有する場合、高出力化が容易となる。このようなMMICは、レーダ装置や通信機器に広く用いることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
1 窒化物半導体増幅素子、20 入力整合回路、24 第1の入力MIMキャパシタ、25 第1の誘電体層、26 第2の入力MIMキャパシタ、30 出力整合回路、34 第1の出力MIMキャパシタ、35 第2の誘電体層、36 第2の出力MIMキャパシタ、40 半導体基板、50 入力端子、52 出力端子、80、82 フォトレジスト、60 第1電極、62 第2電極、68 第4電極、69 第3電極
Claims (6)
- 半導体基板と、
前記半導体基板の上に設けられた窒化物半導体増幅素子と、
前記半導体基板の上に設けられた入力端子と、
前記半導体基板の上に設けられた出力端子と、
前記半導体基板の上に設けられ、前記入力端子と前記窒化物半導体増幅素子との間に配置された第1の入力MIMキャパシタと、
前記半導体基板の上に設けられ、前記窒化物半導体増幅素子と前記出力端子との間に配置された第1の出力MIMキャパシタと、
を備え、
前記第1の出力MIMキャパシタの誘電体層の厚さは、前記第1の入力MIMキャパシタの誘電体層の厚さよりも大きいモノリシックマイクロ波集積回路。 - 前記第1の入力MIMキャパシタの前記誘電体層の材料は、前記第1の出力MIMキャパシタの前記誘電体層の材料と同一である請求項1記載のモノリシックマイクロ波集積回路。
- 前記第1の入力MIMキャパシタは、前記窒化物半導体増幅素子と並列に配置かつ、接地されることで入力整合回路を構成し、
前記第1の出力MIMキャパシタは、前記窒化物半導体増幅素子と並列に配置かつ、接地されることで出力整合回路を構成する請求項1または2に記載のモノリシックマイクロ波集積回路。 - 第2の入力MIMキャパシタと、
第2の出力MIMキャパシタと、
をさらに備え、
前記第2の入力MIMキャパシタは、前記入力整合回路と前記入力端子の間に直列に配置かつ、接地されることで直流阻止キャパシタを構成し、
前記第2の出力MIMキャパシタは、前記出力整合回路と前記出力端子の間に直列に配置かつ、接地されることで直流阻止キャパシタを構成し、
前記第2の出力MIMキャパシタの誘電体層の厚さは、前記第2の入力MIMキャパシタの誘電体層の厚さよりも大きい、請求項1〜3のいずれか1つに記載のモノリシックマイクロ波集積回路。 - 半導体基板上に、窒化物半導体増幅素子を形成する工程と、
前記半導体基板の上面において、第1の領域に第1電極を、第2の領域に第2電極をそれぞれ形成する工程と、
フォトレジストを用いたリフトオフ法により、前記第1電極の上の所定の位置に第1の厚さを有する第1の誘電体層を形成する工程と、
フォトレジストを用いたリフトオフ法により、前記第2電極の上の所定の位置に第2の厚さを有する第2の誘電体層を形成する工程と、
前記第1の誘電体層および前記第2の誘電体層のうち、厚い方の誘電体層の上に第3電極を設けて出力MIMキャパシタを形成し、薄い方の誘電体層上に第4電極を設けて入力MIMキャパシタを形成する工程と、
を備えたモノリシックマイクロ波集積回路の製造方法。 - 前記第1の誘電体層および前記第2の誘電体層は、電子サイクロトロン共鳴スパッタ法により成膜される請求項5記載のモノリシックマイクロ波集積回路の製造方法。
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