JP2018125332A - モノリシックマイクロ波集積回路およびその製造方法 - Google Patents

Abstract

【課題】各ＭＩＭキャパシタに必要な耐電圧を維持し、かつ小型化が可能なモノリシックマイクロ波集積回路およびその製造方法を提供する。
【解決手段】モノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体増幅素子と、入力端子と、出力端子と、第１の入力ＭＩＭキャパシタと、第１の出力ＭＩＭキャパシタと、を有する。窒化物半導体増幅素子は、半導体基板の上に設けられる。入力端子は、半導体基板の上に設けられる。出力端子は、半導体基板の上に設けられる。第１の入力ＭＩＭキャパシタは、半導体基板の上に設けられ、入力端子と窒化物半導体増幅素子との間に配置される。第１の出力ＭＩＭキャパシタは、半導体基板の上に設けられ、窒化物半導体増幅素子と出力端子との間に配置される。第１の出力ＭＩＭキャパシタの誘電体層の厚さは、第１の入力ＭＩＭキャパシタの誘電体層の厚さよりも大きい。
【選択図】図１

Description

本発明の実施形態は、モノリシックマイクロ波集積回路およびその製造方法に関する。

モノリシックマイクロ波集積回路では、様々な容量のＭＩＭ（Metal-Insulator-Metal)キャパシタが整合回路、直流阻止、バイアス回路などに用いられる。

キャパシタの耐電圧は誘電体層の厚さに比例する。他方、キャパシタの容量当たりの面積は誘電体層の厚さに比例する。このため、キャパシタの容量当たりの面積は、耐電圧に比例する。

所定の容量を有するキャパシタにおいて耐電圧を高めようとすると、その面積を大きくすることが必要になる。一般に、複数のキャパシタを有するモノリシックマイクロ波集積回路において、誘電体層の厚さはその複数のキャパシタの中で最大耐電圧を要求されるキャパシタを実現するように決定される。

このため、高い耐電圧が要求されないキャパシタの面積も大きくなり、その結果モノリシックマイクロ波集積回路のサイズが大きくなる。

特開２００７−３２４４２２号公報

各ＭＩＭキャパシタに必要な耐電圧を維持し、かつ小型化が可能なモノリシックマイクロ波集積回路およびその製造方法を提供する。

実施形態のモノリシックマイクロ波集積回路は、半導体基板と、窒化物半導体増幅素子と、入力端子と、出力端子と、第１の入力ＭＩＭキャパシタと、第１の出力ＭＩＭキャパシタと、を有する。前記窒化物半導体増幅素子は、前記半導体基板の上に設けられる。前記入力端子は、前記半導体基板の上に設けられる。前記出力端子は、前記半導体基板の上に設けられる。前記第１の入力ＭＩＭキャパシタは、前記半導体基板の上に設けられ、前記入力端子と前記窒化物半導体増幅素子との間に配置される。前記第１の出力ＭＩＭキャパシタは、前記半導体基板の上に設けられ、前記窒化物半導体増幅素子と前記出力端子との間に配置される。前記第１の出力ＭＩＭキャパシタの誘電体層の厚さは、前記第１の入力ＭＩＭキャパシタの誘電体層の厚さよりも大きい。

図１（ａ）は第１の実施形態にかかるモノリシックマイクロ波集積回路の配置例の模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、図１（ｃ）はＡ−Ａ線に沿った構成を説明する回路図、図１（ｄ）はＡ−Ａ線に沿った他の構成を説明する回路図である。 図２（ａ）〜（ｆ）は第１の実施形態にかかるＭＭＩＣ製造方法のうちＭＩＭキャパシタの製造プロセスを説明する模式断面図であり、図２（ａ）はフォトレジストパターニング後に第１の誘電体層を形成した後の断面図、図２（ｂ）はフォトレジスト除去（リフトオフ）後の断面図、図２（ｃ）はフォトレジストパターニング後の断面図、図２（ｄ）は第２の誘電体層を形成後の断面図、図２（ｅ）はフォトレジストを除去（リフトオフ）後の断面図、図２（ｆ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。 図３（ａ）は第１比較例にかかるＭＭＩＣの配置例の模式平面図、図３（ｂ）はＡ−Ａ線に沿った模式断面図、である。 図４（ａ）〜（ｄ）は、第１比較例のＭＭＩＣの製造方法のうちＭＩＭキャパシタの製造プロセスを説明する模式断面図であり、図４（ａ）は誘電体層を形成後の断面図、図４（ｂ）はフォトレジストのパターニング後の断面図、図４（ｃ）は誘電体層をエッチングし、フォトレジスト除去後の断面図、図４（ｄ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。 図５（ａ）〜（ｆ）は、第２比較例の製造方法のうち、ＭＩＭキャパシタの製造プロセスを説明する模式断面図であり、図５（ａ）は誘電体層を形成後の断面図、図５（ｂ）はフォトレジストのパターニング後の断面図、図５（ｃ）は誘電体層をエッチングし、フォトレジスト除去後の断面図、図５（ｄ）は第１の誘電体層以外をフォトレジストで覆うようにフォトレジストをパターニングした後の断面図、図５（ｅ）は第１の誘電体層の上層をエッチングし、フォトレジストを除去後の断面図、図５（ｆ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。 図６（ａ）は第１の実施形態にかかるＭＭＩＣの出力整合回路の一例の模式平面図、図６（ｂ）はＢ−Ｂ線に沿った部分模式断面図、である。

以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）は第１の実施形態にかかるモノリシックマイクロ波集積回路の配置例の模式平面図、図１（ｂ）はＡ−Ａ線に沿った模式断面図、図１（ｃ）はＡ−Ａ線に沿った構成を説明する回路図、図１（ｄ）はＡ−Ａ線に沿った他の構成を説明する回路図、である。
図１（ｂ）、（ｃ）に表すように、モノリシックマイクロ波集積回路（ＭＭＩＣ：Monolithic Microwave Integrated Circuit）は、半導体基板４０と、窒化物半導体増幅素子１０と、入力端子５０と、出力端子５２と、入力ＭＩＭ（Metal-Insulator-Metal）キャパシタ２４と、出力ＭＩＭキャパシタ３４と、を有する。

なお、図１（ａ）および図１（ｂ）は、伝送線路２２、３２が図示されていない模式図である。

窒化物半導体増幅素子１０は、半導体基板４０の上に設けられる。窒化物半導体増幅素子１０は、たとえば、ＨＥＭＴ（High Electron Mobility Transistor）とすることができる。半導体基板４０は、ＧａＮ層と、ＧａＮ層の上に設けられたＡｌＧａＮ層と、を含むことができ、ＧａＮ層とＡｌＧａＮ層との界面には、２次元電子ガス（2DEG: 2 Dimensional Electron Gas）層が形成されチャネルとして作用する（ＨＥＭＴ構造を形成）。

入力端子５０は、半導体基板４０の上に設けられる。出力端子５２は、半導体基板の上に設けられる。

入力ＭＩＭキャパシタ２４は、半導体基板４０の上に設けられ、かつ入力端子５０と窒化物半導体増幅素子１０との間に配置される。出力ＭＩＭキャパシタ３４は、半導体基板４０の上に設けられ、かつ窒化物半導体増幅素子１０と出力端子５２との間に配置される。

なお、図１（ｃ）において、第１の入力ＭＩＭキャパシタ２４および第１の出力ＭＩＭキャパシタ３４は、窒化物半導体増幅素子１０と並列に配置かつ、接地され、整合回路（インピーダンス変換回路）の一部となる。図１（ｄ）のように、さらに第２の入力ＭＩＭキャパシタ２６を入力端子５０と、伝送線路２２との間に直列に接続し、第２の出力ＭＩＭキャパシタ３６を出力端子５２と、伝送線路３２との間に直列に接続し直流阻止キャパシタとしてもよい。

図１（ｃ）に表すように、入力端子５０と窒化物半導体増幅素子１０との間には、入力整合回路２０が設けられる。入力整合回路２０は、たとえば、伝送線路２２と、接地された入力ＭＩＭキャパシタ２４と、を有する。また、窒化物半導体増幅素子１０と出力端子５２との間には、出力整合回路３０が設けられる。出力整合回路３０は、たとえば、伝送線路３２と、接地された出力ＭＩＭキャパシタ３４と、を有する。

一般にＭＭＩＣにおいて、出力ＭＩＭキャパシタ３４にかかる電圧は入力ＭＩＭキャパシタ２４にかかる電圧よりも大きい。とくにＨＥＭＴが窒化物系材料を含む場合、直流ドレイン電圧を、たとえば、５０Ｖなどとすることができる。マイクロ波で大信号動作をすると、ドレインのピーク電圧はたとえば１００Ｖを越えることがある。第１の実施形態では、出力ＭＩＭキャパシタ３４の誘電体層３５の厚さＴ２を大きくして耐電圧を高めることにより耐電力を高める。

他方、入力側ではマイクロ波信号の振幅も小さいのでゲートのピーク電圧も低く、耐電圧は低くてもよい。このため、入力ＭＩＭキャパシタ２４の誘電体層２５の厚さＴ１を、出力ＭＩＭキャパシタ３４の誘電体層３５の厚さＴ２よりも小さくすることができる。この結果、入力ＭＩＭキャパシタ２４の面積を小さくすることができ、ＭＭＩＣのサイズを縮小できる。

なお、ＡｌＧａＡｓ／ＧａＡｓ系ＨＥＭＴの場合、ドレイン電圧は、たとえば、１０Ｖ近傍と低い。このため、入力ＭＩＭキャパシタに要求される耐電圧と、出力ＭＩＭキャパシタに要求される耐電圧と、の間に大きな差異はなく、入力ＭＩＭキャパシタより出力ＭＩＭキャパシタの誘電体層を厚くする効果は小さい。

また、図１（ｃ）の回路において、分岐回路および合成回路により窒化物半導体増幅素子１０を複数個並列接続すると、ＭＭＩＣを高出力化が容易となる。この場合、入力ＭＩＭキャパシタ２４の数も複数倍となる。このため、本実施形態のＭＩＭキャパシタを用いることにより、ＭＭＩＣのサイズ縮小の効果を高めることができる。

図２（ａ）〜（ｆ）は、第１の実施形態にかかるＭＭＩＣ製造方法のうちＭＩＭキャパシタの製造プロセスを説明する模式断面図である、すなわち、図２（ａ）はフォトレジストパターニング後に第１の誘電体層をＥＣＲスパッタリングにより形成した後の断面図、図２（ｂ）はフォトレジスト除去（リフトオフ）後の断面図、図２（ｃ）は第２の誘電体層をリフトオフするためのフォトレジストパターニング後の断面図、図２（ｄ）は第２の誘電体層をＥＣＲスパッタリングにより形成した後の断面図、図２（ｅ）はフォトレジストを除去（リフトオフ）後の断面図、図２（ｆ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。

半導体基板４０の上に、窒化物半導体増幅素子１０を形成する（図１（ｂ））。

図２（ａ）に表すように、半導体基板４０の上面において、第１の領域に第１電極６０を、第２の領域に第２電極６２をそれぞれ形成する。この場合、電極金属（たとえば、Ｔｉ／Ｐｔ／Ａｕ）を蒸着後にエッチバックによりパターニングしても良いし、リフトオフを用いてもよい。続いて、第１電極６０の上の所定の位置のみが開口部となるようにリフトオフ用のフォトレジスト８０をパターニングする。さらに、窒化Ｓｉ（Ｓｉ_３Ｎ_４など）などからなる第１の誘電体層２５を形成する。

続いて、フォトレジスト８０とともにフォトレジスト８０上の窒化Ｓｉを除去（リフトオフ）することにより、図２（ｂ）のように、厚さがＴ１で面積がＳ１である第１の誘電体層２５を第１電極６０の上のみに形成する。第１電極６０は、入力ＭＩＭキャパシタ２４の下部電極となる。第１の誘電体層２５の形成に、電子サイクロトロン共鳴（ＥＣＲ：Electron Cyclotron Resonance)スパッタ法 を用いると、低温で成膜できるので、リフトオフが容易にできるので好ましい。

続いて、図２（ｃ）に表すように、第２電極６２の上の所定の位置のみが開口部となるようにリフトオフ用のフォトレジスト８２をパターニングする。

続いて、図２（ｄ）に表すように、窒化Ｓｉ（Ｓｉ_３Ｎ_４など）などからなる厚さがＴ２の第２の誘電体層３５をＥＣＲスパッタ法により形成する。なお、窒化Ｓｉに代えて酸化Ｓｉ（ＳｉＯ_２など）などを用いてもよい。

続いて、フォトレジスト８２とともにフォトレジスト８２上の窒化Ｓｉを除去することにより、図２（ｅ）に表すように、面積がＳ２である第２の誘電体層３５が第２電極６２の上のみに形成される。第２電極６２は、出力ＭＩＭキャパシタ３４の下部電極となる。

続いて、図２（ｆ）に表すように、第２の誘電体層３５の上に上部電極として第３電極６９を設けて出力ＭＩＭキャパシタ３４形成し、第１の誘電体層３５の上に上部電極として第４電極６８を設けて入力ＭＩＭキャパシタ２４を形成する。さらに、伝送線路やインダクタなどを含む回路部品を形成すると、ＭＭＩＣが完成する。

図３（ａ）は第１比較例にかかるＭＭＩＣの配置例の模式平面図、図３（ｂ）はＡ−Ａ線に沿った模式断面図、である。
第１比較例にかかるＭＭＩＣは、半導体基板１４０と、窒化物半導体増幅素子１１０と、入力ＭＩＭキャパシタと、出力ＭＩＭキャパシタと、を有する。

第１比較例において、入力ＭＩＭキャパシタの第１の誘電体層１２５ａの厚さＴ１１と、出力ＭＩＭキャパシタの第２の誘電体層１２５ｂの厚さＴ１２と、は、同一である。

図４（ａ）〜（ｄ）は、第１比較例のＭＭＩＣの製造方法のうちＭＩＭキャパシタの製造プロセスを説明する模式断面図である。すなわち、図４（ａ）は誘電体層をプラズマ化学気相成長（ＰＥ−ＣＶＤ：Plasma-Enhanced Chemical Vapor Deposition)法により形成した後の断面図、図４（ｂ）はエッチング用のフォトレジストのパターニング後の断面図、図４（ｃ）は誘電体層をエッチングしレジスト除去（エッチバック）後の断面図、図４（ｄ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。

図４（ａ）に表すように、半導体基板１４０の上面において、第１の領域に第１電極１６０を、第２の領域に第２電極１６２を、それぞれ形成する。この場合、電極金属を蒸着後にエッチバックを用いてパターニングしても良いし、リフトオフを用いてもよい。

図４（ａ）に表すように、半導体基板１４０、第１電極１６０、および第２電極１６２の上面に誘電体層１２５を形成する。誘電体層１２５は、窒化Ｓｉまたは酸化Ｓｉなどとすることができる。

続いて、フォトレジストを塗布し、第１電極１６０の上の所定の位置、および第２電極１６２の所定の位置を覆うようにフォトレジスト１８０のパターニングを行う。

続いて、フォトレジスト１８０をマスクにして、誘電体層１２５のエッチングを行い、面積がＳ１１である第１の誘電体層１２５ａと面積がＳ１２である第２の誘電体層１２５ｂとを形成する。エッチングは、ウエットエッチングでもドライエッチングでもよい。第１比較例では、ＰＥ−ＣＶＤにより誘電体層を形成する。ＰＥ−ＣＶＤの場合、半導体基板を高温（３００℃程度）にするため半導体基板上にフォトレジストがあると直接プラズマにさらされ温度上昇により硬化が進行する。このため、レジスト剥離が困難となり、リフトオフによるパターン形成は使えず、成膜後のエッチバックによるパターン形成となる。

続いて、図４（ｄ）に表すように、第１の誘電体層１２５ａの上に上部電極１６８、第２の誘電体層１２５ｂに上部電極１６９を形成すると、ＭＩＭキャパシタ１２４、１３４が完成する。

第１比較例の出力ＭＩＭキャパシタを構成する第２の誘電体層１２５ｂが、第１の実施形態の出力ＭＩＭキャパシタ３４を構成する第２の誘電体層３５と同一の厚さ（Ｔ１２＝Ｔ２）および同一の面積（Ｓ１２＝Ｓ２）であるとする（キャパシタの静電容量も同一）。この場合、耐電圧は同一となる。他方、第１比較例の入力ＭＩＭキャパシタ１２４の静電容量と第１の実施形態の入力ＭＩＭキャパシタ２４の静電容量とを同一にする場合、第１比較例の第１の誘電体層１２５の面積Ｓ１１は、式（１）で表される。

Ｓ１１＝（Ｔ１１／Ｔ１）×Ｓ１ 式（１）

但し、Ｔ１１：第１比較例の第１の誘電体層の厚さ
Ｔ１：第１の実施形態の第１の誘電体層の厚さ
Ｓ１：第１の実施形態の第１の誘電体層の面積

第１の実施形態において、入力ＭＩＭキャパシタ２４の耐電圧を出力ＭＩＭキャパシタ３４の耐電圧のＮ分の１とできる場合、第１の実施形態の入力ＭＩＭキャパシタ２４の第１の誘電体層２５の厚さＴ１を、第１比較例の第１の誘電体層１２５ａの厚さＴ１１の概ねＮ分の１にできる。このため、同一の静電容量を保ちながら、第１の誘電体層２５の面積Ｓ１をＮ分の１に縮小し、ＭＭＩＣのサイズを縮小できる。

図５（ａ）〜（ｆ）は、第２比較例のＭＭＩＣの製造方法のうち、ＭＩＭキャパシタの製造プロセスを説明する模式断面図である。すなわち、図５（ａ）は誘電体層をＰＥ−ＣＶＤ法により形成した後の断面図、図５（ｂ）はエッチング用のフォトレジストのパターニング後の断面図、図５（ｃ）は誘電体層をエッチングしレジスト除去（エッチバック）後の断面図、図５（ｄ）は第１の誘電体層以外をフォトレジストで覆うようにフォトレジストをパターニングした後の断面図、図５（ｅ）は第１の誘電体層の上層をエッチングし、フォトレジストを除去（エッチバック）後の断面図、図５（ｆ）はＭＩＭキャパシタの上部電極を形成後の断面図、である。

図５（ａ）に表すように、半導体基板１４０の上面において、第１の領域に第１電極１６０を、第２の領域に第２電極１６２をそれぞれ形成する。

また、半導体基板１４０、第１電極１６０、および第２電極１６２の上面に誘電体層１５０を形成する。誘電体層１５０は、たとえば、窒化Ｓｉ層１５１、酸化Ｓｉ層１５２、窒化Ｓｉ層１５３、の積層体とすることができる。

続いて、図５（ｂ）に表すように、フォトレジスト１８０を塗布し、第１電極１６０の上の所定の位置、および第２電極１６２の所定の位置を覆うようにフォトレジスト１８０のパターニングを行う。

続いて、フォトレジスト１８０をマスクにして、溶液エッチングなどを行い、第１の誘電体層１５０ａと第２の誘電体層１５０ｂとに分離する。

続いて、図５（ｄ）に表すように、第１の誘電体層１５０ａのみが露出し、第２の誘電体層１５０ｂがマスクされるように、フォトレジスト１８２をパターニングする。

続いて、図５（ｅ）に表すように、第１の誘電体層１５０ａの最上層である窒化Ｓｉ層１５３を、溶液エッチングなどにより選択的に除去する。酸化Ｓｉ層１５２は、窒化Ｓｉ層１５３の溶液エッチングのエッチングストップ層として作用する。

続いて、第１の誘電体層１５０ｃの上に上部電極１６８、第２の誘電体層１５０ｂに上部電極１６９を形成すると、ＭＩＭキャパシタ１２４、１３４が完成する。

第２比較例では、第１の誘電体層１５０ｃの厚さＴ１３を薄くできるので、入力ＭＩＭキャパシタ１２４の面積を縮小できる。しかし、溶液エッチングによる薄層化では、第１の誘電体層１５０ｃの厚さの制御精度が不十分である。また、絶縁膜を多層とするため、成膜プロセスおよびエッチングプロセスが増え生産性が低下する。すなわち、量産性が低下する。

図６（ａ）は第１の実施形態にかかるＭＭＩＣの出力整合回路の一例の模式平面図、図６（ｂ）はＢ−Ｂ線に沿った部分模式断面図、である。
出力整合回路は、インピーダンス変換回路７０と、伝送線路（マイクロストリップ線路）３２と、出力ＭＩＭキャパシタ３４と、を有する。伝送線路（マイクロストリップ線路）３２の一方の端部３２ａは、インピーダンス変換回路７０を介してＨＥＭＴなどの窒化物半導体増幅素子１０のドレインに接続される。マイクロストリップ線路３２の他方の端部３２ｂは、外部負荷に接続される。半導体基板４０の下面には接地導体層６６が設けられる。出力ＭＩＭキャパシタ３４の下部電極６２は、半導体基板４０のバイアホール４０ａに設けられた導電層６４を介して接地導体層６６に接続される。

本発明の実施形態によれば、ＭＩＭキャパシタの耐電圧を維持しつつ、小型化が可能なＭＭＩＣが提供される。ＭＭＩＣが窒化物半導体増幅素子を有する場合、高出力化が容易となる。このようなＭＭＩＣは、レーダ装置や通信機器に広く用いることができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ 窒化物半導体増幅素子、２０ 入力整合回路、２４ 第１の入力ＭＩＭキャパシタ、２５ 第１の誘電体層、２６ 第２の入力ＭＩＭキャパシタ、３０ 出力整合回路、３４ 第１の出力ＭＩＭキャパシタ、３５ 第２の誘電体層、３６ 第２の出力ＭＩＭキャパシタ、４０ 半導体基板、５０ 入力端子、５２ 出力端子、８０、８２ フォトレジスト、６０ 第１電極、６２ 第２電極、６８ 第４電極、６９ 第３電極

Claims (6)

1. 半導体基板と、
   前記半導体基板の上に設けられた窒化物半導体増幅素子と、
   前記半導体基板の上に設けられた入力端子と、
   前記半導体基板の上に設けられた出力端子と、
   前記半導体基板の上に設けられ、前記入力端子と前記窒化物半導体増幅素子との間に配置された第１の入力ＭＩＭキャパシタと、
   前記半導体基板の上に設けられ、前記窒化物半導体増幅素子と前記出力端子との間に配置された第１の出力ＭＩＭキャパシタと、
   を備え、
   前記第１の出力ＭＩＭキャパシタの誘電体層の厚さは、前記第１の入力ＭＩＭキャパシタの誘電体層の厚さよりも大きいモノリシックマイクロ波集積回路。
2. 前記第１の入力ＭＩＭキャパシタの前記誘電体層の材料は、前記第１の出力ＭＩＭキャパシタの前記誘電体層の材料と同一である請求項１記載のモノリシックマイクロ波集積回路。
3. 前記第１の入力ＭＩＭキャパシタは、前記窒化物半導体増幅素子と並列に配置かつ、接地されることで入力整合回路を構成し、
   前記第１の出力ＭＩＭキャパシタは、前記窒化物半導体増幅素子と並列に配置かつ、接地されることで出力整合回路を構成する請求項１または２に記載のモノリシックマイクロ波集積回路。
4. 第２の入力ＭＩＭキャパシタと、
   第２の出力ＭＩＭキャパシタと、
   をさらに備え、
   前記第２の入力ＭＩＭキャパシタは、前記入力整合回路と前記入力端子の間に直列に配置かつ、接地されることで直流阻止キャパシタを構成し、
   前記第２の出力ＭＩＭキャパシタは、前記出力整合回路と前記出力端子の間に直列に配置かつ、接地されることで直流阻止キャパシタを構成し、
   前記第２の出力ＭＩＭキャパシタの誘電体層の厚さは、前記第２の入力ＭＩＭキャパシタの誘電体層の厚さよりも大きい、請求項１〜３のいずれか１つに記載のモノリシックマイクロ波集積回路。
5. 半導体基板上に、窒化物半導体増幅素子を形成する工程と、
   前記半導体基板の上面において、第１の領域に第１電極を、第２の領域に第２電極をそれぞれ形成する工程と、
   フォトレジストを用いたリフトオフ法により、前記第１電極の上の所定の位置に第１の厚さを有する第１の誘電体層を形成する工程と、
   フォトレジストを用いたリフトオフ法により、前記第２電極の上の所定の位置に第２の厚さを有する第２の誘電体層を形成する工程と、
   前記第１の誘電体層および前記第２の誘電体層のうち、厚い方の誘電体層の上に第３電極を設けて出力ＭＩＭキャパシタを形成し、薄い方の誘電体層上に第４電極を設けて入力ＭＩＭキャパシタを形成する工程と、
   を備えたモノリシックマイクロ波集積回路の製造方法。
6. 前記第１の誘電体層および前記第２の誘電体層は、電子サイクロトロン共鳴スパッタ法により成膜される請求項５記載のモノリシックマイクロ波集積回路の製造方法。

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