JP5661707B2 - 化合物半導体集積回路 - Google Patents

Description

本発明は、化合物半導体集積回路に関し、特に、それぞれ少なくともＣｕ層からなる多数の金属層を備えた化合物半導体集積回路に関する。

近年、移動体通信及びセンサデバイスに化合物半導体モノリシックマイクロ波集積回路（ＭＭＩＣ）が幅広く応用されており、これにより、高集積且つ高性能なＭＭＩＣの需要が高まっている。従来、ＭＭＩＣにおける電子部品、例えば、トランジスタ，キャパシタ，抵抗器，インダクタ及び伝送線路などは、二次元的に配設されている。デバイスの高集積化のために、３次元的に受動部品を化合物半導体デバイス上に配置した３ＤＭＭＩＣが開発されている。化合物半導体ＭＭＩＣでは、クロスコンタミネーションの防止のために、一般に受動部品や相互配線にはＡｕを用いる。しかしながら、Ａｕの高コストにより受動部品の厚さが制限される。例えば、伝送線路については、３ＤＭＭＩＣで用いられるＡｕ伝送線路は従来のＭＭＩＣで用いられるものよりも幅が小さく、これにより、抵抗が大きくなり、信号損失や過剰雑音を引き起こすことがある。電力増幅器における電力利得や低雑音増幅器における雑音指数などの回路性能は、伝送線路の抵抗の増加により低下する。回路性能を改善するには、Ａｕ層の厚さを大きくしなければならないが、そうすると全体の製造コストが著しく増大する。したがって、Ａｕ金属層を用いた回路性能はＡｕの価格により制限される。Ｃｕの価格は、Ａｕに比べて非常に安価であり、Ｃｕの電気伝導率及び熱伝導率も非常に良好である。したがって、ＡｕをＣｕに置き換えた３ＤＭＭＩＣ構造を発展させることが好ましい。

本発明の主な目的は、各層が少なくとも１つのＣｕ層からなる多数の金属層からなる化合物半導体集積回路の提供である。前記多数の金属層は、他のデバイス上に３次元的に形成される受動電子部品の形成に用いることができる。化合物半導体集積回路にＣｕを用いることにより、伝導率を向上させ材料費を減少させることができる。さらに、Ｃｕは低コストであるため、金属層の抵抗をかなり減少させるより厚い金属層の製造が実現可能となる。

上述した目的を達成するための本発明は、基板と、少なくとも１つの化合物半導体電子デバイスと、第１金属層と、保護層と、複数の第２金属層と、少なくとも１つの誘電層からなる化合物半導体集積回路を提供する。前記第１金属層は、Ａｕを含み、かつＣｕは含まず、少なくとも部分的に前記化合物半導体電子デバイスと電気的に接続されている。前記保護層は、前記化合物半導体電子デバイスと、前記第１金属層の少なくとも一部とを覆っている。前記複数の第２金属層の各層は、少なくともＣｕ層を含み、また、前記第２金属層の少なくとも一部は前記第１金属層に電気的に接続されている。隣接する第２金属層の各組は誘電層により分離されている。

本発明の他の目的は、各層が少なくとも１つのＣｕ層からなる多数の金属層と、基板貫通ビアホールによる前記電子デバイスの接地接続に用いられる裏面金属層からなる化合物半導体集積回路の提供である。このように、デバイスの近傍でこの接地接続を行うことができ、これにより電子デバイスの電力利得が向上する。

上述した目的を達成するために、本発明により提供される化合物半導体集積回路はさらに裏面金属層を有し、前記基板はさらに少なくとも１つの基板貫通ビアホールを有し、前記基板貫通ビアホールは前記基板を貫通しており、前記裏面金属層は前記基板貫通ビアホールの内側表面と、前記基板の裏面の少なくとも一部とを覆っている。

実施において、上述した基板はＧａＡｓ，ＳｉＣ又はサファイアからなる。

実施において、上述した化合物半導体電子デバイスはＦＥＴ又はＨＢＴである。

実施において、上述した化合物半導体電子デバイスはＧａＮ ＦＥＴである。

実施において、上述したＣｕ層の厚さは３μｍ以上である。

実施において、上述した複数の第２金属層は少なくとも１つのグラウンドを形成する。

実施において、上述した誘電層はＰＢＯ（ポリベンゾオキサゾール）誘電性材料からなる。

実施において、上述したＰＢＯからなる誘電層の厚さは１０μｍ以上３０μｍ以下である。

実施において、上述した保護層はＳｉＮからなる。

実施において、上述した第２金属層は、マイクロストリップライン、カプラ又はインダクタを形成する。

実施において、上述した裏面金属層は少なくとも部分的にＣｕからなる。

本発明は、以下の図面及び好ましい実施形態の詳細な説明を参照することにより、より完全に理解されるであろう。

本発明の一実施形態の断面図を示す概略図である。 本発明の他の実施形態の断面図を示す概略図である。 本発明により提供される低雑音増幅器の回路図である。 図３に示す低雑音増幅器のレイアウトの上面図を示す概略図である。 図３に示す低雑音増幅器のレイアウトの上面図を示す概略図である。

図１は、基板１０１と、少なくとも１つの化合物半導体電子デバイス１１０と、第１金属層１２０と、保護層１３０と、複数の第２金属層１４０と、少なくとも１つの誘電層１５０とからなる、本発明にかかる化合物半導体集積回路の一実施形態の断面図を示す概略図である。前記基板１０１は、ＧａＡｓ，ＳｉＣ又はサファイアなどの半絶縁性又は絶縁性の材料からなる。前記化合物半導体電子デバイス１１０は、前記基板１０１上に形成される。前記化合物半導体電子デバイス１１０は、主にＧａＡｓからなるＦＥＴ又はＨＢＴとすることができる。また、前記化合物半導体電子デバイス１１０は、ＧａＮ ＦＥＴであってもよい。前記第１金属層１２０は、前記化合物半導体電子デバイス１１０上に形成され、少なくとも部分的に当該化合物半導体電子デバイス１１０に電気的に接続される。前記第１金属層１２０は、前記化合物半導体電子デバイス１１０の電極１２１，キャパシタ１２２又は抵抗器などの受動電子部品の形成に用いることができる。前記第１金属層１２０はＡｕを含み、当該第１金属層１２０と前記化合物半導体電子デバイス１１０との接触領域は、Ａｕ、或いはその下にＴｉなどの薄い接着性金属を備えたＡｕからなる。ＣｕはＧａＡｓ等の化合物半導体中に容易に拡散し、キャリアトラップ準位を形成するため、Ｃｕを含む金属層を直接化合物半導体電子デバイスに接触させるとデバイスの特性劣化を引き起こす。しかし電気的接続を主としてＡｕからなりＣｕを含まない金属層を介して形成することにより、Ｃｕによる前記化合物半導体電子デバイスのコンタミネーションを防止することができる。前記保護層１３０は、前記化合物半導体電子デバイス１１０と、前記第１金属層１２０の少なくとも一部とを覆っており、当該電子デバイス１１０をその上の他の材料からなる層、特にＣｕを含む層である前記複数の第２金属層１４０から切り離している。前記保護層１３０はＳｉＮからなることが好ましい。前記複数の第２金属層１４０のうちの少なくとも１層は、少なくとも部分的に前記第１金属層１２０と電気的に接続されており、第２金属層１４０におけるＣｕ層の厚さは、３μｍ以上とすることができる。前記第２金属層１４０は、少なくとも１つのグラウンド１４１及び他の受動電子部品、例えば、マイクロストリップライン１４２，カプラ１４３又はインダクタ１４４などの形成に用いることができる。隣接する２つの第２金属層１４０は誘電層１５０により分離される。前記誘電層１５０の厚さは、デバイス性能に対する容量結合又は誘導結合の影響が軽減されるように、前記電子デバイス１１０，１２２及び１２３と前記金属層とを十分に隔離できる程度の厚さでなければならない。ＰＢＯ（ポリベンゾオキサゾール）誘電性材料の被膜厚さはキュアリング後においても大きい厚さにすることができる。加えて、ＰＢＯの耐湿性及び層応力抵抗は、ポリイミドやＢＣＢなどの典型的な誘電性材料よりも優れている。前記誘電層１５０は、ＰＢＯ（ポリベンゾオキサゾール）誘電性材料からなることが好ましく、２つの第２金属層１４０間の好ましい間は１０〜３０μｍの範囲である。

図２は、図１に示す構造に、さらに裏面金属層１６０と少なくとも１つの基板貫通ビアホール１６１を供えた、本発明にかかる化合物半導体集積回路の他の実施形態の断面図を示す概略図である。前記基板貫通ビアホール１６１は前記基板１０１を貫通している。前記裏面金属層１６０は、前記基板貫通ビアホール１６１の内側表面と、前記基板１０１の裏面の少なくとも一部とを覆っている。前記裏面金属層１６０は、少なくとも部分的にＣｕからなることが、電気抵抗低減及び材料費低減の観点から好ましい。この実施形態において、前記裏面金属層１６０は、前記基板貫通ビアホール１６１を介して接続される前記電子デバイスの接地接続として用いることができる。

図３は、本発明により提供される二段低雑音増幅器の回路図である。この回路は、２つの能動電子デバイス１１０と、マイクロストリップライン１４２ａ乃至１４２ｇと、キャパシタ１２２と、抵抗器１２３と、ＲＦ入力端子と、ＲＦ出力端子と、グラウンド１４１と、接地接続に用いられる裏面金属層１６０とを有する。前記電子デバイスは、０．１５μｍゲートｐＨＥＭＴである。前記マイクロストリップラインは、インピーダンス・雑音整合及び直流バイアスに用いられる。図４Ａ及び４Ｂは、図３の破線領域及び一点鎖線領域における低雑音増幅器回路のレイアウトの上面図を示す概略図である。図４Ａは、前記増幅器の第１段（破線領域）のレイアウトの上面図を示している。マイクロストリップライン１４２ａは、前記ｐＨＥＭＴのゲート電極にバイアスを印加するためのショートスタブである。マイクロストリップライン１４２ｂ及び１４２ｃは雑音整合を得るために用いられる。マイクロストリップライン１４２ｄは、ｐＨＥＭＴの出力におけるインピーダンス整合を得るために用いられる。マイクロストリップライン１４２ａ，１４２ｃ及び１４２ｄは、前記グラウンド１４１の上方に形成される。小さい領域にマイクロストリップラインを密集させたレイアウトは、このようにして達成される。図４Ｂは、前記増幅器の第２段（一点鎖線領域）のレイアウトの上面図を示している。マイクロストリップライン１４２ｅ及び１４２ｆは、それぞれ前記ｐＨＥＭＴの入力時及び出力時のインピーダンス整合を得るために用いられる。マイクロストリップライン１４２ｇは、ｐＨＥＭＴのドレインにバイアスを印加するためのショートスタブである。また、これらのマイクロストリップラインは、前記グラウンドの上方に形成され、小さい領域での密集したレイアウトを可能にしている。前記ｐＨＥＭＴは、前記電子デバイスの近傍における前記裏面金属層１６０上でのソース接地接続の形成を容易にする基板貫通ビアホール１６１を用いる。本実施形態における前記グラウンド１４１と前記マイクロストリップラインとの間の距離は、約１０μｍである。前記グラウンド１４１と前記マイクロストリップラインのＣｕ層の厚さは約３μｍであり、前記マイクロストリップラインの幅は、約１５μｍである。この場合は、２つの隣接するマイクロストリップライン間の間隔は３０μｍの小ささにすることができる。金属シート抵抗は、２μｍのＡｕ層と比べて、３μｍのＣｕ層については２分の１に減少する。Ａｕマイクロストリップラインを用いた従来の設計においては、低雑音増幅器は３．０ｄＢの雑音指数で１５ｄＢの利得を有する。本発明により提供される、Ｃｕマイクロストリップラインを用いた低雑音増幅器では、雑音指数の改善が従来の設計と比べて１ｄＢを越える。

要約すると、本発明は、確かに、各層が少なくとも１つのＣｕ層からなる多数の金属層からなる化合物半導体集積回路を提供するという前述した目的を達成する。本発明は、以下の利点を有する：
１．本発明により提供される厚いＣｕ層は、従前の技術においてＡｕを用いて形成された細いマイクロストリップラインの抵抗を低減することができる。高抵抗により引き起こされる過剰損失及び過剰雑音を低減させることができ、またこの他にも、Ｃｕの高い伝導率により集積回路の性能がさらに向上する。
２．Ａｕの使用に比べ、Ｃｕの使用により、金属板製造の製造コストが、著しく、大体５０％以上減少する。
３．化合物半導体デバイスとの電気的接続にＡｕを用いることにより、Ｃｕによるコンタミネーションでその性能が低下するのが防止される。
４．金属層の層間絶縁にＰＢＯ誘電性層を用いることにより、厚膜の被膜が可能となり、上部金属層の下部電子デバイスへの影響を抑えると共に耐湿性及び機械的安定性を向上させることができる。
５．電子デバイスの接地接続に基板貫通ビアホールを用いることでデバイスの近傍で接地接続を行うことが可能となり、これにより当該電子デバイスの電力利得を高めることができる。

上述の図面を参照した記述は本発明の好ましい実施形態に対するものにすぎない。本発明の関連分野における当業者により多くの同等の局所的な変形や変更が可能であり、これは本発明の趣旨を逸脱しておらず、添付の特許請求の範囲により定義される範囲に含まれるとみなされるべきである。

Claims (16)

1. 基板と、
   前記基板上に形成される少なくとも１つの化合物半導体電子デバイスと、
   前記化合物半導体電子デバイス上に形成され、少なくとも部分的に当該化合物半導体電子デバイスに電気的に接続された、Ａｕを含む第１金属層と、
   ＳｉＮからなり、前記化合物半導体電子デバイス及び前記第１金属層の少なくとも一部を覆う保護層と、
   各層が少なくともＣｕ層を含む複数の第２金属層であって、前記保護層上に形成され、少なくとも１層が部分的に前記第１金属層に電気的に接続された複数の第２金属層と、
   ＰＢＯ（ポリベンゾオキサゾール）からなり、隣接する第２金属層を分離する少なくとも１つの誘電層とからなり、
   前記各層が少なくともＣｕ層を含む金属層の全ては、前記保護層上に形成される化合物半導体集積回路。
2. 前記基板はＧａＡｓ，ＳｉＣ又はサファイアからなる請求項１記載の化合物半導体集積回路。
3. 前記化合物半導体電子デバイスはＦＥＴ又はＨＢＴである請求項１記載の化合物半導体集積回路。
4. 前記化合物半導体電子デバイスはＧａＮ ＦＥＴである請求項１記載の化合物半導体集積回路。
5. Ｃｕの厚さが３μｍ以上である請求項１記載の化合物半導体集積回路。
6. 前記複数の第２金属層は少なくとも１つのグラウンドを形成する請求項１記載の化合物半導体集積回路。
7. 前記誘電層の厚さが１０μｍから３０μｍの範囲である請求項１記載の化合物半導体集積回路。
8. 前記第２金属層はマイクロストリップライン，カプラ又はインダクタを形成する請求項１記載の化合物半導体集積回路。
9. さらに裏面金属層を有し、前記基板はさらに少なくとも１つの基板貫通ビアホールを有する請求項１記載の化合物半導体集積回路であって、
   前記基板貫通ビアホールは前記基板を貫通しており、
   前記裏面金属層は、前記基板貫通ビアホールの内側表面と、前記基板の裏側の少なくとも一部とを覆う化合物半導体集積回路。
10. 前記裏面金属層は、少なくとも部分的にＣｕからなる請求項９記載の化合物半導体集積回路。
11. 前記基板はＧａＡｓ，ＳｉＣ又はサファイアからなる請求項９記載の化合物半導体集積回路。
12. 前記化合物半導体電子デバイスはＦＥＴ又はＨＢＴである請求項９記載の化合物半導体集積回路。
13. 前記化合物半導体電子デバイスはＧａＮ ＦＥＴである請求項９記載の化合物半導体集積回路。
14. Ｃｕの厚さが３μｍ以上である請求項９記載の化合物半導体集積回路。
15. 前記誘電層の厚さが１０μｍから３０μｍの範囲である請求項９記載の化合物半導体集積回路。
16. 前記第２金属層はマイクロストリップライン，カプラ又はインダクタを形成する請求項９記載の化合物半導体集積回路。

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