TWI473226B - 具有三維元件之化合物半導體積體電路 - Google Patents

Description

具有三維元件之化合物半導體積體電路

本發明係有關一種具有三維元件之化合物半導體積體電路，尤指一種於電子元件上方三維設置焊墊或電感，且於兩者之間插入一介電層之化合物半導體積體電路。

隨著行動通訊業的發展，對高積集度、高效能、製造程序簡單之單晶微波積體電路(monolithic microwave integrated circuits,MMIC)的需求也日益增加。傳統上，單晶微波積體電路之組件如電晶體、電容、電阻、電感、訊號輸入/輸出墊及其之間的連結係以二維的方式設置，然而焊墊通常需佔據很大的平面面積，使得晶片的積集度無法提升並且增加晶片的尺寸。為節省焊墊所佔的平面面積，故而發展了一種三維的單晶微波積體電路，在此種電路中通常是将焊墊移至電子元件的上方，並於焊墊與電子元件之間插入一介電層做為電性隔離，在該介電層上可製造導孔(via hole)作為焊墊與電子元件之電極連結的管道。如此一來，單晶微波積體電路中的元件轉為以利用垂直空間取代平面空間之三維方式設置，因此能有助於晶片尺寸的縮減。

然而，如此以三維方式設置之單晶微波積體電路元件可能會使金屬焊墊與電子元件中的金屬層感應產生電容，在單晶微波積 體電路中，此感應電容可能會與射頻訊號耦合，並因此降低電子元件的效能以及積體電路的可靠性。

除了焊墊之外，電感亦為單晶微波積體電路中極佔面積的元件。為節省電感所佔的平面面積，亦可將電感三維方式設置於電子元件上方，並於其中插入一介電層。然而，將電感置於電子元件上方所導致之感應電容與射頻訊號耦合也會大幅降低電子元件的效能，特別是會導致Q值的降低，因此在一以三維方式設置以元件之積體電路中，降低感應電容及其他射頻訊號耦合對電子元件效能的影響是一重要課題。

傳統上，在砷化鎵系列之單晶微波積體電路中，金是用於焊墊及元件間連結最為普遍的材料。近來，因為其較低電阻及較低成本，銅成為更優選的材料。然而使用銅作為焊墊之金屬材料的缺點是銅原子容易擴散至介電層中，甚至擴散至電子元件之主動區域導致元件損壞。尤其在某些化合物半導體中，如砷化鎵系列，銅係以載子殺手為名；一旦銅原子進入電子元件之化合物半導體區域時，即會擴散至半導體之中並大幅改變其電子特性。因此，為利用銅焊墊之優點，必須於此三維元件中設計一可靠的保護層，以避免因銅原子擴散所造成的元件效能降低或甚至元件損壞的問題。

本發明之主要目的在於提供一種具有三維元件之化合物半導 體積體電路，其中係将一焊墊置於電子元件上方，並於兩者之間插入一介電層以提供電子元件與其上方焊墊之間足夠的隔離，如此一來，在縮小晶片尺寸的同時，亦可降低耦合電容對電子元件效能造成的影響。

為達上述目的，本發明提供一種化合物半導體積體電路，其依序包含至少一電子元件、一第一介電層以及一焊墊，其中該第一介電層係位於該焊墊及該電子元件之間，且其厚度為介於10到30微米之間。

本發明之另一目的在於提供一種具有三維元件之化合物半導體積體電路，其中係将一電感置於電子元件上方，並於兩者之間插入一第一介電層以提供電子元件與其上方焊墊之間足夠的隔離，以降低Q值的衰減程度。

為達上述目的，本發明係提供一種化合物半導體積體電路，依序包含至少一電子元件、一第一介電層以及一電感，其中該第一介電層係位於該電感及電子元件之間。

本發明之又一目的在於提供一種具有三維元件之化合物半導體積體電路，其中係将焊墊或電感置於電子元件上方，且焊墊及電感係由銅所構成，於焊墊或電感與電子元件之間插入一介電層，並進一步包含一保護層覆蓋於電子元件之上，以避免來自上方元件中的銅的擴散污染。

於實施時，該第一介電層係可由介電材料聚苯噁唑(Polybenzoxazole,PBO)構成。

於實施時，該電子元件可為一高電子遷移率電晶體、一異質 接面雙極性電晶體、一薄膜電阻、一二極體、一金屬-絕緣層-金屬電容或一金屬-絕緣層-金屬電容之堆疊。

於實施時，構成該焊墊之材料係可為銅。

於實施時，構成該保護層之材料係可為氮化矽(SiN)。

於實施時，可於該焊墊上進一步形成一金屬柱，以用於凸塊接合技術中，且構成該金屬柱之材料係可為銅。

於實施時，構成該電感之材料係可為銅。

為對於本發明之特點與作用能有更深入之瞭解，茲藉實施例配合圖式詳述於後。

第1圖係為本發明之化合物半導體積體電路之剖面結構示意圖，其包含至少一電子元件11、一焊墊12位於電子元件11上方、以及於兩者之間插入之一第一介電層13作為電性隔離。該電子元件11係形成於一化合物半導體基板上，其中以半絕緣性砷化鎵基板為較佳。該電子元件11可為一高電子遷移率電晶體(HEMT)、一異質接面雙極性電晶體(HBT)、一薄膜電阻(TFR)、一二極體、一金屬-絕緣層-金屬電容(MIM)或一金屬-絕緣層-金屬電容之堆疊。

介於該電子元件11與該焊墊12之間之第一介電層13之厚度係介於10到30微米之間。在此範圍的厚度足以有效降低該電子元件11與該焊墊12間之耦合電容，因此能降低耦合電容對電子元件效能造成的影響。

為進行定性估計，試將焊墊12、第一介電層13及其下方電子元件11之導電層視為一平行板電容，其電容值C_pad 係由下列方程式決定：C_pad =ε S/d, 方程式(1)其中S為平行板電容的面積(或極端情況下焊墊之面積)，d為第一介電層13之厚度，而ε為介電質之介電常數。假設焊墊面積為常見的焊墊面積，大小約為80×80平方微米，介電常數為常見的介電質(如苯並環丁烯(Benzocyclobutene,BCB)及聚苯噁唑(Polybenzoxazole,PBO))介電常數ε=3.0，所計算出的電容值C_pad 對不同介電層厚度d如表一所列 以單刀雙擲開關(SPDT switch)中的感應電容為例，第7A及7B圖為先前技術與本發明之單刀雙擲開關之俯視佈線示意圖。圖左 的元件係由兩個順序連接、閘極寬度為2.625毫米之雙閘極高電子遷移率電晶體(dual-gate HEMTs)所組成，圖右的元件係由兩個順序連接、閘極寬度為3.375毫米之三閘極高電子遷移率電晶體(triple-gate HEMTs)所組成。在一傳統電路中，射頻墊71係設置於高電子遷移率電晶體週邊，如第7A圖所示。而在本發明之具有三維元件之電路中，該三個射頻墊71係設置於高電子遷移率電晶體之上方，如第7B圖所示。在左邊元件設為開啟、右邊元件設為關閉的情況下進行電路模擬，控制電路開啟及關閉之電壓分別是0.5伏及-3伏，基本訊號頻率設為0.9赫茲的條件下進行射頻性能係模擬。考慮最差情況，亦即當焊墊電容介於高電子遷移率電晶體之源極與汲極之間時的模擬，其結果顯示焊墊電容C_pad 對射頻效能之插入損失及其非線性有極大的影響。然而，當介電層厚度為3微米時(焊墊電容C_pad =56.7fF)，SPDT開關的隔離度與焊墊電容不存在的情況相比之下降低了1.7分貝。模擬的結果如第4圖所示，其中線條A為介電層厚度3微米且上方具有焊墊時的結果，與上方無焊墊時的結果之比較(線條B)。該模擬更進一步顯示SPDT開關隔離性之衰減度隨著介電層厚度單調遞減，如第5圖所示。當介電層厚度為大於10微米時，此衰減降為小於0.6分貝，而當介電層厚度為大於20微米時，此衰減甚至降為小於0.3分貝。

該第一介電層13可為一旋塗式介電質，經由傳統旋轉塗佈方式及固化程序形成於電子元件11上。為使塗佈之介電層厚度可達10~30微米，介電層材料以聚苯噁唑(polybenzoxazole,PBO)為較佳。在旋轉轉速低於1500rpm以下，此材料固化之後的厚度仍可達10微米以上。此外，PBO介電質為可以在電子元件上製造各式 三維結構正型光阻層之感光材料。例如溝槽(trench)或導孔(via hole)結構可於元件上方以標準光蝕刻製程形成，如曝光、顯影、固化等標準步驟。

該焊墊12可透過位於第一介電層13中之導孔電性連接於一位於電子元件11附近之金屬層14，該金屬層14可進一步與電子元件11之任一電極或與其它位於附近的電子元件連接。

金為一般常用於積體電路的材料，但低成本的銅為更佳的選擇。然而銅容易擴散至其他物質中，導致電子元件以及基板的污染。如第1圖所示，本發明可於電子元件11與第一介電層13之間進一步包含一保護層15，該保護層15可作為銅原子的擴散能障，因此能避免污染物質進入電子元件的擴散。該保護層15通常形成於最上層由金所形成的金屬層14之上，如第1圖所示。形成該保護層15的物質以氮化矽為較佳。根據本發明之製造程序，銅製焊墊係在所有前端製程直至氮化矽保護層的形成完成後之後端製程中形成，如此可避免在前端製程中發生銅的擴散污染，以維護晶片的可靠性。一金屬晶種層16可用於鍍銅製程。構成該金屬晶種層16的材料以鈀、銅/鈦或銅/鈦鎢為較佳。該金屬晶種層16亦可作為銅原子的擴散能障。

第2圖為本發明另一實施例之剖面結構示意圖，其中於焊墊12上進一步包含一金屬柱21，並提供一第二介電層22覆蓋於該焊墊12上作為表面隔離之用。形成該金屬柱21的物質以銅為較佳。該第二介電層22材料以聚苯噁唑(PBO)介電材料為較佳。 具有金屬柱結構之實施例可用於覆晶式封裝技術中的凸塊接合製程。

除了三維焊墊，電感亦可以三維方式設置於電子元件之上，並於兩者之間插入一介電層。其中，該電子元件可為一高電子遷移率電晶體(HEMT)、一異質接面雙極性電晶體(HBT)、一異質接面雙極性電晶體功率放大器(HBT power cell)、一薄膜電阻(TFR)、一二極體、一金屬-絕緣層-金屬電容(MIM)或一金屬-絕緣層-金屬電容之堆疊。

第3A圖為本發明另一實施例之位於砷化鎵基板30上之一具有三維元件之化合物半導體積體電路之俯視示意圖，包含一電感31，係位於一金屬-絕緣層-金屬電容32之上方。第3B圖為沿著第3A圖中AA’線之剖面結構示意圖。電感31係形成於一第一介電層33之上；一第二介電層34覆蓋於該電感31上作為表面隔離之用；電感31於其兩端進一步包含兩個接觸區域312以及313；接觸區域312以及313透過導孔進一步與位於第一介電層33之下的連結金屬層351及352接觸。在特定應用例中，該連結金屬層351及352可進一步與其他電子元件連結(未顯示於第3圖)。第3C圖為沿著第3A圖中穿過該金屬-絕緣層-金屬電容32之BB’線之剖面結構示意圖。該金屬-絕緣層-金屬電容32係形成於該電感31及該第一介電層33之下方。該金屬-絕緣層-金屬電容32通常包含一第一金屬層321及一第二金屬層322。為提供電性隔離，一第一氮化矽層361係形成於該砷化鎵基板30上；該第一金屬層321係形成於該第一氮化矽層361之上並且為一第二氮化矽層362所覆蓋；該第二金屬層322係形成於該第二氮化矽層362之上最後 並為一氮化矽層363所覆蓋。

該第一介電層33及該第二介電層34可為一旋塗式介電質，其係經由傳統旋轉塗佈方式及固化程序形成。該旋塗式介電質以聚苯噁唑(PBO)為較佳，在小心控制旋轉轉速的情況下，此材料固化之後的厚度可達10微米以上。

位於電感及其下方電子元件之間之第一介電層33之厚度會影響該積體電路的Q值。第6圖為将一電感置於一金屬-絕緣層-金屬電容、一金屬-絕緣層-金屬電容之堆疊、一異質接面雙極性電晶體功率放大器或一薄膜電阻上方時之Q值與電感下方無任何元件的情況下之模擬結果的比較。從圖中可看出當PBO介電層厚度增減小時，Q值也隨之衰減。當PBO介電層厚度在10微米以上，Q值的衰減落在一可容忍的範圍之內。因此，在一三維單晶微波積體電路中，電感與電子元件間的介電質最佳厚度為一重要考量。

綜上所述，本發明提供之具有三維元件之化合物半導體積體電路確實可達到預期之目的，本發明之積體電路中的介電層之功能確實得到改善，使在縮小晶片尺寸的同時，亦可降低三維焊墊與電感結構對電子元件效能造成的影響。其確具產業利用之價值，爰依法提出專利申請。

又上述說明與圖式僅是用以說明本發明之實施例，凡熟於此業技藝之人士，仍可做等效的局部變化與修飾，其並未脫離本發明之技術與精神。

11‧‧‧電子元件

12‧‧‧焊墊

13‧‧‧第一介電層

14‧‧‧金屬層

15‧‧‧保護層

16‧‧‧晶種金屬層

21‧‧‧金屬柱

22‧‧‧第二介電層

31‧‧‧電感

312‧‧‧電感接觸區域一

313‧‧‧電感接觸區域二

32‧‧‧金屬-絕緣層-金屬電容

321‧‧‧金屬-絕緣層-金屬電容第一金屬層

322‧‧‧金屬-絕緣層-金屬電容第二金屬層

33‧‧‧第一介電層

30‧‧‧基板

351‧‧‧連結金屬層

352‧‧‧連結金屬層

361‧‧‧第一氮化矽層

362‧‧‧第二氮化矽層

363‧‧‧氮化矽層

第1圖係為本發明之具有三維焊墊之化合物半導體積體電路的剖 面結構示意圖。

第2圖係為本發明之具有三維焊墊及金屬柱之化合物半導體積體電路之另一結構的剖面結構示意圖。

第3A、3B及3C圖係為本發明之具有三維電感之化合物半導體積體電路之俯視結構及剖面結構示意圖。

第4圖係為将一焊墊置於高電子遷移率電晶體上方時之隔離度對輸入功率之模擬結果圖。

第5圖係為将一焊墊置於高電子遷移率電晶體上方時之隔離性衰減度對插入介電層厚度之模擬結果圖。

第6圖係為将一電感置於一金屬-絕緣層-金屬電容(MIM)、一金屬-絕緣層-金屬電容之堆疊、一異質接面雙極性電晶體功率放大器(HBT power cell)或一薄膜電阻(TFR)上方對不同插入介電層厚度之模擬Q值與電感下方無任何元件的情況下之模擬結果比較圖。

第7A及7B圖係為将一SPDT開關之三個射頻墊置於高電子遷移率電晶體上方之前與之後之俯視佈線示意圖。

11‧‧‧電子元件

12‧‧‧焊墊

13‧‧‧第一介電層

14‧‧‧金屬層

15‧‧‧保護層

16‧‧‧晶種金屬層

Claims (27)

1. 一種化合物半導體積體電路，包括：一基板；一化合物半導體電子元件，係以一前端製程形成於該基板上；一焊墊，其基本以銅製成，且係位於並至少部分重疊於該化合物半導體電子元件上方；一第一介電層，係介於該焊墊與該化合物半導體電子元件之間；一導孔，係形成於該第一介電層以作為電性連接之用；以及一金屬層，係形成於該導孔之底部，其中該化合物半導體電子元件係作為一高頻開關，且其中介於該化合物半導體電子元件與該焊墊間的一耦合電容為17fF或以下，以在該化合物半導體電子元件作為一高頻開關時，使得該耦合電容對關閉狀態的該化合物半導體電子元件的隔離性的衰減度被縮小。
2. 如申請專利範圍第1項所述之化合物半導體積體電路，其中構成該第一介電層之介電物質係為聚苯噁唑(Polybenzoxazole,PBO)。
3. 如申請專利範圍第1項所述之化合物半導體積體電路，其中該化合物半導體電子元件進一步包含至少一電極。
4. 如申請專利範圍第3項所述之化合物半導體積體電路，其中該 化合物半導體電子元件之電極進一步包含一與其他元件連接之接觸區域。
5. 如申請專利範圍第3項所述之化合物半導體積體電路，其中該具有至少一電極之化合物半導體電子元件係為一高電子遷移率電晶體(HEMT)。
6. 如申請專利範圍第1項所述之化合物半導體積體電路，其中於該第一介電層與該電子元件之間進一步包含一保護層。
7. 如申請專利範圍第6項所述之化合物半導體積體電路，其中該保護層至少部分覆蓋於該金屬層。
8. 如申請專利範圍第6或第7項所述之化合物半導體積體電路，其中構成該保護層之材料係為氮化矽(SiN)。
9. 如申請專利範圍第1項所述之化合物半導體積體電路，其中於該第一介電層與該焊墊之間進一步包含一金屬晶種層。
10. 如申請專利範圍第9項所述之化合物半導體積體電路，其中構成該金屬晶種層之材料係為鈀、銅/鈦、或銅/鈦鎢(TiW)。
11. 如申請專利範圍第1項所述之化合物半導體積體電路，其中於該焊墊上進一步包含一金屬柱，用於凸塊接合技術中。
12. 如申請專利範圍第11項所述之化合物半導體積體電路，其中於該焊墊上進一步覆蓋一第二介電層，用於保護其下層結構。
13. 如申請專利範圍第12項所述之化合物半導體積體電路，其中構成該第二介電層之介電物質係為聚苯噁唑(Polybenzoxazole,PBO)。
14. 如申請專利範圍第11項所述之化合物半導體積體電路，其中 構成該金屬柱之材料係為銅。
15. 如申請專利範圍第1項所述之化合物半導體積體電路，其中該第一介電層之厚度係介於10到30微米之間。
16. 一種化合物半導體積體電路，包括：一基板；一化合物半導體電子元件，係以一前端製程形成於該基板上；一電感，係以銅製成，且係位於並重疊於該化合物半導體該電子元件上方；一第一介電層，係介於該電感與該化合物半導體電子元件之間；一導孔，係形成於該第一介電層以作為電性連接之用；一金屬層，係形成於該導孔之底部；以及一氮化矽保護層，係位於該第一介電層與該化合物半導體電子元件之間，其中所有含銅的金屬層係形成於該氮化矽保護層之上。
17. 如申請專利範圍第16項所述之化合物半導體積體電路，其中該第一介電層之厚度係介於10到30微米之間。
18. 如申請專利範圍第16項所述之化合物半導體積體電路，其中構成該第一介電層之介電物質係為聚苯噁唑(Polybenzoxazole,PBO)。
19. 如申請專利範圍第16項所述之化合物半導體積體電路，其中該化合物半導體電子元件進一步包含至少一電極。
20. 如申請專利範圍第19項所述之化合物半導體積體電路，其中該化合物半導體電子元件之電極進一步包含一與其他元件連接之接觸區域。
21. 如申請專利範圍第19項所述之化合物半導體積體電路，其中具有至少一電極之該化合物半導體電子元件係為一高電子遷移率電晶體(HEMT)或一異質接面雙極性電晶體(HBT)。
22. 如申請專利範圍第16項所述之化合物半導體積體電路，其中該保護層至少部分覆蓋於該金屬層。
23. 如申請專利範圍第16項所述之化合物半導體積體電路，其中於該第一介電層與該電感之間進一步包含一金屬晶種層。
24. 如申請專利範圍第23項所述之化合物半導體積體電路，其中構成該金屬晶種層之材料係為鈀、銅/鈦、或銅/鈦鎢(TiW)。
25. 如申請專利範圍第16項所述之化合物半導體積體電路，其中該電感之形狀係為螺旋形。
26. 如申請專利範圍第16項所述之化合物半導體積體電路，其中於該電感上進一步覆蓋一第二介電層，用於保護其下層結構。
27. 如申請專利範圍第26項所述之化合物半導體積體電路，其中構成該第二介電層之介電物質係為聚苯噁唑(Polybenzoxazole,PBO)。