JP5214525B2 - 半導体装置 - Google Patents

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Description

本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。
入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。
しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。
また特許文献２には、送信側の第１半導体チップと受信側の第２半導体チップとを伝送経路を介して相互に接続する際に、インダクタ対を用いることが記載されている。詳細には、伝送線路と第１半導体チップは、送信側インダクタ対の電磁結合によって非接触に接続している。また伝送線路と第２半導体チップは、受信側インダクタ対の電磁結合によって非接触に接続している。
特表２００１−５１３２７６号公報 特開２００８−１１３０９３号公報
送信側の回路と受信側の回路の信号電圧が異なる場合、送信側の回路と受信側の回路とをインダクタ対で接続すると、インダクタ対を構成する２つのインダクタの相互間隔を狭くすると、送信側の回路と受信側の回路の間の絶縁を確保できなくなる。
本発明によれば、配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第１回路及び前記第２回路の一方に接続された第１インダクタと、
前記配線層の最上層に形成され、前記第１回路及び前記第２回路の他方に接続しているチップ側接続端子と、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第２インダクタと、
前記第２インダクタに接続しており、前記チップ側接続端子の上方に位置する基板側接続端子と、
を有し、
前記チップ側接続端子と前記基板側接続端子は、第１ハンダボール又は第１バンプを介して接続している半導体装置が提供される。
本発明によれば、半導体チップと配線基板の間には第１ハンダボール又は第１バンプが位置している。このため、半導体チップと配線基板の間隔、すなわち第１インダクタと第２インダクタの間隔を容易に確保することができる。従って、第１回路と第２回路の信号電圧が異なる場合でも、第１回路と第２回路の間の絶縁を容易に確保することができる。
本発明によれば、第１回路と第２回路の信号電圧が異なる場合でも、第１回路と第２回路の間の絶縁を容易に確保することができる。
第１の実施形態に係る半導体装置の構成を示す断面図である。 図１に示した半導体装置の等価回路図である。 図１に示した半導体装置の平面概略図である。 第２の実施形態に係る半導体装置の構成を示す断面図である。 第３の実施形態に係る半導体装置の構成を示す断面図である。 第４の実施形態に係る半導体装置の構成を示す断面図である。 第５の実施形態に係る半導体装置の構成を示す平面図である。 第６の実施形態に係る半導体装置の構成を示す平面図である。 第７の実施形態に係る半導体装置の構成を示す断面図である。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、二つの半導体チップ１０，２０及び配線基板６０を備える。半導体チップ１０は多層配線層４００を有しており、半導体チップ２０は多層配線層５００を有している。
半導体チップ１０は、第１基板１０２、第１回路１００、及び第１インダクタ３０２を有している。第１基板１０２はシリコン基板などの半導体基板である。第１回路１００は送信される信号を生成する。送信される信号は、例えばデジタル信号であるが、アナログ信号であっても良い。第１インダクタ３０２は多層配線層４００に形成されている。第１インダクタ３０２は、第１回路１００に接続しており、第１回路１００で生成した信号が入力される。
半導体チップ２０は、第２基板２０２、第２回路２００、及びチップ側接続端子５４５を有している。第２基板２０２はシリコン基板などの半導体基板である。第２回路２００は、第１回路１００が生成した信号を受信して処理する。チップ側接続端子５４５は、多層配線層５００の最上層に形成されており、第２回路２００に多層配線層５００内の配線、ビア、及びコンタクトを介して接続している。
なお、第１回路１００と第２回路２００の機能は逆であっても良い。この場合、第１回路１００は、第２回路２００で生成された信号を受信して処理する。
配線基板６０は、半導体チップ１０上から半導体チップ２０に渡って取り付けられている。配線基板６０は、第２インダクタ３０４、及び２つの基板側接続端子６１０（図１では一つのみ図示）を有している。第２インダクタ３０４は第１インダクタ３０２の上方に位置している。２つの基板側接続端子６１０は、それぞれ第２インダクタ３０４の中心側の端部及び外側の端部に接続しており、２つのチップ側接続端子５４５の上方に位置している。
そして、２つのチップ側接続端子５４５と２つの基板側接続端子６１０は、第１ハンダボール７００を介して接続している。第１ハンダボール７００の直径は、例えば２０μｍ程度である。
本実施形態において、半導体チップ１０には、第１ダミー接続端子４４５が設けられており、配線基板６０には第２ダミー接続端子６１２が設けられている。第１ダミー接続端子４４５は、多層配線層４００の最上層に設けられている。第２ダミー接続端子６１２は、第１ダミー接続端子４４５の上方に位置している。第１ダミー接続端子４４５は半導体チップ１０に形成された何れの能動素子にも接続していない。また第２ダミー接続端子６１２は、配線基板６０の配線のうち、信号が伝達する配線には接続していない。そして第１ダミー接続端子４４５と第２ダミー接続端子６１２は、第２ハンダボール７０２を介して接続している。第２ハンダボール７０２の直径は、第１ハンダボール７００の直径と略同じである。
配線基板６０と半導体チップ２０の間の空間は、封止樹脂７２０によって封止されている。このため、第１ハンダボール７００、チップ側接続端子５４５、及び基板側接続端子６１０は封止樹脂７２０によって保護されている。また配線基板６０と半導体チップ１０の間の空間は、封止樹脂７２２によって封止されている。このため、第２ハンダボール７０２、第１ダミー接続端子４４５、及び第２ダミー接続端子６１２は、封止樹脂７２２によって保護されている。
図１に示す例において配線基板６０は、樹脂製の基板６０２を用いて形成されたインターポーザである。そして基板６０２の両面には、それぞれソルダーレジスト層などの保護層６０４が形成されている。ただし配線基板６０は、シリコンインターポーザであってもよい。配線基板６０がシリコンインターポーザであり、第１基板１０２及び第２基板２０２がシリコン基板である場合、配線基板６０の基板６０２は、絶縁膜、シリコン基板、及び絶縁膜の３層で形成されており、基板６０２のシリコン基板の不純物濃度は、第１基板１０２の基板不純物濃度及び第２基板２０２の基板不純物濃度より低いのが好ましい。このようにすると、基板６０２に渦電流が発生することを抑制できる。
本実施形態では、第２インダクタ３０４は、配線基板６０のうち半導体チップ１０，２０に対向する面に形成されている。第２インダクタ３０４のうち中心側の端部は、基板６０２を貫通する貫通配線６２２、配線６２４、及び基板６０２を貫通する貫通配線６２６を介して、一方の基板側接続端子６１０に接続している。配線６２４は、基板６０２のうち半導体チップ１０，２０に対向していない面に形成されている。また第２インダクタ３０４のうち外側の端部は、第２インダクタ３０４と同一層に形成された配線（図１では図示せず）を介して、他方の基板側接続端子６１０（図示せず）に接続している。
第１インダクタ３０２及び第２インダクタ３０４は、信号伝達素子３００を構成している。信号伝達素子３００は、第１インダクタ３０２と第２インダクタ３０４の誘導結合により、信号を伝達する。本実施形態では、第１回路１００は送信回路であり、第２回路２００は受信回路である。このため、第１インダクタ３０２は送信側インダクタとして機能し、第２インダクタ３０４は受信側インダクタとして機能する。
本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。本図に示す例において、第１インダクタ３０２は、多層配線層４００の第１配線層である配線層４１２に設けられている。ただし第１インダクタ３０２は、他の配線層、例えば最上層の配線層４４２に設けられても良い。
多層配線層５００は、絶縁層５１０、配線層５１２、絶縁層５２０、配線層５２２、絶縁層５３０、配線層５３２、絶縁層５４０、及び配線層５４２をこの順に重ねた構成を有している。
多層配線層４００，５００を構成する各絶縁層は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。なお、多層配線層４００，５００は、保護膜（図示せず）により被覆されている。また多層配線層４００，５００の層数は互いに同じであっても良いし、異なっていても良い。
各配線層の配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層に形成された溝に埋め込まれている。最上層の配線には、パッドなどの接続端子、例えば半導体チップ２０のチップ側接続端子５４５が形成されている。なお、多層配線層４００，５００において、配線層の少なくとも一つはＡｌ合金配線であっても良い。なお各配線層に形成された配線は、絶縁層に埋め込まれたプラグを介して互いに接続している。
絶縁層及び配線層を構成する各絶縁膜はＳｉＯ２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサン‐ビス‐ベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅ ｏｘｉｄｅ)（登録商標）、サイトップ（登録商標）、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらの多孔質膜を用いることもできる。
なお、多層配線層４００と多層配線層５００の厚さが異なる場合、配線基板６０が傾くことが考えられる。この場合、第１基板１０２と第２基板２０２の裏面研削量を変えて半導体チップ１０及び半導体チップ２０の厚さを同じにすればよい。
第１回路１００は、例えば送信側ドライバ回路（例えばゲートドライバ）であり、デジタル信号を変調した送信用の信号を増幅して第１インダクタ３０２に出力する。第２回路２００は、例えば受信側ドライバ回路（例えばゲートドライバ）であり、第２インダクタ３０４が受信した信号を変調することにより生成したデジタル信号を増幅して出力する。
第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なるが、信号伝達素子３００は誘導結合を用いて電気信号を伝達するため、第１回路１００及び第２回路２００に問題は生じない。なお図１の構成において、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。
半導体チップ１０の第１回路１００は第１トランジスタを有している。第１トランジスタには、Ｎ型のトランジスタと、Ｐ型のトランジスタがある。Ｎ型の第１トランジスタ１２１はＰ型のウェル１２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域１２４及びゲート電極１２６を有している。Ｐ型の第１トランジスタ１４１はＮ型のウェル１４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。
ウェル１２０にはＰ型の不純物領域１２２が形成されており、ウェル１４０にはＮ型の不純物領域１４２が形成されている。不純物領域１２２にはＮ型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２にはＰ型の第１トランジスタ１４１の電源電位を与える配線が接続されている。
半導体チップ２０の第２回路２００は第２トランジスタを有している。第２トランジスタにも、Ｎ型のトランジスタと、Ｐ型のトランジスタがある。Ｎ型の第２トランジスタ２２１はＰ型のウェル２２０に形成されており、ソース及びドレインとなる２つのＮ型の不純物領域２２４及びゲート電極２２６を有している。Ｐ型の第２トランジスタ２４１はＮ型のウェル２４０に形成されており、ソース及びドレインとなる２つのＰ型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路、例えばインバータを構成している。
ウェル２２０にはＰ型の不純物領域２２２が形成されており、ウェル２４０にはＮ型の不純物領域２４２が形成されている。不純物領域２２２にはＮ型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２にはＰ型の第２トランジスタ２４１の電源電位を与える配線が接続されている。
本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。
なお、配線基板６０の面積は、半導体チップ１０の面積と半導体チップ２０の面積の和より小さい。
図２は、図１に示した半導体装置の等価回路図である。第１回路１００で生成した信号は、信号伝達素子３００を介して、第２回路２００に受信される。信号伝達素子３００は、第１インダクタ３０２と第２インダクタ３０４の誘導結合によって信号を伝達する。
図３は、図１に示した半導体装置の平面概略図である。上記したように、配線基板６０は２つの基板側接続端子６１０を有しており、半導体チップ２０は２つのチップ側接続端子５４５を有している。一方の基板側接続端子６１０は、貫通配線６２２、配線６２４、及び貫通配線６２６を介して第２インダクタ３０４の中心側の端部に接続しており、他方の基板側接続端子６１０は、第２インダクタ３０４と同一層に形成された配線を介して第２インダクタ３０４の外側の端部に接続している。そして、２つの基板側接続端子６１０は、それぞれ第１ハンダボール７００を介してチップ側接続端子５４５に接続している。
また半導体チップ１０は、第１ダミー接続端子４４５を有しており、配線基板６０は第２ダミー接続端子６１２を有している。第１ダミー接続端子４４５は、第２ハンダボール７０２を介して第２ダミー接続端子６１２に接続している。なお半導体装置は、第１ダミー接続端子４４５、第２ハンダボール７０２、及び第２ダミー接続端子６１２を、複数組有していても良い。
次に、本実施形態の作用及び効果について説明する。第１回路１００と第２回路２００は、入力される電気信号の電位が互いに異なる。第１回路１００と第２回路２００の間の耐圧は、半導体チップ１０の第１インダクタ３０２と配線基板６０の第２インダクタ３０４の間隔によって定まる。本実施形態では、半導体チップ２０と配線基板６０とを第１ハンダボール７００を用いて接続している。このため、半導体チップ１０と配線基板６０の間隔、すなわち第１インダクタ３０２と第２インダクタ３０４の間隔を容易に確保することができる。従って、第１回路１００と第２回路２００の間の耐圧すなわち絶縁を容易に確保することができる。
また、半導体チップ１０に第１ダミー接続端子４４５を設け、配線基板６０に第２ダミー接続端子６１２を設けている。第１ダミー接続端子４４５と第２ダミー接続端子６１２は、第２ハンダボール７０２を用いて接続している。このため、配線基板６０を半導体チップ１０，２０上に支持するハンダボールの数が、例えば２個であったのが３個以上に増加する。従って、配線基板６０が傾くことが抑制される。
また、第２インダクタ３０４の中心側の端部は、貫通配線６２２、配線６２４、及び貫通配線６２６を介して基板側接続端子６１０に接続している。配線６２４は、配線基板６０のうち第２インダクタ３０４とは逆の面に形成されている。従って、第２インダクタ３０４の中心側の端部を、第２インダクタ３０４と干渉させずに基板側接続端子６１０まで引き出すことができる。
（第２の実施形態）
図４は、第２の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体チップ２０と配線基板６０の間の空間のうち、平面視において第２インダクタ３０４と重なる領域７２４に封止樹脂７２２が形成されていない点を除いて、第１の実施形態と同様である。なお、領域７２４は封止樹脂７２２、配線基板６０、及び半導体チップ２０によって閉じた空間となっている。このため、封止樹脂７２２を形成するときの雰囲気が真空のときは、領域７２４は真空になる。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また平面視において第２インダクタ３０４と重なる領域に封止樹脂７２２が形成されていないため、第１インダクタ３０２と第２インダクタ３０４の間の耐圧をさらに高くすることができる。
（第３の実施形態）
図５は、第３の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、以下に述べる点を除いて第１の実施形態と同様である。まず、配線基板６０のうち配線６２４が形成されている面が、半導体チップ１０，２０に対向している。そして、第２ダミー接続端子６１２が、配線６２４が形成されている面に形成されている。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお本実施形態において、封止樹脂７２２を第３の実施形態と同様にしても良い。
（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、配線基板６０において、第２インダクタの中心側の端部と基板側接続端子６１０の接続構造を除いて、第１の実施形態と同様の構成である。
本実施形態において、配線基板６０は多層配線層６５０を有している。そして多層配線層６５０の一つの層の中に、第２インダクタ３０４が形成されている。第２インダクタ３０４の中心側の端部は、多層配線層６５０のうち第２インダクタ３０４とは異なる層に形成された配線６４４、及びプラグ６４２，６４６を介して基板側接続端子６１０に接続している。プラグ６４２は、配線６４４と第２インダクタ３０４の中心側の端部を接続しており、プラグ６４６は配線６４４と基板側接続端子６１０を接続している。
本実施形態によっても、第１の実施形態と同様の効果を得ることができる。なお、第２又は第３の実施形態において、第２インダクタの中心側の端部と基板側接続端子６１０の接続構造を本実施形態のようにしても良い。
（第５の実施形態）
図７は、第５の実施形態に係る半導体装置の構成を示す平面図である。本図は第１の実施形態における図３に相当している。本実施形態に係る半導体装置は、半導体チップ１０と半導体チップ２０が双方向で通信する。この半導体装置は、以下に述べる点を除いて、第１〜第３の実施形態のいずれかと同様の構成である。
この半導体装置は、第１回路１００、第１インダクタ３０２、第２回路２００、２つのチップ側接続端子５４５、第２インダクタ３０４、及び２つの基板側接続端子６１０を２組有している。そして、２組の２つのチップ側接続端子５４５と、２組の２つの基板側接続端子６１０は、それぞれ第１ハンダボール７００を介して接続している。
具体的には、半導体チップ１０は、第１回路１００、第２回路２００、及び２つの第１インダクタ３０２を有しており、半導体チップ２０は、第１回路１００、第２回路２００及び２つのチップ側接続端子５４５を２組有している。そして、配線基板６０は、２つの第１インダクタ３０２それぞれの上方に第２インダクタ３０４を有しており、かつ、４つのチップ側接続端子５４５それぞれの上方に基板側接続端子６１０を有している。
半導体チップ１０の第１回路１００と半導体チップ２０の第２回路２００は、一方の第１インダクタ３０２及び第２インダクタ３０４からなる信号伝達素子３００を介して信号を送受信する。また半導体チップ１０の第２回路２００と半導体チップ２０の第１回路１００は、他方の第１インダクタ３０２及び第２インダクタ３０４からなる信号伝達素子３００を介して信号を送受信する。
なお本実施形態において、第１ダミー接続端子４４５、第２ダミー接続端子６１２、及び第２ハンダボール７０２は、半導体チップ１０に複数組（例えば２組）設けられている。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。なお本実施形態において、４つのチップ側接続端子５４５が同一直線状に配置されてない場合、第１ダミー接続端子４４５、第２ダミー接続端子６１２、及び第２ハンダボール７０２を省いても、配線基板６０が傾くことを抑制できる。
（第６の実施形態）
図８は、第６の実施形態に係る半導体装置の構成を示す平面図である。本図は、第５の実施形態における図７に相当している。本実施形態に係る半導体装置は、第５の実施形態と同様に、第１回路１００、第１インダクタ３０２、第２回路２００、２つのチップ側接続端子５４５、第２インダクタ３０４、及び２つの基板側接続端子６１０を２組有している。この半導体装置は、以下に述べる点を除いて、第５の実施形態に係る半導体装置と同様の構成である。
まず、第１組の第１回路１００及び第１インダクタ３０２、並びに第２組の第２回路２００及び２つのチップ側接続端子５４５は、半導体チップ１０に形成されている。そして第２組の第１回路１００及び第１インダクタ３０２、並びに第１組の第２回路２００及び２つのチップ側接続端子５４５は、第２の半導体チップ２０に形成されている。
すなわち半導体チップ１０の第１回路１００と半導体チップ２０の第２回路２００は、半導体チップ１０に設けられた第１インダクタ３０２及びその上方に位置する第２インダクタ３０４からなる信号伝達素子３００を介して、信号を送受信する。また半導体チップ１０の第２回路２００と半導体チップ２０の第１回路１００は、半導体チップ２０に設けられた第１インダクタ３０２及びその上方に位置する第２インダクタ３０４からなる信号伝達素子３００を介して、信号を送受信する。
そして、半導体装置は、第１ダミー接続端子４４５、第２ダミー接続端子６１２、及び第２ハンダボール７０２を有していない。
本実施形態によっても、第５の実施形態と同様の効果を得ることができる。また、チップ側接続端子５４５、第１ハンダボール７００、及び基板側接続端子６１０が、半導体チップ１０及び半導体チップ２０それぞれに対応して設けられているため、第１ダミー接続端子４４５、第２ダミー接続端子６１２、及び第２ハンダボール７０２を有していなくても、配線基板６０が傾くことを抑制できる。
（第７の実施形態）
図９は、第７の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、半導体チップ１０の第１基板１０２をＳＯＩ基板にして、半導体チップ２０を半導体チップ１０と一体化した点を除いて、第１〜第６の実施形態のいずれかと同様の構成である。なお図９は、第１の実施形態と同様の構成である場合を示している。
第１回路１００、第２回路２００、第１インダクタ３０２、及び第２インダクタ３０４は半導体チップ１０に形成されており、半導体チップ２０を有していない。第１回路１００及び第１インダクタ３０２は半導体チップ１０の第１領域１２に形成されており、第２回路２００及び第２インダクタ３０４は半導体チップ１０の第２領域１４に形成されている。
第１基板１０２はＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板であり、シリコン基板１０４上に絶縁層１０６及びシリコン層１０８をこの順に積層した構成である。シリコン層１０８には、第１領域１２及び第２領域１４を絶縁する絶縁分離層１０９が埋め込まれている。絶縁分離層１０９の下端は、絶縁層１０６に達している。
本実施形態によっても、第１〜第３の実施形態と同様の効果を得ることができる。また半導体チップ１０に、送信回路としての第１回路１００及び受信回路としての第２回路２００を形成することができる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば上記した各実施形態において、第１ハンダボール７００及び第２ハンダボール７０２の代わりに金バンプなどのバンプを用いても良い。なお、上記した実施形態によれば、以下の発明が開示されている。
（付記１）
配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
前記一つまたは二つの半導体チップは、
信号を生成する第１回路と、
前記信号を処理する第２回路と、
前記配線層に形成され、前記第１回路及び前記第２回路の一方に接続された第１インダクタと、
前記配線層の最上層に形成され、前記第１回路及び前記第２回路の他方に接続しているチップ側接続端子と、
を有し、
前記配線基板は、
前記第１インダクタの上方に位置する第２インダクタと、
前記第２インダクタに接続しており、前記チップ側接続端子の上方に位置する基板側接続端子と、
を有し、
前記チップ側接続端子と前記基板側接続端子は、第１ハンダボール又は第１バンプを介して接続している半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記一つまたは二つの半導体チップの前記配線層の最上層に設けられた第１ダミー接続端子と、
前記配線基板に設けられ、前記第１ダミー接続端子の上方に位置する第２ダミー接続端子と、
前記第１ダミー接続端子と前記第２ダミー接続端子は、第２ハンダボール又は第２バンプを介して接続している半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
前記一つまたは二つの半導体チップと前記配線基板の間の空間を封止する封止樹脂を備え、
前記封止樹脂は、平面視において前記第２インダクタと重なる領域には形成されていない半導体装置。
（付記４）
付記１〜３のいずれか一つに記載の半導体装置において、
前記第２インダクタは、前記配線基板の一面側に形成されており、
前記第２インダクタの中心側の端部は、前記配線基板を貫通する貫通配線、及び前記配線基板の他面側に設けられた配線を介して前記基板側接続端子に接続している半導体装置。
（付記５）
付記１〜３のいずれか一つに記載の半導体装置において、
前記配線基板は多層配線層を有しており、
前記第２インダクタは、前記多層配線層中に形成されており、
前記第２インダクタの中心側の端部は、前記多層配線層のうち前記第２インダクタと異なる層に形成された配線、及びビアを介して前記基板側接続端子に接続している半導体装置。
（付記６）
付記１〜５のいずれか一つに記載の半導体装置において、
前記一つまたは二つの半導体チップに設けられた前記第１回路、前記第１インダクタ、前記第２回路、及び前記２つのチップ側接続端子、並びに前記配線基板に設けられた前記第２インダクタ及び前記基板側接続端子を２組有しており、
前記２組の前記２つのチップ側接続端子と、前記２組の前記基板側接続端子は、それぞれ前記第１ハンダボール又は前記第１バンプを介して接続している半導体装置。
（付記７）
付記６に記載の半導体装置において、
前記一つまたは二つの半導体チップとして、第１の半導体チップ及び第２の半導体チップを有しており、
前記配線基板は、前記第１の半導体チップ上から前記第２の半導体チップ上に渡って取り付けられており、
第１組の前記第１回路及び前記第１インダクタ、並びに第２組の前記第２回路及び前記２つのチップ側接続端子は前記第１の半導体チップに形成されており、
前記第２組の前記第１回路及び前記第１インダクタ、並びに前記第１組の前記第２回路及び前記２つのチップ側接続端子は前記第２の半導体チップに形成されている半導体装置。
（付記８）
付記１〜５のいずれか一つに記載の半導体装置において、
前記一つまたは二つの半導体チップとして、第１の半導体チップ及び第２の半導体チップを有しており、
前記第１回路及び前記第１インダクタは前記第１の半導体チップに形成されており、
前記第２回路は前記第２の半導体チップに形成されており、
前記配線基板は、前記第１の半導体チップ上から前記第２の半導体チップ上に渡って取り付けられている半導体装置。
（付記９）
付記１〜６のいずれか一つに記載の半導体装置において、
前記第１回路、前記第２回路、前記第１インダクタ、及び前記チップ側接続端子は一つの前記半導体チップに形成されており、
前記第１回路及び前記第１インダクタは前記半導体チップの第１領域に形成されており、
前記第２回路及び前記チップ側接続端子は前記半導体チップの第２領域に形成されており、
前記第１領域及び前記第２領域は絶縁されている半導体装置。
１０ 半導体チップ
１２ 第１領域
１４ 第２領域
２０ 半導体チップ
６０ 配線基板
１００ 第１回路
１０２ 第１基板
１０４ シリコン基板
１０６ 絶縁層
１０８ シリコン層
１０９ 絶縁分離層
１２０ ウェル
１２１ 第１トランジスタ
１２２ 不純物領域
１２４ 不純物領域
１２６ ゲート電極
１４０ ウェル
１４１ 第１トランジスタ
１４２ 不純物領域
１４４ 不純物領域
１４６ ゲート電極
２００ 第２回路
２０２ 第２基板
２２０ ウェル
２２１ 第２トランジスタ
２２２ 不純物領域
２２４ 不純物領域
２２６ ゲート電極
２４０ ウェル
２４１ 第２トランジスタ
２４２ 不純物領域
２４４ 不純物領域
２４６ ゲート電極
３００ 信号伝達素子
３０２ 第１インダクタ
３０４ 第２インダクタ
４００ 多層配線層
４１０ 絶縁層
４１２ 配線層
４２０ 絶縁層
４２２ 配線層
４３０ 絶縁層
４３２ 配線層
４４０ 絶縁層
４４２ 配線層
４４５ 第１ダミー接続端子
５００ 多層配線層
５１０ 絶縁層
５１２ 配線層
５２０ 絶縁層
５２２ 配線層
５３０ 絶縁層
５３２ 配線層
５４０ 絶縁層
５４２ 配線層
５４５ チップ側接続端子
６０２ 基板
６０４ 保護層
６１０ 基板側接続端子
６１２ 第２ダミー接続端子
６２２ 貫通配線
６２４ 配線
６２６ 貫通配線
６４２ プラグ
６４４ 配線
６４６ プラグ
６５０ 多層配線層
７００ 第１ハンダボール
７０２ 第２ハンダボール
７２０ 封止樹脂
７２２ 封止樹脂
７２４ 領域

Claims (1)

  1. 配線層を有する一つまたは二つの半導体チップ、及び前記一つまたは二つの半導体チップの配線層側に取り付けられた配線基板を備え、
    前記一つまたは二つの半導体チップは、
    信号を生成する第１回路と、
    前記信号を処理する第２回路と、
    前記配線層に形成され、前記第１回路及び前記第２回路の一方に接続された第１インダクタと、
    前記配線層の最上層に形成され、前記第１回路及び前記第２回路の他方に接続しているチップ側接続端子と、
    を有し、
    前記配線基板は、
    前記第１インダクタの上方に位置する第２インダクタと、
    前記第２インダクタに接続しており、前記チップ側接続端子の上方に位置する基板側接続端子と、
    を有し、
    前記チップ側接続端子と前記基板側接続端子は、第１ハンダボール又は第１バンプを介して接続している半導体装置。
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