JP2014064015A

JP2014064015A - 半導体装置

Info

Publication number: JP2014064015A
Application number: JP2013230353A
Authority: JP
Inventors: Yasutaka Nakashiba; 康隆中柴
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2013-11-06
Filing date: 2013-11-06
Publication date: 2014-04-10

Abstract

【課題】送信側インダクタ及び受信側インダクタを設けても半導体装置が大型化することを抑制する。
【解決手段】第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０及び第２インダクタ３２０を備える。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。
【選択図】図１

Description

本発明は、入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達することができる半導体装置に関する。

入力される電気信号の電位が互いに異なる２つの回路の間で電気信号を伝達する場合、フォトカプラを用いることが多い。フォトカプラは、発光ダイオードなどの発光素子とフォトトランジスタなどの受光素子を有しており、入力された電気信号を発光素子で光に変換し、この光を受光素子で電気信号に戻すことにより、電気信号を伝達している。

しかし、フォトカプラは発光素子と受光素子を有しているため、小型化が難しい。また、電気信号の周波数が高い場合には電気信号に追従できなくなる。これらの問題を解決する技術として、例えば特許文献１に記載されているように、２つのインダクタを誘導結合させることにより、電気信号を伝達する技術が開発されている。

なお、特許文献２及び３には、平面視において、アンテナとして使用されるインダクタの内側に回路を配置することが記載されている。

特表２００１−５１３２７６号公報特開２００８−２８３１７２号公報国際公開２００４−１１２１３８号公報

電気信号を、半導体装置に設けた２つのインダクタを誘導結合させることにより伝達する場合、この２つのインダクタを設けることにより半導体装置が大型化する可能性があった。

本発明によれば、第１基板と、
前記第１基板に形成された第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置が提供される。

本発明によれば、平面視において、第１回路の少なくとも一部は、送信側インダクタ及び受信側インダクタの内側に位置するため、送信側インダクタ及び受信側インダクタを設けることにより半導体装置が大型化することを抑制できる。

本発明によれば、送信側インダクタ及び受信側インダクタを設けても半導体装置が大型化することを抑制できる。

第１の実施形態に係る半導体装置の構成を示す断面図である。図１に示した半導体装置の平面概略図である。第２の実施形態に係る半導体装置の構成を示す平面概略図である。第３の実施形態に係る半導体装置の構成を示す平面概略図である。図４の変形例にかかる半導体装置の構成を示す平面概略図である。第４の実施形態に係る半導体装置の構成を示す平面概略図である。第５の実施形態に係る半導体装置の構成を示す平面概略図である。第６の実施形態に係る半導体装置の構成を示す断面図である。

以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は第１半導体チップ１０を有している。第１半導体チップ１０は、第１基板１０２、第１回路１００、多層配線層４００、第１インダクタ３１０（送信側インダクタ）、及び第２インダクタ３２０（受信側インダクタ）を備える。第１基板１０２は、例えばシリコン基板などの半導体基板である。第１回路１００は、第１基板１０２に形成されている。多層配線層４００は、第１基板１０２上に形成されている。第１インダクタ３１０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれている。第２インダクタ３２０は、多層配線層４００に形成され、第１基板１０２と平行な面内で巻かれており、平面視において第１インダクタ３１０と重なっている。第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の一方に接続されている。そして平面視において、第１回路１００の少なくとも一部は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。

第１インダクタ３１０及び第２インダクタ３２０は、信号伝達素子３００を構成しており、相互に誘導結合することにより電気信号を相互に伝達する。電気信号は、例えばデジタル信号であるが、アナログ信号であっても良い。

本実施形態において、第１インダクタ３１０は第１回路１００に接続しており、第２インダクタ３２０は第２半導体チップ２０に接続している。第１回路１００は送信回路である。すなわち第１インダクタ３１０は送信側インダクタとして機能し、第２インダクタ３２０は受信側インダクタとして機能する。第２インダクタ３２０と第２半導体チップ２０を接続する配線は、例えばボンディングワイヤ５２０である。第２半導体チップ２０は、第２基板２０２、第２回路２００、および多層配線層６００を有している。第２回路２００は受信回路を含んでおり、多層配線層６００及びボンディングワイヤ５２０を介して第２インダクタ３２０に接続している。

第１回路１００は、図２に示すように、デジタル信号を送信用の信号に変調する変調処理部１５５と、変調された信号を第１インダクタ３１０に出力する送信側ドライバ回路１５０を含んでいる。第２回路２００は、第２インダクタ３２０に接続されている受信回路２６０、及び受信側ドライバ回路２５０（例えばゲートドライバ）を含んでいる。受信回路２６０は、変調された信号をデジタル信号に復調する。受信回路２６０で復調されたデジタル信号は、受信側ドライバ回路２５０に出力される。

第１回路１００及び第２回路２００は、入力される電気信号の電位が互いに異なるが、第１インダクタ３１０及び第２インダクタ３２０は誘導結合を用いて電気信号を送受信するため、第１回路１００及び第２回路２００に問題は生じない。なお図１の構成において、「入力される電気信号の電位が互いに異なる」場合として、電気信号の振幅（０を示す電位と１を示す電位の差）が互いに異なる場合、電気信号の基準電位（０を示す電位）が異なる場合、及び電気信号の振幅が互いに異なり、かつ電気信号の基準電位が異なる場合などがある。

第１半導体チップ１０の第１回路１００は第１トランジスタを有している。第１トランジスタには、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第１トランジスタ１２１は第２導電型のウェル１２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域１２４及びゲート電極１２６を有している。第２導電型の第１トランジスタ１４１は第１導電型のウェル１４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域１４４及びゲート電極１４６を有している。ゲート電極１２６，１４６それぞれの下にはゲート絶縁膜が位置している。これら２つのゲート絶縁膜は、厚さが略等しい。そして第１トランジスタ１２１，１４１は、上記した送信側ドライバ回路、例えばインバータを構成している。

ウェル１２０には第２導電型の不純物領域１２２が形成されており、ウェル１４０には第１導電型の不純物領域１４２が形成されている。不純物領域１２２には第１導電型の第１トランジスタ１２１の基準電位（グラウンド電位）を与える配線が接続されており、不純物領域１４２には第２導電型の第１トランジスタ１４１の基準電位を与える配線が接続されている。

第２半導体チップ２０の第２回路２００は第２トランジスタを有している。第２トランジスタにも、第１導電型のトランジスタと、第２導電型のトランジスタがある。第１導電型の第２トランジスタ２２１は第２導電型のウェル２２０に形成されており、ソース及びドレインとなる２つの第１導電型の不純物領域２２４及びゲート電極２２６を有している。第２導電型の第２トランジスタ２４１は第１導電型のウェル２４０に形成されており、ソース及びドレインとなる２つの第２導電型の不純物領域２４４及びゲート電極２４６を有している。ゲート電極２２６，２４６それぞれの下にはゲート絶縁膜が位置している。そして第２トランジスタ２２１，２４１は、上記した受信側ドライバ回路２５０及び受信回路２６０を構成している。

ウェル２２０には第２導電型の不純物領域２２２が形成されており、ウェル２４０には第１導電型の不純物領域２４２が形成されている。不純物領域２２２には第１導電型の第２トランジスタ２２１の基準電位を与える配線が接続されており、不純物領域２４２には第２導電型の第２トランジスタ２４１の基準電位を与える配線が接続されている。

本図に示す例において、第１トランジスタ１２１，１４１と第２トランジスタ２２１，２４１は、ゲート絶縁膜の厚さが互いに異なっているが、同じであっても良い。

本実施形態では、第１インダクタ３１０及び第２インダクタ３２０は、互いに異なる配線層に形成された渦巻き型の配線パターンである。第１インダクタ３１０は、例えば最下層の配線層４１２に位置しており、第２インダクタ３２０は、例えば最上層の配線層４４２に位置している。

平面視において、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。また第１インダクタ３１０と第２インダクタ３２０の間隔は、第１インダクタ３１０の直径及び第２インダクタ３２０の直径より小さい。これにより、第１インダクタ３１０と第２インダクタ３２０は誘導結合しやすくなる。

多層配線層４００は、絶縁層及び配線層をこの順にそれぞれｔ回（ｔ≧３）以上交互に積層したものである。第１インダクタ３１０は、多層配線層４００の第ｎ配線層に設けられている。第２インダクタ３２０は、多層配線層の第ｍ配線層（ｔ≧ｍ≧ｎ＋２）に設けられ、第１インダクタ３１０の上方に位置している。すなわち第１インダクタ３１０と第２インダクタ３２０は、互いに異なる配線層に形成されている。そして、第ｎ配線層と第ｍ配線層の間に位置するいずれの配線層にも、第１インダクタ３１０の上方に位置するインダクタが設けられていない。本実施形態において、多層配線層４００は、絶縁層４１０、配線層４１２、絶縁層４２０、配線層４２２、絶縁層４３０、配線層４３２、絶縁層４４０、及び配線層４４２をこの順に重ねた構成を有している。絶縁層４１０，４２０，４３０，４４０は、複数の絶縁膜を積層した構造であってもよいし、一つの絶縁膜であってもよい。

配線層４１２，４２２，４３２，４４２に位置する配線は、ダマシン法により形成されたＣｕ配線であり、それぞれ配線層４１２，４２２，４３２，４４２に形成された溝に埋め込まれている。最上層の配線には、パッド（図示せず）が形成されている。なお、上記した配線層４１２，４２２，４３２，４４２の少なくとも一つはＡｌ合金配線であっても良い。なお配線層４１２，４２２，４３２，４４２に形成された配線は、絶縁層４１０，４２０，４３０，４４０に埋め込まれたプラグを介して互いに接続している。

絶縁層及び配線層を構成する各絶縁膜はＳｉＯ_２膜であっても良いし、低誘電率膜であってもよい。低誘電率膜は、例えば比誘電率が３．３以下、好ましくは２．９以下の絶縁膜とすることができる。低誘電率膜としては、ＳｉＯＣの他に、ＨＳＱ（ハイドロジェンシルセスキオキサン）、ＭＳＱ（メチルシルセスキオキサン）、またはＭＨＳＱ（メチル化ハイドロジェンシルセスキオキサン）等のポリハイドロジェンシロキサン、ポリアリールエーテル（ＰＡＥ）、ジビニルシロキサンービスーベンゾシクロブテン（ＢＣＢ）、またはＳｉｌｋ（登録商標）等の芳香族含有有機材料、ＳＯＧ、ＦＯＸ(ｆｌｏｗａｂｌｅｏｘｉｄｅ)、サイトップ、またはＢＣＢ（Ｂｅｎｓｏｃｙｃｌｏｂｕｔｅｎｅ）等を用いることもできる。また、低誘電率膜としては、これらの多孔質膜を用いることもできる。

図２は、図１に示した半導体装置の平面概略図である。上記したように、第１回路１００は、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。第１回路１００は、送信側ドライバ１５０を含んでいる。送信側ドライバ１５０は、上記したように第１トランジスタ１２１，１４１により少なくとも一部、例えばインバータが構成されている。送信側ドライバ１５０は、第１インダクタ３１０の一端３１２が接続されている。なお第１インダクタ３１０の他端３１４は、電源配線又はグラウンド配線に接続されている。

次に、第１半導体チップ１０の製造方法について説明する。まず第１基板１０２に第１回路１００を形成する。次いで、第１基板１０２上に多層配線層４００を形成する。多層配線層４００を形成するとき、第１インダクタ３１０及び第２インダクタ３２０が形成される。また多層配線層４００内に設けられた配線を介して、第１インダクタ３１０は、第１回路１００に接続する。

次に、本実施形態の作用効果について説明する。インダクタは比較的大きな面積（例えば直径５００μｍ）を必要とするため、電気信号を伝達するために第１インダクタ３１０及び第２インダクタ３２０を第１半導体チップ１０に設ける場合、第１半導体チップ１０が大型化しやすい。これに対して本実施形態では、第１回路１００の少なくとも一部は、平面視において第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。このため、第１半導体チップ１０が大型化することが抑制される。この効果は、第１回路１００の全てが第１インダクタ３１０及び第２インダクタ３２０の内側に位置している場合、特に顕著になる。

また、第１インダクタ３１０と第２インダクタ３２０の間隔を、第１インダクタ３１０の直径及び第２インダクタ３２０の直径より小さくすることができる。第１インダクタ３１０と第２インダクタ３２０を誘導結合させる場合、第１インダクタ３１０と第２インダクタ３２０の直径を大きくすることが好ましく、また、第１インダクタ３１０と第２インダクタ３２０の間隔を狭くすることが望ましい。このため、本実施形態のように第１インダクタ３１０と第２インダクタ３２０の間隔を、第１インダクタ３１０の直径及び第２インダクタ３２０の直径より小さくすると、第１インダクタ３１０と第２インダクタ３２０が誘導結合しやすくなり、第１インダクタ３１０と第２インダクタ３２０の間の信号伝達効率が高くなる。

（第２の実施形態）
図３は、第２の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、平面視において第１半導体チップ１０の外部接続端子（例えばパッド）１２が、第１インダクタ３１０及び第２インダクタ３２０の内側に位置している。なお、これ以外の構成については、第１の実施形態と同様である。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。また、第１半導体チップ１０の外部接続端子１２が第１インダクタ３１０及び第２インダクタ３２０の内側に位置しているため、第１半導体チップ１０に形成された回路と外部接続端子１２を接続する配線が、第１インダクタ３１０及び第２インダクタ３２０を跨ぐ必要がない。従って、配線の引き回しが容易になる。

（第３の実施形態）
図４は、第３の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、第１半導体チップ１０と第２半導体チップ２０が双方向で信号の送受信を行い、それぞれ第１回路１００、第１インダクタ３１０、第２インダクタ３２０、及び第２回路２００を備えている点を除いて、第１又は第２の実施形態と同様の構成である。なお、図２及び図３に示した変調処理部１５５については、図示を省略している。

すなわち第１半導体チップ１０の第１回路１００は第１半導体チップ１０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して、第２半導体チップ２０の第２回路２００に接続している。また第２半導体チップ２０の第１回路１００は、第２半導体チップ２０の第１インダクタ３１０、第２インダクタ３２０、及びボンディングワイヤ５２０を介して第１半導体チップ１０の第２回路２００に接続している。

本実施形態によっても、第１又は第２の実施形態と同様の効果を得ることができる。なお本実施形態において、図５に示すように、第１半導体チップ１０及び第２半導体チップ２０それぞれにおいて、第１インダクタ３１０及び第２インダクタ３２０の内側に第１回路１００及び第２回路２００が位置していても良い。

（第４の実施形態）
図６は、第４の実施形態に係る半導体装置の構成を示す平面概略図である。この半導体装置は、２組の第１インダクタ３１０及び第２インダクタ３２０の双方が第１半導体チップ１０に形成されている点を除いて、第３の実施形態と同様の構成である。なお、変調処理部１５５については図示を省略している。

第１半導体チップ１０の第２回路２００には、受信側インダクタとしての第１インダクタ３１０が接続している。この第１インダクタ３１０と、この第１インダクタ３１０と誘導結合する第２インダクタ３２０の内側に、第２回路２００の少なくとも一部、好ましくは全部が位置している。

本実施形態によっても、第３の実施形態と同様の効果を得ることができる。

（第５の実施形態）
図７は、第５の実施形態に係る半導体装置の構成を示す平面概略図であり、第１の実施形態における図２に相当する図である。この半導体装置は、第１回路１００が受信回路１５２及び受信側ドライバ回路１５４（例えばゲートドライバ）を含んでおり、第２回路２００が送信回路である点を除いて、第１の実施形態に係る半導体装置と同様の構成である。本実施形態において、第２インダクタ３２０が送信側インダクタとして機能し、第１インダクタ３１０が受信側インダクタとして機能する。

第２回路２００は、デジタル信号を送信用の信号に変調する変調処理部と、変調された信号を第２インダクタ３２０に出力する送信側ドライバ回路を含んでいる。第１回路１００の受信回路１５２は、変調された信号をデジタル信号に復調する。受信回路１５２で復調されたデジタル信号は、受信側ドライバ回路１５４に出力される。

受信側ドライバ回路１５４は、第１の実施形態の図１に示した第１トランジスタ１２１，１４１を含んでいる。第１トランジスタ１２１，１４１はインバータを構成している。

本実施形態によっても、第１の実施形態と同様の効果を得ることができる。

（第６の実施形態）
図８は、第６の実施形態に係る半導体装置の構成を示す断面図である。この半導体装置は、第１基板１０２がＳＯＩ（Silicon On Insulator）基板である点、及び第１基板１０２に第２回路２００が形成されている点を除いて、第１〜第５の実施形態のいずれかに係る半導体装置と同様の構成である。すなわち第１〜第５の実施形態において半導体装置は２つの半導体チップに分けて形成されていたが、本実施形態において半導体装置は１つの半導体チップに形成されている。

第１基板１０２のシリコン層には、素子分離膜１０４が埋め込まれている。素子分離膜１０４の下端は第１基板１０２の絶縁層に達している。素子分離膜１０４は、第１回路１００と第２回路２００を絶縁している。このため、第１回路１００と第２回路２００の基準電圧が異なっていても、第１回路１００と第２回路２００が相互に影響を与えることが抑制される。

本実施形態によっても、第１〜第５の実施形態と同様の効果を得ることができる。また、第１回路１００と第２回路２００を一つの半導体チップに形成することができる。

以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。例えば、第１インダクタ３１０及び第２インダクタ３２０を平面視において重ならないように位置させても良い。この場合において、第１インダクタ３１０及び第２インダクタ３２０は、同一配線層に形成されても良いし、一方の半周が他方の内側に位置し、残りの半周が他方の外側に位置するようにしてもよい。なお、上記実施形態によれば、以下の発明が開示されている。
（付記１）
第１基板と、
前記第１基板に形成された第１回路と、
前記第１基板上に形成された多層配線層と、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた送信側インダクタと、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれており、平面視において前記送信側インダクタと重なっている受信側インダクタと、
を備え、
前記第１回路は、前記送信側インダクタ及び前記受信側インダクタの一方に接続されており、
平面視において、前記第１回路の少なくとも一部は、前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置。
（付記２）
付記１に記載の半導体装置において、
前記送信側インダクタと前記受信側インダクタの間隔が、前記送信側インダクタの直径及び前記受信側インダクタの直径より小さい半導体装置。
（付記３）
付記１又は２に記載の半導体装置において、
第２基板と、
前記第２基板に形成された第２回路と、
前記第１基板上の前記送信側インダクタ及び前記受信側インダクタの他方と、前記第２回路とを接続する配線と、
を備える半導体装置。
（付記４）
付記３に記載の半導体装置において、
前記配線はボンディングワイヤである半導体装置。
（付記５）
付記１又は２に記載の半導体装置において、
前記第１基板に形成され、前記第１回路と絶縁されており、前記送信側インダクタ及び前記受信側インダクタの他方に接続している第２回路を備える半導体装置。
（付記６）
付記１〜５のいずれか一つに記載の半導体装置において、
前記第１回路は送信回路であり、前記送信側インダクタに接続されている送信側ドライバ回路を含む半導体装置。
（付記７）
付記６に記載の半導体装置において、
前記送信側インダクタは、一端が前記送信側ドライバに接続されており、他端が電源配線又はグラウンド配線に接続されている半導体装置。
（付記８）
付記６又は７に記載の半導体装置において、
前記多層配線層に形成され、前記第１基板と平行な面内で巻かれた第２送信側インダクタと、
前記多層配線層に形成され、平面視において前記第２送信側インダクタと重なっており、前記第１基板と平行な面内で巻かれた第２受信側インダクタと、
前記第１基板に形成され、前記第２受信側インダクタに接続されている第２受信回路と、
を備え、
平面視において前記第２受信回路の少なくとも一部は、前記第２送信側インダクタ及び前記第２受信側インダクタの内側に位置する半導体装置。
（付記９）
付記１〜５のいずれか一つに記載の半導体装置において、
前記第１回路は、受信回路と、前記受信回路に接続されている受信側ドライバ回路を含む半導体装置。
（付記１０）
付記１〜９のいずれか一つに記載の半導体装置において、
前記送信側インダクタ及び前記受信側インダクタは互いに異なる配線層に形成されている半導体装置。
（付記１１）
付記１〜１０のいずれか一つに記載の半導体装置において、
平面視において、前記第１回路の全てが前記送信側インダクタ及び前記受信側インダクタの内側に位置する半導体装置。

１０第１半導体チップ
１２外部接続端子
２０第２半導体チップ
１００第１回路
１０２第１基板
１０４素子分離膜
１２０ウェル
１２１第１トランジスタ
１２２，１２４不純物領域
１２６ゲート電極
１４０ウェル
１４１第１トランジスタ
１４２，１４４不純物領域
１４６ゲート電極
１５０送信側ドライバ回路
１５２受信回路
１５４受信側ドライバ回路
１５５変調処理部
２００第２回路
２０２第２基板
２２０ウェル
２２１第２トランジスタ
２２２，２２４不純物領域
２２６ゲート電極
２４０ウェル
２４１第２トランジスタ
２４２，２４４不純物領域
２４６ゲート電極
２５０受信側ドライバ回路
２６０受信回路
３００信号伝達素子
３１０第１インダクタ
３１２一端
３１４他端
３２０第２インダクタ
４００多層配線層
４１０絶縁層
４１２配線層
４２０絶縁層
４２２配線層
４３０絶縁層
４３２配線層
４４０絶縁層
４４２配線層
５２０ボンディングワイヤ
６００多層配線層

Claims

基板と、
前記基板上に形成された多層配線層と、
前記多層配線層に形成された第１インダクタと、
を備え、
平面視において、前記第１インダクタは、前記基板に形成された全ての回路を内側に含んでいる半導体装置。
請求項１に記載の半導体装置において、
複数の外部接続端子と、
前記多層配線層に形成され、前記第１インダクタと重なっている第２インダクタと、
を備え、
平面視において、前記複数の外部接続端子の全ては前記第２インダクタの内側に位置している半導体装置。
請求項２に記載の半導体装置において、
前記外部接続端子は、前記多層配線層に形成されたパッドである半導体装置。
請求項１に記載の半導体装置において、
平面視において、前記第１インダクタは、前記全ての回路に含まれる全てのトランジスタを内側に含んでいる半導体装置。